JP2752119B2 - 半導体装置用電極の形成方法 - Google Patents
半導体装置用電極の形成方法Info
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- JP2752119B2 JP2752119B2 JP1090589A JP1090589A JP2752119B2 JP 2752119 B2 JP2752119 B2 JP 2752119B2 JP 1090589 A JP1090589 A JP 1090589A JP 1090589 A JP1090589 A JP 1090589A JP 2752119 B2 JP2752119 B2 JP 2752119B2
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- film
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Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体装置用電極の形成方法に係り、特に半
導体基板と接する面積が微小でかつ配線抵抗の小さい電
極の形成方法に関する。
導体基板と接する面積が微小でかつ配線抵抗の小さい電
極の形成方法に関する。
（従来の技術） ショットキ障壁型電界効果トランジスタ（以下MESFET
と略称する）は、通常第２図に断面図で示すように、半
絶縁性半導体基板101の１主面上に、高純度のバッファ
層102,n形活性層103が積層して形成され、このｎ形活性
層上にオーム性接触して形成されたソース電極104S、ド
レイン電極104Dおよび、ショットキ接合からなるゲート
電極104Gで構成されている。かかるMESFETの高周波特性
を向上させるためには、ゲート電極104Gの接合容量、お
よび配線抵抗を共に小さくすることが必要であり、近年
この要望を満たすゲート電極の構造として、第３図に断
面図で示されるように、断面形状がＴ字型のゲート電極
114Gを備えるMESFETの開発が進められている。
と略称する）は、通常第２図に断面図で示すように、半
絶縁性半導体基板101の１主面上に、高純度のバッファ
層102,n形活性層103が積層して形成され、このｎ形活性
層上にオーム性接触して形成されたソース電極104S、ド
レイン電極104Dおよび、ショットキ接合からなるゲート
電極104Gで構成されている。かかるMESFETの高周波特性
を向上させるためには、ゲート電極104Gの接合容量、お
よび配線抵抗を共に小さくすることが必要であり、近年
この要望を満たすゲート電極の構造として、第３図に断
面図で示されるように、断面形状がＴ字型のゲート電極
114Gを備えるMESFETの開発が進められている。
上記従来のＴ字型の断面形状をもつゲート電極を備え
たMESFETの形成方法を工程順に断面図で示す第４図
（ａ）〜（ｄ）を参照して説明する。
たMESFETの形成方法を工程順に断面図で示す第４図
（ａ）〜（ｄ）を参照して説明する。
半導体基板101の１主面上に、例えばSiO2からなる薄
膜105を一例として膜厚3000Å、レジスト膜106を一例の
膜厚7000Åに積層し、このレジスト膜106に露光、現像
処理を施して所定のパターンを有する開孔116を形成す
る（第４図（ａ））。次に、上記レジスト膜の開孔116
を通して薄膜105にエッチングを施し、この薄膜に開孔1
15を形成（第４図（ｂ））したのち、上記レジスト膜10
6に、上記薄膜の開孔115を含む広い開孔126を形成す
る。ついで、ゲート電極用金属膜107、例えばA1を全面
に真空蒸着する（第４図（ｃ））。さらに、リフトオフ
法によりレジスト膜106上の金属膜107、およびレジスト
膜106を除去することによってＴ字型の断面形状のゲー
ト電極107Gが形成される（第４図（ｄ））。
膜105を一例として膜厚3000Å、レジスト膜106を一例の
膜厚7000Åに積層し、このレジスト膜106に露光、現像
処理を施して所定のパターンを有する開孔116を形成す
る（第４図（ａ））。次に、上記レジスト膜の開孔116
を通して薄膜105にエッチングを施し、この薄膜に開孔1
15を形成（第４図（ｂ））したのち、上記レジスト膜10
6に、上記薄膜の開孔115を含む広い開孔126を形成す
る。ついで、ゲート電極用金属膜107、例えばA1を全面
に真空蒸着する（第４図（ｃ））。さらに、リフトオフ
法によりレジスト膜106上の金属膜107、およびレジスト
膜106を除去することによってＴ字型の断面形状のゲー
ト電極107Gが形成される（第４図（ｄ））。
（発明が解決しようとする課題） 叙上の従来の形成方法では、レジスト膜106に形成さ
れた開孔126の寸法を薄膜105にどの程度忠実にパターン
転写できるかという問題がある。例えば薄膜105のエッ
チングに際し、例えばふっ化アンモニウム水溶液等の等
方性のエッチング液でエッチングを施した場合、薄膜の
開孔115はレジスト膜の開孔126寸法に薄膜105の膜厚の
約２倍程の値を加えた開孔寸法になってしまう。従って
ゲート電極107Gの接合面積が広がり接合容量の増加を招
きMESFETの高周波特性を劣化させてしまう。これに対
し、イオンエッチングあるいは反応性イオンエッチング
などの異方性エッチングを用いて薄膜105をエッチング
する方法もある。これらイオンを照射して薄膜105をエ
ッチングする方法は、レジスト膜106の開孔寸法を比較
的忠実に薄膜105にパターン転写できる利点があるもの
の、MESFETの活性層103にダメージを及ぼすためMESFET
の特性劣化を招くという欠点があるため採用できない。
また、上記実施例では、薄膜105がリフトオフ後もその
まま残ってしまう。薄膜105が誘電率の高い物質で構成
されている場合、Ｔ字型の断面形状をもったゲート電極
では、ゲート電極107Gのひさしの部分と活性層103との
間に存在する寄生容量が無視出来なくなっている。従っ
て、薄膜105はゲート電極107Gを形成後速やかに除去す
ることが望ましいが、ゲート電極107Gに悪影響を与えず
薄膜105を簡便な方法で除去するには、薄膜105の選択自
由度が少なくなるという欠点がある。
れた開孔126の寸法を薄膜105にどの程度忠実にパターン
転写できるかという問題がある。例えば薄膜105のエッ
チングに際し、例えばふっ化アンモニウム水溶液等の等
方性のエッチング液でエッチングを施した場合、薄膜の
開孔115はレジスト膜の開孔126寸法に薄膜105の膜厚の
約２倍程の値を加えた開孔寸法になってしまう。従って
ゲート電極107Gの接合面積が広がり接合容量の増加を招
きMESFETの高周波特性を劣化させてしまう。これに対
し、イオンエッチングあるいは反応性イオンエッチング
などの異方性エッチングを用いて薄膜105をエッチング
する方法もある。これらイオンを照射して薄膜105をエ
ッチングする方法は、レジスト膜106の開孔寸法を比較
的忠実に薄膜105にパターン転写できる利点があるもの
の、MESFETの活性層103にダメージを及ぼすためMESFET
の特性劣化を招くという欠点があるため採用できない。
また、上記実施例では、薄膜105がリフトオフ後もその
まま残ってしまう。薄膜105が誘電率の高い物質で構成
されている場合、Ｔ字型の断面形状をもったゲート電極
では、ゲート電極107Gのひさしの部分と活性層103との
間に存在する寄生容量が無視出来なくなっている。従っ
て、薄膜105はゲート電極107Gを形成後速やかに除去す
ることが望ましいが、ゲート電極107Gに悪影響を与えず
薄膜105を簡便な方法で除去するには、薄膜105の選択自
由度が少なくなるという欠点がある。
（課題を解決するための手段） 本発明にかかる半導体装置用電極の形成方法は、半導
体基板上に第１のレジスト膜を被着し、これに露光処理
と現像処理を施し所定の開口部を有するパターンに形成
する工程と、金属または絶縁物よりなる薄膜を被着し前
記第１のレジスト膜の開口部以外の前記薄膜を除去した
後、全面に第２のレジスト膜を被着する工程と、前記第
２のレジスト膜に前記第１のレジスト膜の開口部を含む
開口部を形成する工程と、前記第２のレジスト膜の開口
部を通して前記薄膜をエッチング除去する工程と、全面
に金属膜を被着しその前記第２のレジスト膜上にある部
分と、前記第２のレジスト膜および前記第１のレジスト
膜を除去し前記半導体基板上に該金属膜でなる電極を形
成する工程を含むものである。
体基板上に第１のレジスト膜を被着し、これに露光処理
と現像処理を施し所定の開口部を有するパターンに形成
する工程と、金属または絶縁物よりなる薄膜を被着し前
記第１のレジスト膜の開口部以外の前記薄膜を除去した
後、全面に第２のレジスト膜を被着する工程と、前記第
２のレジスト膜に前記第１のレジスト膜の開口部を含む
開口部を形成する工程と、前記第２のレジスト膜の開口
部を通して前記薄膜をエッチング除去する工程と、全面
に金属膜を被着しその前記第２のレジスト膜上にある部
分と、前記第２のレジスト膜および前記第１のレジスト
膜を除去し前記半導体基板上に該金属膜でなる電極を形
成する工程を含むものである。
（作用） 本発明は半導体装置用電極の形成において、半導体基
板と接する面積が微小でかつ配線抵抗の小さい電極のパ
ターンが再現性良く形成できる。
板と接する面積が微小でかつ配線抵抗の小さい電極のパ
ターンが再現性良く形成できる。
（実施例） 以下、本発明の一実施例にかかる半導体装置用電極の
形成方法を工程順に示す第１図（ａ）〜（ｆ）を参照し
て説明する。
形成方法を工程順に示す第１図（ａ）〜（ｆ）を参照し
て説明する。
半導体基板101の１主面上に第１のレジスト膜11とし
て、例えばポジタイプの電子線レジストPMMA（ポリメチ
ルメタアクリレート）を膜厚0.5μｍに形成し、これに
所定パターンに電子ビーム12を照射する（第１図
（ａ））。次に、上記第１のレジスト膜11を例えばMIBK
（メチルイソブチルケトン）とIPA（イソプロピルアル
コール）を容積比1:2に混合してなる現像液を用いて現
像し、この第１のレジスト膜11に0.3μｍの開孔11aを形
成する（第１図（ｂ））。次に、全面に薄膜としてSiO2
膜を一例のスパッタ法で被着し、上記第１のレジスト膜
11上でこれに積層し、第１のレジスト膜の上記開孔11a
部で半導体基板101に被着する。ついで、反応性イオン
エッチング法（RIE法）で第１のレジスト膜11上部の薄
膜を除去し、第１のレジスト膜の開孔11a内にのみ薄膜1
2aを残し、第２のレジスト膜21として例えばAZ-1350J
（商品名、ヘキスト社製）を膜厚1.5μｍに塗着する
（第１図（ｃ））。上記第１のレジスト膜11上の薄膜12
を除去する目的は、薄膜12と第１および第２のレジスト
膜11,21との熱膨張率の差により亀裂の発生と密着性の
低下を防止するためである。次に第２のレジスト膜21に
露光現像処理を施し、第１のレジスト膜の開孔11aを含
む開孔11bを形成後、この開孔11bを通して薄膜12を例え
ばふっ化アンモニウム水溶液でエッチング除去して半導
体基板101上の複層のレジスト膜によってＴ字型の断面
形状をもった開孔11bが形成される（第１図（ｄ））。
次に全面に金属膜13を被着した後、適当なレジスト剥離
液例えばアセトンを用いてリフトオフを施し、断面形状
がＴ字型の電極パターンの一例のゲート電極13Gが半導
体基板101上に形成される（第１図（ｆ））。
て、例えばポジタイプの電子線レジストPMMA（ポリメチ
ルメタアクリレート）を膜厚0.5μｍに形成し、これに
所定パターンに電子ビーム12を照射する（第１図
（ａ））。次に、上記第１のレジスト膜11を例えばMIBK
（メチルイソブチルケトン）とIPA（イソプロピルアル
コール）を容積比1:2に混合してなる現像液を用いて現
像し、この第１のレジスト膜11に0.3μｍの開孔11aを形
成する（第１図（ｂ））。次に、全面に薄膜としてSiO2
膜を一例のスパッタ法で被着し、上記第１のレジスト膜
11上でこれに積層し、第１のレジスト膜の上記開孔11a
部で半導体基板101に被着する。ついで、反応性イオン
エッチング法（RIE法）で第１のレジスト膜11上部の薄
膜を除去し、第１のレジスト膜の開孔11a内にのみ薄膜1
2aを残し、第２のレジスト膜21として例えばAZ-1350J
（商品名、ヘキスト社製）を膜厚1.5μｍに塗着する
（第１図（ｃ））。上記第１のレジスト膜11上の薄膜12
を除去する目的は、薄膜12と第１および第２のレジスト
膜11,21との熱膨張率の差により亀裂の発生と密着性の
低下を防止するためである。次に第２のレジスト膜21に
露光現像処理を施し、第１のレジスト膜の開孔11aを含
む開孔11bを形成後、この開孔11bを通して薄膜12を例え
ばふっ化アンモニウム水溶液でエッチング除去して半導
体基板101上の複層のレジスト膜によってＴ字型の断面
形状をもった開孔11bが形成される（第１図（ｄ））。
次に全面に金属膜13を被着した後、適当なレジスト剥離
液例えばアセトンを用いてリフトオフを施し、断面形状
がＴ字型の電極パターンの一例のゲート電極13Gが半導
体基板101上に形成される（第１図（ｆ））。
なお、上記実施例では薄膜12としてスパッタ法で形成
したSiO2膜を用いたが他の形成方法，物質であっても構
わない。例えば、プラズマCVD法によって形成した窒化
シリコン膜、真空蒸着法で形成した金あるいはチタニウ
ムであっても良い。
したSiO2膜を用いたが他の形成方法，物質であっても構
わない。例えば、プラズマCVD法によって形成した窒化
シリコン膜、真空蒸着法で形成した金あるいはチタニウ
ムであっても良い。
また、レジスト膜，露光法についてもこの限りではな
い。
い。
さらに、第１のレジスト膜11上の薄膜12をエッチング
除去した後に、亀裂が発生しにくく密着状態も比較的良
好な物質例えばA1等の物質を第１のレジスト膜11と第２
のレジスト膜21との間に設け金属膜13のリフトオフをよ
り容易にさせてもよいことは勿論である。
除去した後に、亀裂が発生しにくく密着状態も比較的良
好な物質例えばA1等の物質を第１のレジスト膜11と第２
のレジスト膜21との間に設け金属膜13のリフトオフをよ
り容易にさせてもよいことは勿論である。
以上、述べたように本発明によれば、第１のレジスト
膜の開孔寸法で半導体基板と接する電極パターンの寸法
が決定される。従って、再現性良く容易に微細パターン
の形成が可能となる。そして、第１のレジスト膜の開孔
が薄膜によって保護されているため、第２のレジスト膜
の露光現像処理で第１のレジスト膜の開孔は何も影響を
受けない。
膜の開孔寸法で半導体基板と接する電極パターンの寸法
が決定される。従って、再現性良く容易に微細パターン
の形成が可能となる。そして、第１のレジスト膜の開孔
が薄膜によって保護されているため、第２のレジスト膜
の露光現像処理で第１のレジスト膜の開孔は何も影響を
受けない。
また、個々のレジスト膜の開孔は第１のレジスト膜の
開孔寸法が第２のレジスト膜の開孔寸法を超えない範囲
で任意に認定可能である。
開孔寸法が第２のレジスト膜の開孔寸法を超えない範囲
で任意に認定可能である。
さらに、活性層へ与えるダメージがないこと、ゲート
電極のひさし部分（Ｔ字型断面の水平部分）と活性層と
の間に薄膜が残らない利点もある。
電極のひさし部分（Ｔ字型断面の水平部分）と活性層と
の間に薄膜が残らない利点もある。
第１図（ａ）〜（ｆ）は本発明にかかる一実施例のMESF
ETの電極形成方法を工程順に示すいずれも断面図、第２
図は従来のMESFETの断面図、第３図はＴ字型断面形状の
電極を有するMESFETの断面図、第４図（ａ）〜（ｄ）は
従来のMESFETの電極形成方法を工程順に示すいずれも断
面図である。 11……第１のレジスト膜 11a……（第１のレジスト膜の）開孔 12……薄膜 21……第２のレジスト膜 11b……（断面Ｔ字型の）開孔 13……金属膜 13G……ゲート電極
ETの電極形成方法を工程順に示すいずれも断面図、第２
図は従来のMESFETの断面図、第３図はＴ字型断面形状の
電極を有するMESFETの断面図、第４図（ａ）〜（ｄ）は
従来のMESFETの電極形成方法を工程順に示すいずれも断
面図である。 11……第１のレジスト膜 11a……（第１のレジスト膜の）開孔 12……薄膜 21……第２のレジスト膜 11b……（断面Ｔ字型の）開孔 13……金属膜 13G……ゲート電極
Claims (1)
- 【請求項１】半導体基板上に第１のレジスト膜を被着
し、これに露光処理と現像処理を施し所定の開口部を有
するパターンに形成する工程と、金属または絶縁物より
なる薄膜を被着し前記第１のレジスト膜の開口部以外の
前記薄膜を除去した後、全面に第２のレジスト膜を被着
する工程と、前記第２のレジスト膜に前記第１のレジス
ト膜の開口部を含む開口部を形成する工程と、前記第２
のレジスト膜の開口部を通して前記薄膜をエッチング除
去する工程と、全面に金属膜を被着しその前記第２のレ
ジスト膜上にある部分と、前記第２のレジスト膜および
前記第１のレジスト膜を除去し前記半導体基板上に該金
属膜でなる電極を形成する工程とを含む半導体装置用電
極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090589A JP2752119B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体装置用電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1090589A JP2752119B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体装置用電極の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02191348A JPH02191348A (ja) | 1990-07-27 |
| JP2752119B2 true JP2752119B2 (ja) | 1998-05-18 |
Family
ID=11763304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1090589A Expired - Lifetime JP2752119B2 (ja) | 1989-01-19 | 1989-01-19 | 半導体装置用電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2752119B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04223342A (ja) * | 1990-12-26 | 1992-08-13 | Mitsubishi Electric Corp | 半導体装置のゲート電極とその製造方法 |
| US7008832B1 (en) | 2000-07-20 | 2006-03-07 | Advanced Micro Devices, Inc. | Damascene process for a T-shaped gate electrode |
| US6270929B1 (en) * | 2000-07-20 | 2001-08-07 | Advanced Micro Devices, Inc. | Damascene T-gate using a relacs flow |
-
1989
- 1989-01-19 JP JP1090589A patent/JP2752119B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02191348A (ja) | 1990-07-27 |
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