JP2751496B2 - Y / C separation logic operation circuit - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はテレビジョン受信機のY/C分離フィルターに
関するものである。Description: TECHNICAL FIELD The present invention relates to a Y / C separation filter for a television receiver.

従来の技術 従来のY/C分離回路は第７図に示すうようにバンドパ
スフィルターBPF,1水平期間遅延回路および減算器を使
用し、各減算器の出力端よりクロマ信号C,輝度信号Ｙを
得るようにしたものであり、垂直方向において色副搬送
波信号の相関がない場合、いわゆるドット妨害及び、垂
直方向の色ダレが課題となっていた。これを解決すべ1H
遅延回路,BPF,加・減算器とともに最大値，最小値演算
回路を駆使した第８図に示すような論理演算回路43が考
案されている（特開昭和58−90818号公報参照）。2. Description of the Related Art As shown in FIG. 7, a conventional Y / C separation circuit uses a band-pass filter BPF, one horizontal period delay circuit and a subtractor, and outputs a chroma signal C and a luminance signal Y from an output terminal of each subtractor. When there is no correlation between the color subcarrier signals in the vertical direction, so-called dot disturbance and color sag in the vertical direction have been problems. 1H to solve this
A logic operation circuit 43 as shown in FIG. 8 utilizing a maximum value / minimum value operation circuit together with a delay circuit, a BPF, and an adder / subtractor has been devised (see Japanese Patent Application Laid-Open No. 58-90818).

発明が解決しようとする課題 この論理演算回路43においては、垂直方向での非相関
部においてドット妨害，色ダレはなくなる一方、第６図
に示すような場合に演算誤差が生じる。Problems to be Solved by the Invention In the logical operation circuit 43, dot interference and color sag are eliminated in a non-correlation part in the vertical direction, but an operation error occurs in the case shown in FIG.

第６図は論理演算回路への３つの入力信号0H,1,2H
と色副搬送波出力信号Ｃ及び輝度出力信号Ｙを描いたも
のである。第６図（Ａ）はマルチバースト信号の上端部
を示し、第６図（Ｂ）はマルチバースト信号の下端部を
示す。このような部分において輝度出力信号Ｙ及び色副
搬送波出力信号Ｃは第６図（Ａ），（Ｂ）に示すもので
なければならない。第６図（Ｃ）は１ラインだけ色のつ
いている場合であり、第６図（Ｆ）は１ラインだけ色の
ついていない場合である。このような部分において輝度
出力信号Ｙ及び色副搬送波出力信号Ｃは第６図（Ｃ），
（Ｆ）に示すものでなければならない。第６図（Ｄ），
（Ｅ）は垂直方向にて急に違う色へと変化する場合を示
したものである。このような場合における輝度出力信号
Ｙ及び色副搬送波出力信号Ｃは第６図（Ｄ），（Ｅ）で
なければならない。FIG. 6 shows three input signals 0H, 1, 2H to the logical operation circuit.
And a color subcarrier output signal C and a luminance output signal Y. FIG. 6A shows the upper end of the multi-burst signal, and FIG. 6B shows the lower end of the multi-burst signal. In such a portion, the luminance output signal Y and the chrominance subcarrier output signal C must be as shown in FIGS. 6 (A) and 6 (B). FIG. 6 (C) shows a case where only one line is colored, and FIG. 6 (F) shows a case where only one line is not colored. In such a portion, the luminance output signal Y and the chrominance subcarrier output signal C are shown in FIG.
It must be as shown in (F). FIG. 6 (D),
(E) shows a case where the color suddenly changes to a different color in the vertical direction. In such a case, the luminance output signal Y and the chrominance subcarrier output signal C must be as shown in FIGS. 6 (D) and 6 (E).

しかしこれらのものを論理演算回路43はすべて満足し
ていない。However, the logic operation circuit 43 does not satisfy these requirements.

課題を解決するための手段 そこで上記課題を解決する本発明の技術的な手段は、
複合映像信号を１水平期間遅延させる回路２つと色副搬
送波信号の1/2波長期間遅延させる回路２つないし４つ
と、これらの出力信号入力とし最大値論理演算回路と最
小値論理演算回路とにより構成される多数決演算回路及
び最大・最小値論理演算回路からなり、同極性信号の場
合は絶対値振幅の大きい信号を、異極性信号の場合はそ
れらの和を得る論理演算回路、及び輝度信号を出力する
論理加算回路より構成されている。Means for Solving the Problems Therefore, the technical means of the present invention for solving the above problems is as follows:
Two circuits for delaying the composite video signal by one horizontal period, two to four circuits for delaying the half-wavelength period of the color subcarrier signal, and a maximum value logic operation circuit and a minimum value logic operation circuit which receive these output signals. It consists of a majority operation circuit and a maximum / minimum value logic operation circuit. It comprises a logical addition circuit for outputting.

作用 この技術的手段による作用は次のようである。Operation The operation of this technical means is as follows.

第９図を用いて説明すると、３本の軸0H,2,2Hは第
１図における、３入力信号15,19,16の振幅をあらわす。
例えば第10図（Ａ）に示す波形について言うと、３入力
信号はそれぞれ45,46,47に相当し、論理演算出力信号OH
に相当する出力信号は入力信号44,45,46を論理演算回路
に入力した時の出力信号49である。同様に論理演算出力
信号１に相当する出力信号は50であり、論理演算出力
信号2Hに相当する出力信号は51である。Referring to FIG. 9, three axes 0H, 2, and 2H indicate the amplitudes of the three input signals 15, 19, and 16 in FIG.
For example, referring to the waveform shown in FIG. 10 (A), the three input signals correspond to 45, 46 and 47, respectively, and the logical operation output signal OH
Is an output signal 49 when the input signals 44, 45, and 46 are input to the logic operation circuit. Similarly, the output signal corresponding to the logical operation output signal 1 is 50, and the output signal corresponding to the logical operation output signal 2H is 51.

ここで第８図に示す（特開昭和58−90818号公報）の
論理演算回路43に、第10図（Ａ）に示す（0,−1,1）と
いうパターンを入力すると出力されるパターンは（0,−
1/2,0）である（第９図の点61）。第10図（Ａ）に示す
波形はマルチバーストの上端部（始端）であり、本来な
ら色副搬送波は出力されないはずであり、出力されるべ
きパターンは（0,0,0）でなければならない。このよう
な不完全なパターン抑圧を防止するのが本発明の回路で
ある。また同様に、第10図（Ｂ）に示す（0,−1,0）と
いうパターンを第８図に示す論理演算回路43に入力する
と出力されるパターンは（0,−1/2,0）である（第９図
の点61）。第10図（Ｂ）に示す波形は１水平期間だけ色
副搬送波信号が存在する場合であり、本来ならパターン
に抑圧されてはいけないパターンである。このような不
完全なパターン抑圧を、多数決回路及び同極性信号の場
合は絶対値振幅の大きい信号を、異極性信号の場合はそ
れらの和を得る論理加算回路の組み合わせにより防止す
るようにしたのが本発明の回路である。Here, when the pattern (0, -1, 1) shown in FIG. 10A is input to the logical operation circuit 43 shown in FIG. 8 (Japanese Patent Laid-Open No. 58-90818), the pattern output is (0, −
1 / 2,0) (point 61 in FIG. 9). The waveform shown in FIG. 10 (A) is the upper end (starting end) of the multiburst, the chrominance subcarrier should not be output normally, and the pattern to be output must be (0,0,0). . The circuit of the present invention prevents such imperfect pattern suppression. Similarly, when the pattern (0, -1,0) shown in FIG. 10 (B) is input to the logical operation circuit 43 shown in FIG. 8, the pattern output is (0, -1 / 2,0) (Point 61 in FIG. 9). The waveform shown in FIG. 10 (B) is a case where the color subcarrier signal is present for only one horizontal period, and is a pattern which should not be suppressed to a pattern. Such imperfect pattern suppression is prevented by a combination of a majority circuit and a logical addition circuit for obtaining a signal having a large absolute value amplitude in the case of a signal of the same polarity and a signal having a large absolute value in the case of a signal of a different polarity. Is a circuit of the present invention.

実施例 以下、本発明の実施例について、図面を参照しながら
説明する。Embodiments Hereinafter, embodiments of the present invention will be described with reference to the drawings.

第１図は本発明のY/C分離フィルターの一実施例を示
すものである。複合映像入力信号１を１水平期間遅延回
路2,バンドパスフィルター６の入力信号とし、バンドパ
スフィルター６の出力信号15を多数決論理演算回路9,論
理加算回路８の入力信号としている。また、１水平期間
遅延回路２の出力信号13を１水平期間遅延回路3,反転ア
ンプ４の入力信号とし、反転アンプ４の出力信号をバン
ドパスフィルター５の入力信号とし、バンドパスフィル
ター５の出力信号19を論理加算回路10及び多数決論理演
算回路11の入力信号としている。１水平期間遅延回路３
の出力信号14をバンドパスフィルター７の入力信号と
し、その出力信号16を、多数決論理演算回路９及び論理
演算回路８の入力信号としている。多数決論理演算回路
９の出力信号18を論理加算回路10の入力信号とし、論理
加算回路８の出力信号17を多数決論理演算回路９の入力
信号とし、論理加算回路10の出力信号20及び基準電圧信
号23を多数決論理演算回路11の入力信号とする。１水平
期間遅延回路２の出力信号13及び多数決論理演算回路11
の出力信号21を演算回路12に入力し、その出力信号22を
輝度出力信号とする。また多数決論理演算回路11の出力
信号21を色副搬送波出力信号とする。FIG. 1 shows an embodiment of the Y / C separation filter of the present invention. The composite video input signal 1 is used as the input signal of the one horizontal period delay circuit 2 and the band pass filter 6, and the output signal 15 of the band pass filter 6 is used as the input signal of the majority logic operation circuit 9 and the logic addition circuit 8. The output signal 13 of the one horizontal period delay circuit 2 is used as the input signal of the one horizontal period delay circuit 3 and the inverting amplifier 4, the output signal of the inverting amplifier 4 is used as the input signal of the band pass filter 5, and the output of the band pass filter 5 is output. The signal 19 is used as an input signal of the logic addition circuit 10 and the majority logic operation circuit 11. One horizontal period delay circuit 3
Is used as an input signal of the bandpass filter 7, and its output signal 16 is used as an input signal of the majority logic operation circuit 9 and the logic operation circuit 8. The output signal 18 of the majority logic operation circuit 9 is used as the input signal of the logic addition circuit 10, the output signal 17 of the logic addition circuit 8 is used as the input signal of the majority logic operation circuit 9, the output signal 20 of the logic addition circuit 10 and the reference voltage signal. 23 is an input signal of the majority logic operation circuit 11. Output signal 13 of one horizontal period delay circuit 2 and majority logic operation circuit 11
Is output to the arithmetic circuit 12, and the output signal 22 is used as a luminance output signal. The output signal 21 of the majority logic operation circuit 11 is used as a color subcarrier output signal.

第２図は多数決論理演算回路9,11の具体例を示すもの
であり、入力信号24は最大値演算回路27,28に入力され
る。同様に入力信号25は最大値演算回路28,29に、入力
信号26は最大値演算回路27,29にそれぞれ入力される。
最大値演算回路27,28,29の出力波形30,31,32は最小値演
算回路33に入力され、その出力信号34が多数決論理演算
回路の出力信号となる。多数決論理演算回路9,11は第３
図のように３つの最小値演算回路と１つの最大値演算回
路で構成してもよい。FIG. 2 shows a specific example of the majority logic operation circuits 9 and 11, and an input signal 24 is input to maximum value operation circuits 27 and 28. Similarly, the input signal 25 is input to the maximum value calculation circuits 28 and 29, and the input signal 26 is input to the maximum value calculation circuits 27 and 29, respectively.
The output waveforms 30, 31, and 32 of the maximum value operation circuits 27, 28, and 29 are input to the minimum value operation circuit 33, and the output signal 34 is the output signal of the majority logic operation circuit. The majority logic operation circuits 9 and 11 are the third
As shown in the figure, it may be constituted by three minimum value operation circuits and one maximum value operation circuit.

第４図は論理加算回路8,10の具体例を示すものであ
り、入力信号35,36はそれぞれ最大値，最小値演算回路3
7,38に入力されると同時に基準電圧信号39,40もそれぞ
れに入力される。そして最大値，最小値演算回路37,38
の出力信号はそれぞれ加算回路41に入力され、その出力
信号42は論理加算回路の出力信号となる。FIG. 4 shows a specific example of the logical adders 8 and 10, and the input signals 35 and 36 are the maximum value and the minimum value operation circuit 3 respectively.
The reference voltage signals 39, 40 are also input to the input terminals 7, 38, respectively. And maximum and minimum value calculation circuits 37 and 38
Are input to the addition circuit 41, and the output signal 42 is the output signal of the logic addition circuit.

第５図は最大値，最小値演算回路の実施例である。 FIG. 5 shows an embodiment of the maximum value / minimum value calculation circuit.

発明の効果 以上のように本発明によれば、多数決演算回路及び理
論加算回路を使い、Y/C分離をすることにより、第６図
に示す演算をおこない、色副搬送波信号，輝度信号の劣
化を伴わず、Y/C分離をおこなうことができる。なお本
発明は映像信号をアナログ処理及びディジタル処理する
場合のいずれにおいても適用できる。Effect of the Invention As described above, according to the present invention, the Y / C separation is performed by using the majority operation circuit and the theoretical addition circuit, thereby performing the operation shown in FIG. 6 and deteriorating the color subcarrier signal and the luminance signal. Y / C separation can be carried out without accompanying the above. Note that the present invention can be applied to both analog processing and digital processing of a video signal.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例におけるY/C分離論理演算回
路のブロック図、第２図は多数決論理演算回路の具体例
のブロック図、第３図は多数決論理演算回路の具体例の
ブロック図、第４図は論理加算演算回路のブロック図、
第５図は２値及び、３値最大，最小演算回路の実施例を
示す回路図、第６図は各種入力信号に対する理想的な輝
度出力信号と色副搬送波出力信号を示す波形図、第７図
は単純くし型フィルターのブロック図、第８図は論理演
算回路のブロック図、第９図はパターン空間図、第10図
はマルチバースト上端部及び、一本だけ色副搬送波信号
がある場合の不完全なパターン抑圧時の入出力信号の波
形図である。 2,3……１水平期間遅延回路、5,6,7……バンドパスフィ
ルター、8,10……論理加算回路、9,11……多数決演算回
路、12……加算回路。FIG. 1 is a block diagram of a Y / C separation logic operation circuit in one embodiment of the present invention, FIG. 2 is a block diagram of a specific example of a majority logic operation circuit, and FIG. 3 is a block diagram of a specific example of a majority logic operation circuit. FIG. 4 is a block diagram of a logical addition operation circuit,
FIG. 5 is a circuit diagram showing an embodiment of a binary and ternary maximum / minimum operation circuit, FIG. 6 is a waveform diagram showing ideal luminance output signals and color subcarrier output signals for various input signals, and FIG. FIG. 8 is a block diagram of a simple comb filter, FIG. 8 is a block diagram of a logical operation circuit, FIG. 9 is a pattern space diagram, and FIG. 10 is a case where there is a multiburst upper end and only one color subcarrier signal. FIG. 7 is a waveform diagram of input / output signals when incomplete pattern suppression is performed. 2, 3 ... 1 horizontal period delay circuit, 5, 6, 7 ... band pass filter, 8, 10 ... logical addition circuit, 9, 11 ... majority operation circuit, 12 ... addition circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】複合映像信号を帯域制限する第１のフィル
ター回路と、 前記複合映像信号を１水平期間遅延させる第１の遅延回
路と、 前記第１の遅延回路からの出力信号を１水平期間遅延さ
せる第２の遅延回路と、 前記第２の遅延回路からの出力信号を帯域制限する第２
のフィルター回路と、 前記第１の遅延回路から得られる出力信号の極性を反転
する反転増幅回路と、 前記反転増幅回路からの出力信号を帯域制限する第３の
フィルター回路と、 入力される２信号の最大値を出力する最大値演算回路と
前記２信号の最小値を出力する最小値演算回路と、前記
最大値演算回路からの出力信号と前記最小値演算回路か
らの出力信号とを加算する加算回路からなる第１の論理
加算回路と、 前記第１の論理加算回路と同一構成の第２の論理加算回
路と、 入力される３つの信号の各々２つの信号の最大値をそれ
ぞれ出力する３つの最大値演算回路と、この３つの最大
値演算回路からそれぞれ出力される３信号の最小値を演
算する１つの最小値演算回路で構成された多数決演算回
路、又は、入力される３つの信号の各々２つの信号の最
小値をそれぞれ出力する３つの最小値演算回路と、この
３つの最小値演算回路からそれぞれ出力される３信号の
最大値を演算する１つの最大値演算回路で構成された多
数決演算回路を、第１の多数決演算回路及び第２の多数
決演算回路として配設するとともに、 ２つの信号の差を演算する減算回路とを備え、 前記第１と第２のフィルター回路の出力信号を前記第１
の論理加算回路に入力して、入力される２つの信号が同
極性信号の場合は絶対値振幅の大きい信号を、異極性信
号の場合はそれらの和信号を、一方の信号が０の場合に
は他方の信号を前記第１の論理加算回路から出力し、 前記第１の論理加算回路の出力信号及び前記第１と第２
のフィルター回路の出力信号の３つの信号を前記第１の
多数決演算回路に入力し、 前記第１の多数決演算回路の出力信号及び前記第３のフ
ィルター回路からの出力信号を前記第２の論理加算回路
に入力して前記第１の論理加算回路と同様の論理演算を
行って演算結果を出力し、 前記第２の論理加算回路の出力信号と前記第３のフィル
ター回路の出力信号及び特定の基準電圧の３つの信号を
前記第２の多数決演算回路に入力し、 前記第２の多数決演算回路の出力信号及び前記第１の遅
延回路の出力信号の２信号を前記減算回路に入力して、
前記２信号の差信号を前記減算回路から色信号として出
力するとともに、前記第２の多数決演算回路からの出力
信号を輝度信号として出力するようにしたことを特徴と
するY/C分離論理演算回路。A first filter circuit for band-limiting the composite video signal; a first delay circuit for delaying the composite video signal for one horizontal period; and a first horizontal circuit for outputting an output signal from the first delay circuit for one horizontal period. A second delay circuit for delaying, a second delay circuit for band-limiting an output signal from the second delay circuit
A filter circuit for inverting the polarity of an output signal obtained from the first delay circuit; a third filter circuit for band-limiting the output signal from the inverting amplifier circuit; A maximum value operation circuit that outputs the maximum value of the two signals, a minimum value operation circuit that outputs the minimum value of the two signals, and an addition that adds the output signal from the maximum value operation circuit and the output signal from the minimum value operation circuit A first logical adder circuit, a second logical adder circuit having the same configuration as that of the first logical adder circuit, and three input signals each of which outputs a maximum value of two signals respectively. A majority operation circuit composed of a maximum value operation circuit and one minimum value operation circuit for calculating the minimum value of the three signals output from each of the three maximum value operation circuits, or each of the three input signals A majority operation circuit including three minimum value operation circuits for outputting the minimum values of the three signals, and one maximum value operation circuit for operating the maximum values of the three signals respectively output from the three minimum value operation circuits Are provided as a first majority operation circuit and a second majority operation circuit, and a subtraction circuit that operates a difference between two signals is provided. The output signal of the first and second filter circuits is 1
, And when the two input signals are signals of the same polarity, a signal having a large absolute value amplitude, when the two signals are different polarity signals, a sum signal thereof, and when one of the signals is 0, Outputs the other signal from the first logic addition circuit, and outputs the output signal of the first logic addition circuit and the first and second signals.
The three signals of the output signals of the filter circuit are input to the first majority operation circuit, and the output signal of the first majority operation circuit and the output signal of the third filter circuit are subjected to the second logical addition. Input to the circuit, perform the same logical operation as in the first logical adder circuit, and output an operation result. The output signal of the second logical adder circuit, the output signal of the third filter circuit, and a specific reference Three signals of voltage are input to the second majority operation circuit; two signals of an output signal of the second majority operation circuit and an output signal of the first delay circuit are input to the subtraction circuit;
A subtraction circuit for outputting a difference signal between the two signals as a color signal, and an output signal from the second majority operation circuit for outputting as a luminance signal. .