JP2747467B2 - Static flip-flop circuit - Google Patents
Static flip-flop circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体集積回路におい
てスタティック動作するスタティック型フリップフロッ
プ回路に関する。The present invention relates to a static flip-flop circuit which operates statically in a semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】図４は、ＥＣＬ（Emitter Coupled Logi
c ）基本回路を用いた従来のスタティック型フリップフ
ロップ回路の構成例である。2. Description of the Related Art FIG. 4 shows an ECL (Emitter Coupled Logi).
c) A configuration example of a conventional static flip-flop circuit using a basic circuit.
【０００３】図において、マスタ回路１は、抵抗器Ｒ
１，Ｒ２およびトランジスタＱ１，Ｑ２，Ｑ５からなる
データ読み込み回路と、抵抗器Ｒ１，Ｒ２、トランジス
タＱ３，Ｑ４，Ｑ６、トランジスタＱ８，Ｑ９および抵
抗器Ｒ６，Ｒ７からなるデータ保持用正帰還回路と、ト
ランジスタＱ５，Ｑ６の共通エミッタに接続のトランジ
スタＱ７および抵抗器Ｒ５からなる電流源回路とにより
構成される。スレーブ回路２は、抵抗器Ｒ３，Ｒ４およ
びトランジスタＱ１０，Ｑ１１，Ｑ１４からなるデータ
読み込み回路と、抵抗器Ｒ３，Ｒ４、トランジスタＱ１
２，Ｑ１３，Ｑ１５、トランジスタＱ１７，Ｑ１８およ
び抵抗器Ｒ９，Ｒ１０からなるデータ保持用正帰還回路
と、トランジスタＱ１４，Ｑ１５の共通エミッタに接続
のトランジスタＱ１６および抵抗器Ｒ８からなる電流源
回路とにより構成される。ＧＮＤはグランド端子、ＶＥ
Ｅは電源端子、ＶＣＳは定電流源端子である。In FIG. 1, a master circuit 1 includes a resistor R
1, a data reading circuit comprising R1, R2 and transistors Q1, Q2, Q5, a data holding positive feedback circuit comprising resistors R1, R2, transistors Q3, Q4, Q6, transistors Q8, Q9 and resistors R6, R7; The current source circuit includes a transistor Q7 connected to a common emitter of the transistors Q5 and Q6 and a resistor R5. The slave circuit 2 includes a data reading circuit including resistors R3 and R4 and transistors Q10, Q11 and Q14, a resistor R3 and R4, and a transistor Q1.
2, a positive feedback circuit for holding data comprising Q13, Q15, transistors Q17, Q18 and resistors R9, R10, and a current source circuit comprising a transistor Q16 and a resistor R8 connected to a common emitter of transistors Q14, Q15. Is done. GND is a ground terminal, VE
E is a power supply terminal, and VCS is a constant current source terminal.
【０００４】なお、トランジスタＱ１〜Ｑ７および抵抗
器Ｒ１，Ｒ２，Ｒ５と、トランジスタＱ１０〜Ｑ１６お
よび抵抗器Ｒ３，Ｒ４，Ｒ８は、それぞれ上下２段の差
動対からなる縦積みゲートを構成し、トランジスタＱ
８，Ｑ９および抵抗器Ｒ６，Ｒ７と、トランジスタＱ１
７，Ｑ１８および抵抗器Ｒ９，Ｒ１０は、それぞれエミ
ッタホロワ回路を構成する。The transistors Q1 to Q7 and the resistors R1, R2 and R5, and the transistors Q10 to Q16 and the resistors R3, R4 and R8 each constitute a vertical stacked gate composed of a two-stage differential pair. Transistor Q
8, Q9, resistors R6, R7 and transistor Q1
7, Q18 and resistors R9, R10 each constitute an emitter follower circuit.
【０００５】ここで、クロック信号ＣＫがトランジスタ
Ｑ５，Ｑ１５のベースに入力され、クロック補信号ＣＫ
がトランジスタＱ６，Ｑ１４のベースに入力され、マス
タ回路１の出力端子Ｑ′，Ｑ′にスレーブ回路２の入力
端子（トランジスタＱ１０，Ｑ１１のベース）が接続さ
れ、スレーブ回路２の出力端子Ｑ，Ｑにマスタ回路１の
入力端子（トランジスタＱ１，Ｑ２のベース）が帰還接
続され、スタティック型フリップフロップ回路が構成さ
れる。なお、Ｑ，Ｑ′は真信号の出力端子であり、Ｑ，
Ｑ′は補信号の出力端子である。Here, the clock signal CK is input to the bases of the transistors Q5 and Q15, and the clock complement signal CK is input.
There is input to the base of the transistor Q6, Q14, the output terminal Q of the master circuit 1 ', Q' (base of transistor Q10, Q11) input terminal of the slave circuit 2 is connected, an output terminal Q of the slave circuit 2, Q The input terminal of the master circuit 1 (bases of the transistors Q1 and Q2) is connected in a feedback manner to form a static flip-flop circuit. Incidentally, Q, Q 'is an output terminal of the true signal, Q,
Q 'is an output terminal of the complementary signal.
【０００６】こうような構成のスタティック型フリップ
フロップ回路では、クロック信号ＣＫがハイレベルにな
るとトランジスタＱ５，Ｑ１５が導通状態となり、トラ
ンジスタＱ１，Ｑ２およびトランジスタＱ１２，Ｑ１３
からなる差動対に電流パスが形成される。マスタ回路１
に帰還されたスレーブ回路２の出力信号は、トランジス
タＱ１，Ｑ２からなる差動対によって反転され、トラン
ジスタＱ８，Ｑ９を介してレベルシフトされてマスタ回
路１の出力端子Ｑ′，Ｑ′に取り出される。このとき、
トランジスタＱ６，Ｑ１４はローレベルのクロック補信
号ＣＫが入力されて非導通状態であり、トランジスタＱ
３，Ｑ４およびトランジスタＱ１０，Ｑ１１からなる差
動対には電流が流れない。したがって、マスタ回路１の
出力端子Ｑ′，Ｑ′に取り出された信号は、スレーブ回
路２には伝搬せずにそこに保持される。In the static flip-flop circuit having such a configuration, when the clock signal CK goes high, the transistors Q5 and Q15 are turned on, and the transistors Q1 and Q2 and the transistors Q12 and Q13 are turned on.
A current path is formed in the differential pair consisting of Master circuit 1
The output signal of the slave circuit 2 which has been fed back to is inverted by the differential pair composed of the transistors Q1 and Q2, level-shifted through the transistors Q8 and Q9, and taken out to the output terminals Q 'and Q ' of the master circuit 1. . At this time,
Transistors Q6 and Q14 are supplied with low level clock complement signal CK and are in a non-conductive state.
No current flows through the differential pair composed of transistors Q3, Q4 and transistors Q10, Q11. Therefore, the signals taken out at the output terminals Q 'and Q ' of the master circuit 1 are not propagated to the slave circuit 2 but are held there.
【０００７】次に、クロック信号ＣＫがローレベルにな
り、クロック補信号ＣＫがハイレベルになるとトランジ
スタＱ６，Ｑ１４が導通状態となり、トランジスタＱ
３，Ｑ４およびトランジスタＱ１０，Ｑ１１からなる差
動対に電流パスが形成されるので、マスタ回路１の出力
端子Ｑ′，Ｑ′に取り出された信号はトランジスタＱ
３，Ｑ４およびトランジスタＱ１０，Ｑ１１に伝搬され
る。トランジスタＱ３，Ｑ４からなる差動対には、エミ
ッタホロワ回路により正帰還がかかっているので、クロ
ック信号ＣＫがローレベルの間はマスタ回路１の出力信
号は保持される。一方、スレーブ回路２に伝搬したマス
タ回路１の出力信号は、トランジスタＱ１０，Ｑ１１か
らなる差動対により反転され、トランジスタＱ１７，Ｑ
１８を介してレベルシフトされてスレーブ回路２の出力
端子Ｑ，Ｑに取り出される。このとき、トランジスタＱ
５，Ｑ１５はローレベルのクロック信号ＣＫが入力され
て非導通状態であり、トランジスタＱ１，Ｑ２およびト
ランジスタＱ１２，Ｑ１３からなる差動対には電流が流
れない。したがって、スレーブ回路２の出力端子Ｑ，Ｑ
に取り出された信号は、マスタ回路１には伝搬せずにそ
こに保持される。Next, when the clock signal CK goes low and the clock complement signal CK goes high, the transistors Q6 and Q14 are turned on and the transistor Q6 is turned on.
3 and Q4 and transistors Q10 and Q11, a current path is formed, so that the signals taken out at output terminals Q 'and Q ' of master circuit 1
3, Q4 and transistors Q10, Q11. Since a positive feedback is applied to the differential pair including the transistors Q3 and Q4 by the emitter follower circuit, the output signal of the master circuit 1 is held while the clock signal CK is at the low level. On the other hand, the output signal of master circuit 1 propagated to slave circuit 2 is inverted by a differential pair including transistors Q10 and Q11, and transistors Q17 and Q17 are output.
The signal is level-shifted via 18 and taken out to the output terminals Q and Q of the slave circuit 2. At this time, the transistor Q
5 and Q15 are supplied with the low-level clock signal CK and are in a non-conductive state, and no current flows through the differential pair including the transistors Q1 and Q2 and the transistors Q12 and Q13. Therefore, the output terminals Q, Q
Are not propagated to the master circuit 1 and are retained there.
【０００８】このように、スレーブ回路２の出力端子
Ｑ，Ｑに取り出される信号は、クロック信号ＣＫがハイ
レベルからローレベルに変化するときに反転する動作を
繰り返す。したがって、図４に示すスタティック型フリ
ップフロップ回路の出力端子Ｑ，Ｑには、図５に示すよ
うにクロック信号ＣＫの周波数の１／２の周波数を有す
る信号が出力される。As described above, the signals taken out from the output terminals Q and Q of the slave circuit 2 repeat the inversion operation when the clock signal CK changes from the high level to the low level. Therefore, as shown in FIG. 5, a signal having a frequency half the frequency of the clock signal CK is output to the output terminals Q and Q of the static flip-flop circuit shown in FIG.
【０００９】[0009]
【発明が解決しようとする課題】図４に示すスタティッ
ク型フリップフロップ回路の構成において、マスタ回路
１の遅延時間は、クロック信号ＣＫが入力されてデータ
信号がエミッタホロワ回路に出力されるまでの時間Ｔ１
と、正帰還を有する差動対（トランジスタＱ３，Ｑ４）
および次段のスレーブ回路２の入力差動対（トランジス
タＱ１０，Ｑ１１）を駆動するまでの時間Ｔ２との和で
表される。したがって、マスタ回路１とスレーブ回路２
が縦続に接続されている構成の遅延時間はその２倍とな
り、最高動作周波数はこの遅延時間の逆数になる。すな
わち、この遅延時間が短いほどスタティック型フリップ
フロップ回路は高速に動作することになる。In the configuration of the static flip-flop circuit shown in FIG. 4, the delay time of the master circuit 1 is the time T1 from the input of the clock signal CK to the output of the data signal to the emitter follower circuit.
And a differential pair having positive feedback (transistors Q3 and Q4)
And a time T2 until the input differential pair (transistors Q10, Q11) of the slave circuit 2 at the next stage is driven. Therefore, the master circuit 1 and the slave circuit 2
Are cascaded, the delay time is twice as long, and the maximum operating frequency is the reciprocal of this delay time. That is, the shorter the delay time, the faster the static flip-flop circuit operates.
【００１０】ところで、遅延時間Ｔ２は、正帰還を有す
る差動対（トランジスタＱ３，Ｑ４）および次段のスレ
ーブ回路２の入力差動対（トランジスタＱ１０，Ｑ１
１）のミラー容量に大きく影響される。しかし、従来の
回路構成ではこのミラー容量の低減は極めて困難であ
り、スタティック型フリップフロップ回路の動作速度を
高める上での大きな支障になっていた。The delay time T2 is determined by the differential pair having positive feedback (transistors Q3 and Q4) and the input differential pair of the slave circuit 2 at the next stage (transistors Q10 and Q1).
It is greatly affected by the mirror capacity of 1). However, in the conventional circuit configuration, it is extremely difficult to reduce the Miller capacitance, which has been a great obstacle to increasing the operation speed of the static flip-flop circuit.
【００１１】本発明は、遅延時間Ｔ２に関するミラー容
量のうち、正帰還を有する差動対（トランジスタＱ３，
Ｑ４）のミラー容量の低減により高速化を図ることがで
きるスタティック型フリップフロップ回路を提供するこ
とを目的とする。According to the present invention, a differential pair having positive feedback (transistor Q3,
It is an object of the present invention to provide a static flip-flop circuit capable of increasing the speed by reducing the mirror capacitance of Q4).
【００１２】[0012]
【課題を解決するための手段】請求項１に記載の発明
は、データ読み込み用の差動対およびデータ保持用の差
動対をそれぞれ備えたマスタ回路およびスレーブ回路の
２つのラッチ回路で構成されるスタティック型フリップ
フロップ回路において、前記マスタ回路のデータ読み込
み用の上段差動対の共通エミッタにコレクタが接続さ
れ、ベースにクロック信号が入力される第１のトランジ
スタのエミッタと、前記スレーブ回路のデータ読み込み
用の上段差動対の共通エミッタにコレクタが接続され、
ベースにクロック補信号が入力される第２のトランジス
タのエミッタとを接続し、各上段差動対に対する第１の
下段差動対を構成してその共通エミッタに第１の電流源
回路を接続し、前記マスタ回路のデータ保持用の上段差
動対の共通エミッタにコレクタが接続され、ベースにク
ロック補信号が入力される第３のトランジスタのエミッ
タと、前記スレーブ回路のデータ保持用の上段差動対の
共通エミッタにコレクタが接続され、ベースにクロック
信号が入力される第４のトランジスタのエミッタとを接
続し、各上段差動対に対する第２の下段差動対を構成し
てその共通エミッタに第２の電流源回路を接続すること
を特徴とする。According to the first aspect of the present invention, there are provided two latch circuits, a master circuit and a slave circuit, each having a differential pair for reading data and a differential pair for holding data. In a static flip-flop circuit, a collector is connected to a common emitter of an upper differential pair for reading data of the master circuit, and an emitter of a first transistor to which a clock signal is input to a base, and a data of the slave circuit. The collector is connected to the common emitter of the upper differential pair for reading,
A base is connected to an emitter of a second transistor to which a clock complement signal is inputted, a first lower differential pair is formed for each upper differential pair, and a first current source circuit is connected to the common emitter. An emitter of a third transistor having a collector connected to a common emitter of the upper differential pair for holding data of the master circuit and a clock complement signal being input to a base, and an upper differential for holding data of the slave circuit; The collector is connected to the common emitter of the pair, the base is connected to the emitter of the fourth transistor to which the clock signal is input, and the second lower differential pair for each upper differential pair is formed to the common emitter. It is characterized in that a second current source circuit is connected.
【００１３】請求項２に記載の発明は、データ読み込み
用の差動対およびデータ保持用の差動対をそれぞれ備え
たマスタ回路およびスレーブ回路の２つのラッチ回路で
構成されるスタティック型フリップフロップ回路におい
て、前記マスタ回路のデータ読み込み用の上段差動対の
共通エミッタにコレクタが接続され、ベースにクロック
信号が入力される第１のトランジスタのエミッタと、前
記スレーブ回路のデータ読み込み用の上段差動対の共通
エミッタにコレクタが接続され、ベースにクロック補信
号が入力される第２のトランジスタのエミッタとを接続
し、各上段差動対に対する下段差動対を構成してその共
通エミッタに第１の電流源回路を接続し、前記マスタ回
路のデータ保持用の差動対の共通エミッタに第２の電流
源回路を接続し、前記スレーブ回路のデータ保持用の差
動対の共通エミッタに第３の電流源回路を接続すること
を特徴とする。According to a second aspect of the present invention, there is provided a static flip-flop circuit comprising two latch circuits of a master circuit and a slave circuit each provided with a differential pair for reading data and a differential pair for holding data. , A collector is connected to a common emitter of an upper differential pair for reading data of the master circuit, and an emitter of a first transistor whose base is supplied with a clock signal; and an upper differential for reading data of the slave circuit. The collector is connected to the common emitter of the pair, the base is connected to the emitter of the second transistor to which the clock complement signal is input, and the lower differential pair is formed for each upper differential pair, and the first emitter is connected to the common emitter. A second current source circuit is connected to the common emitter of the differential pair for data retention of the master circuit, Serial characterized by connecting a third current source circuit to the common emitter of the differential pair of data retention of the slave circuit.
【００１４】[0014]
【作用】正帰還を有する差動対のミラー容量Ｃｍは、そ
の差動対を構成するトランジスタのコレクタ容量をＣｃ
とし、その差動対の電圧増幅率をＡｏとすると、 Ｃｍ＝Ｃｃ（１＋Ａｏ） で表すことができる。ここで、正帰還を有する差動対を
構成するトランジスタの動作電流を小さくすることによ
り、電圧増幅率Ａｏを小さくすることができ、正帰還を
有する差動対のミラー容量Ｃｍを低減することが可能と
なる。The Miller capacitance Cm of a differential pair having positive feedback is represented by the collector capacitance Cc of a transistor forming the differential pair.
Assuming that the voltage amplification factor of the differential pair is Ao, Cm = Cc (1 + Ao). Here, by reducing the operating current of the transistors forming the differential pair having positive feedback, the voltage amplification factor Ao can be reduced, and the mirror capacitance Cm of the differential pair having positive feedback can be reduced. It becomes possible.
【００１５】本発明は、マスタ回路およびスレーブ回路
の各データ読み込み用の差動対と各データ保持用の差動
対をそれぞれ組み合わせることにより、正帰還を有する
差動対（データ保持用の差動対）の動作電流を独立に小
さくすることが可能な回路設計となる。したがって、遅
延時間Ｔ２のうち正帰還を有する差動対の遅延時間を小
さくすることができ、スタティック型フリップフロップ
回路の高速化が可能になる。According to the present invention, a differential pair having positive feedback (a differential pair for holding data) is combined with a differential pair for reading data and a differential pair for holding data in the master circuit and the slave circuit, respectively. The circuit design allows the operating current of (pair) to be reduced independently. Therefore, the delay time of the differential pair having positive feedback in the delay time T2 can be reduced, and the speed of the static flip-flop circuit can be increased.
【００１６】また、トランジスタサイズの小さなトラン
ジスタを用いて正帰還を有する差動対を構成することに
より、コレクタ容量Ｃｃの低減が可能となり、同様にミ
ラー容量Ｃｍの低減が実現され、スタティック型フリッ
プフロップ回路の高速化が可能になる。Further, by forming a differential pair having a positive feedback by using a transistor having a small transistor size, the collector capacitance Cc can be reduced, and similarly, the Miller capacitance Cm can be reduced. It is possible to increase the speed of the circuit.
【００１７】[0017]
【実施例】図１は、本発明の第一実施例の回路構成を示
す図である。図において、マスタ回路３は、抵抗器Ｒ１
１，Ｒ１２およびトランジスタＱ２１，Ｑ２２，Ｑ２５
からなるデータ読み込み回路と、抵抗器Ｒ１１，Ｒ１
２、トランジスタＱＬ１，ＱＬ２，ＱＬ５、トランジス
タＱ２８，Ｑ２９および抵抗器Ｒ１６，Ｒ１７からなる
データ保持用正帰還回路とを有する。スレーブ回路４
は、抵抗器Ｒ１３，Ｒ１４およびトランジスタＱ２３，
Ｑ２４，Ｑ２６からなるデータ読み込み回路と、抵抗器
Ｒ１３，Ｒ１４、トランジスタＱＬ３，ＱＬ４，ＱＬ
６、トランジスタＱ３０，Ｑ３１および抵抗器Ｒ１９，
Ｒ２０からなるデータ保持用正帰還回路とを有する。FIG. 1 is a diagram showing a circuit configuration of a first embodiment of the present invention. In the figure, a master circuit 3 includes a resistor R1
1, R12 and transistors Q21, Q22, Q25
Data reading circuit comprising resistors R11 and R1
2. It has a data holding positive feedback circuit composed of transistors QL1, QL2, QL5, transistors Q28, Q29 and resistors R16, R17. Slave circuit 4
Are resistors R13, R14 and transistor Q23,
A data reading circuit including Q24 and Q26, resistors R13 and R14, and transistors QL3, QL4, and QL.
6, transistors Q30 and Q31 and resistor R19,
And a data holding positive feedback circuit comprising R20.
【００１８】ここで、図４に示す従来回路ではトランジ
スタＱ２５，ＱＬ５あるいはトランジスタＱ２６，ＱＬ
６でそれぞれ下段の差動対を構成していたが、本発明に
よる実施例回路では、マスタ回路３のトランジスタＱ２
５とスレーブ回路４のトランジスタＱ２６で差動対を構
成し、またマスタ回路３のトランジスタＱＬ５とスレー
ブ回路４のトランジスタＱＬ６で差動対を構成し、各差
動対の共通エミッタに電流源回路を構成するトランジス
タＱ２７と抵抗器Ｒ１５、およびトランジスタＱＬ７と
抵抗器Ｒ１８を接続する。なお、ＧＮＤはグランド端
子、ＶＥＥは電源端子、ＶＣＳは定電流源端子である。Here, in the conventional circuit shown in FIG. 4, transistors Q25 and QL5 or transistors Q26 and QL
6 constitute a lower differential pair, however, in the circuit according to the embodiment of the present invention, the transistor Q2 of the master circuit 3
5 and the transistor Q26 of the slave circuit 4 constitute a differential pair, the transistor QL5 of the master circuit 3 and the transistor QL6 of the slave circuit 4 constitute a differential pair, and a current source circuit is provided at the common emitter of each differential pair. The transistor Q27 and the resistor R15 and the transistor QL7 and the resistor R18 are connected. Note that GND is a ground terminal, VEE is a power supply terminal, and VCS is a constant current source terminal.
【００１９】このように、電流源回路を含めてデータ読
み込み回路とデータ保持用正帰還回路とを分離する回路
構成をとることにより、データ保持用正帰還回路に流れ
る電流をデータ読み込み回路に流れる電流に比べて小さ
く設計することが可能となる。データ保持用正帰還回路
に流れる電流を小さくすることができれば、正帰還を有
する差動対の電圧増幅率Ａｏを小さくすることができ、
そのミラー容量Ｃｍを低減することが可能となる。その
結果、遅延時間Ｔ２のうち正帰還を有する差動対を駆動
するまでの遅延時間が小さくなり、その分スタティック
型フリップフロップ回路を高速動作させることができ
る。なお、データ保持用正帰還回路に流れる電流を小さ
くするには、例えばその電流源回路を構成する抵抗器Ｒ
１８の抵抗値を大きくする。As described above, by adopting a circuit configuration for separating the data reading circuit including the current source circuit from the data holding positive feedback circuit, the current flowing through the data holding positive feedback circuit is reduced by the current flowing through the data reading circuit. It becomes possible to design smaller than. If the current flowing through the data holding positive feedback circuit can be reduced, the voltage gain Ao of the differential pair having positive feedback can be reduced,
The mirror capacitance Cm can be reduced. As a result, of the delay time T2, the delay time until driving the differential pair having positive feedback is reduced, and the static flip-flop circuit can be operated at high speed accordingly. In order to reduce the current flowing through the data holding positive feedback circuit, for example, a resistor R
18 is increased.
【００２０】さらに、データ保持用正帰還回路を構成す
るトランジスタＱＬ１〜ＱＬ４のトランジスタサイズを
小さくすることにより、コレクタ容量と基板容量を小さ
くすることができ、同様にそのミラー容量Ｃｍを低減す
ることが可能となり、スタティック型フリップフロップ
回路を高速動作させることができる。Further, by reducing the transistor size of the transistors QL1 to QL4 constituting the data holding positive feedback circuit, the collector capacitance and the substrate capacitance can be reduced, and similarly, the mirror capacitance Cm can be reduced. This allows the static flip-flop circuit to operate at high speed.
【００２１】なお、本実施例の構成においても、クロッ
ク信号ＣＫとクロック補信号ＣＫが入力されるトランジ
スタの接続関係が従来回路と同じであるので、上述した
従来回路とまったく同様の動作をする。In the configuration of this embodiment, the connection relationship between the clock signal CK and the transistor to which the clock complement signal CK is input is the same as that of the conventional circuit, so that the operation is exactly the same as that of the above-described conventional circuit.
【００２２】ここで、第一実施例の回路について、ＳＰ
ＩＣＥシミュレーションにより求めた最高動作周波数と
正帰還を有する差動対の動作電流との関係を図２に示
す。図において、横軸は正帰還用差動対の動作電流（ｍ
Ａ）であり、縦軸はスタティック型フリップフロップ回
路の最高動作周波数（ＧHz）である。図に示すように、
正帰還を有する差動対の動作電流を小さくすることによ
り、大幅な高速化が可能であることがわかる。Here, regarding the circuit of the first embodiment, SP
FIG. 2 shows the relationship between the maximum operating frequency obtained by the ICE simulation and the operating current of the differential pair having positive feedback. In the figure, the horizontal axis represents the operating current (m) of the positive feedback differential pair.
A), and the vertical axis indicates the maximum operating frequency (GHz) of the static flip-flop circuit. As shown in the figure,
It can be seen that a significant increase in speed can be achieved by reducing the operating current of the differential pair having positive feedback.
【００２３】図３は、本発明の第二実施例の回路構成を
示す図である。図において、マスタ回路５は、抵抗器Ｒ
２１，Ｒ２２およびトランジスタＱ４１，Ｑ４２，Ｑ４
５からなるデータ読み込み回路と、抵抗器Ｒ２１，Ｒ２
２、トランジスタＱＬ１１，ＱＬ１２、トランジスタＱ
４８，Ｑ４９および抵抗器Ｒ２７，Ｒ２８からなるデー
タ保持用正帰還回路とを有する。スレーブ回路５は、抵
抗器Ｒ２３，Ｒ２４およびトランジスタＱ４３，Ｑ４
４，Ｑ４６からなるデータ読み込み回路と、抵抗器Ｒ２
３，Ｒ２４、トランジスタＱＬ１３，ＱＬ１４、トラン
ジスタＱ５０，Ｑ５１および抵抗器Ｒ３０，Ｒ３１から
なるデータ保持用正帰還回路とを有する。FIG. 3 is a diagram showing a circuit configuration of a second embodiment of the present invention. In the figure, a master circuit 5 includes a resistor R
21, R22 and transistors Q41, Q42, Q4
5, a data reading circuit, and resistors R21 and R2.
2, transistors QL11, QL12, transistor Q
48, Q49 and a data holding positive feedback circuit composed of resistors R27 and R28. The slave circuit 5 includes resistors R23 and R24 and transistors Q43 and Q4.
4, a data reading circuit consisting of Q46 and a resistor R2
3 and R24, transistors QL13 and QL14, transistors Q50 and Q51, and a data holding positive feedback circuit including resistors R30 and R31.
【００２４】ここで、本実施例回路では、差動対を構成
するマスタ回路５のトランジスタＱ４５とスレーブ回路
６のトランジスタＱ４６の共通エミッタに、電流源回路
を構成するトランジスタＱ４７と抵抗器Ｒ２５を接続す
る。さらに、第一実施例の構成では、クロック信号ＣＫ
およびクロック補信号ＣＫにより電流パスを切り換える
差動対を構成したトランジスタＱＬ５，ＱＬ６に代え
て、それぞれ電流源回路を構成するトランジスタＱＬ１
５と抵抗器Ｒ２６およびトランジスタＱＬ１６と抵抗器
Ｒ２９を接続する。したがって、トランジスタＱＬ１
１，ＱＬ１２あるいはトランジスタＱＬ１３，ＱＬ１４
により構成される差動対は、クロック信号ＣＫに無関係
に常に動作状態になる。Here, in the circuit of this embodiment, a transistor Q47 and a resistor R25, which form a current source circuit, are connected to a common emitter of the transistor Q45 of the master circuit 5 and the transistor Q46 of the slave circuit 6 which form a differential pair. I do. Further, in the configuration of the first embodiment, the clock signal CK
And transistors QL1 and QL6 each forming a current source circuit instead of transistors QL5 and QL6 forming a differential pair for switching a current path by clock complement signal CK.
5 and the resistor R26, and the transistor QL16 and the resistor R29. Therefore, the transistor QL1
1, QL12 or transistors QL13, QL14
Is always in an operating state regardless of the clock signal CK.
【００２５】しかし、データ読み込み回路の差動対（ト
ランジスタＱ４１，Ｑ４２およびトランジスタＱ４３，
Ｑ４４）はクロック信号ＣＫに応じて動作し、クロック
信号ＣＫとそれらの差動対間を伝搬する信号との関係は
第一実施例あるいは従来回路と同じであるので、本実施
例においても上述した第一実施例あるいは従来回路と同
様の動作をする。However, the differential pair (transistors Q41, Q42 and transistors Q43, Q43,
Q44) operates in response to the clock signal CK, and the relationship between the clock signal CK and the signal propagating between the differential pair thereof is the same as that of the first embodiment or the conventional circuit. The operation is the same as that of the first embodiment or the conventional circuit.
【００２６】なお、本実施例の構成においても、電流源
回路を含めてデータ読み込み回路とデータ保持用正帰還
回路とを分離する回路構成をとることにより、データ保
持用正帰還回路に流れる電流をデータ読み込み回路に流
れる電流に比べて小さく設計することが可能となる。し
たがって、正帰還を有する差動対のミラー容量Ｃｍを低
減することができ、スタティック型フリップフロップ回
路を高速動作させることができる。In the configuration of this embodiment, the current flowing through the data holding positive feedback circuit is also reduced by adopting a circuit configuration for separating the data reading circuit and the data holding positive feedback circuit including the current source circuit. The design can be made smaller than the current flowing in the data reading circuit. Therefore, the mirror capacitance Cm of the differential pair having positive feedback can be reduced, and the static flip-flop circuit can operate at high speed.
【００２７】さらに、データ保持用正帰還回路を構成す
るトランジスタＱＬ１１〜ＱＬ１４のトランジスタサイ
ズを小さくすることにより、同様にそのミラー容量Ｃｍ
を低減することが可能となり、スタティック型フリップ
フロップ回路を高速動作させることができる。Further, by reducing the transistor size of the transistors QL11 to QL14 constituting the data holding positive feedback circuit, the mirror capacitance Cm is similarly reduced.
, And the static flip-flop circuit can be operated at high speed.
【００２８】ところで、以上示した実施例では、トラン
ジスタにバイポーラトランジスタを用いた例について説
明したが、その他例えばGaAsＭＥＳＦＥＴを用いても同
様に本発明のスタティック型フリップフロップ回路を実
現することができる。また、本明細書ではフリップフロ
ップ回路として分周動作が可能なＴ型フリップフロップ
回路を例にして説明したが、スレーブ回路の出力がマス
タ回路の入力に帰還されないＤ型フリップフロップ回路
についても、同様に本発明を適用することができる。By the way, in the embodiment described above, an example in which a bipolar transistor is used as a transistor has been described. However, a static flip-flop circuit of the present invention can be similarly realized by using, for example, a GaAs MESFET. In this specification, a T-type flip-flop circuit capable of a frequency dividing operation has been described as an example of a flip-flop circuit. However, a D-type flip-flop circuit in which the output of a slave circuit is not fed back to the input of a master circuit is similarly used. The present invention can be applied to
【００２９】[0029]
【発明の効果】以上説明したように本発明のスタティッ
ク型フリップフロップ回路の構成では、正帰還を有する
差動対の動作電流およびそのトランジスタサイズについ
て、他のトランジスタの動作電流およびトランジスタサ
イズに比べて小さくすることが可能となる。したがっ
て、この正帰還を有する差動対のミラー容量の低減が可
能となり、これらのトランジスタを駆動する際の遅延時
間を短縮することができ、スタティック型フリップフロ
ップ回路を高速動作させることができる。As described above, in the configuration of the static flip-flop circuit according to the present invention, the operating current and the transistor size of the differential pair having positive feedback are smaller than those of the other transistors. It is possible to reduce the size. Therefore, the mirror capacitance of the differential pair having the positive feedback can be reduced, the delay time when driving these transistors can be reduced, and the static flip-flop circuit can be operated at high speed.
【００３０】また、トランジスタサイズの小型化によ
り、消費電力の低減が可能となる。Further, power consumption can be reduced by reducing the size of the transistor.
【図１】本発明の第一実施例の回路構成を示す図であ
る。FIG. 1 is a diagram showing a circuit configuration of a first embodiment of the present invention.
【図２】第一実施例の回路について、ＳＰＩＣＥシミュ
レーションにより求めた最高動作周波数と正帰還を有す
る差動対の動作電流との関係を示す図である。FIG. 2 is a diagram showing the relationship between the maximum operating frequency obtained by SPICE simulation and the operating current of a differential pair having positive feedback for the circuit of the first embodiment.
【図３】本発明の第二実施例の回路構成を示す図であ
る。FIG. 3 is a diagram showing a circuit configuration of a second embodiment of the present invention.
【図４】ＥＣＬ基本回路を用いた従来のスタティック型
フリップフロップ回路の構成例である。FIG. 4 is a configuration example of a conventional static flip-flop circuit using an ECL basic circuit.
【図５】図４に示すスタティック型フリップフロップ回
路の動作を説明する図である。5 is a diagram illustrating the operation of the static flip-flop circuit shown in FIG.
Ｑ１〜Ｑ１８ トランジスタ Ｒ１〜Ｒ１０ 抵抗器 Ｑ，Ｑ 出力端子 Ｑ２１〜Ｑ３１ トランジスタ ＱＬ１〜ＱＬ７ トランジスタ Ｒ１１〜Ｒ２０ 抵抗器 Ｑ４１〜Ｑ５１ トランジスタ ＱＬ１１〜ＱＬ１６ トランジスタ Ｒ２１〜Ｒ３１ 抵抗器Q1 to Q18 Transistors R1 to R10 Resistors Q and Q output terminals Q21 to Q31 Transistors QL1 to QL7 Transistors R11 to R20 Resistors Q41 to Q51 Transistors QL11 to QL16 Transistors R21 to R31 Resistors
Claims (2)
保持用の差動対をそれぞれ備えたマスタ回路およびスレ
ーブ回路の２つのラッチ回路で構成されるスタティック
型フリップフロップ回路において、 前記マスタ回路のデータ読み込み用の上段差動対の共通
エミッタにコレクタが接続され、ベースにクロック信号
が入力される第１のトランジスタのエミッタと、前記ス
レーブ回路のデータ読み込み用の上段差動対の共通エミ
ッタにコレクタが接続され、ベースにクロック補信号が
入力される第２のトランジスタのエミッタとを接続し、
各上段差動対に対する第１の下段差動対を構成してその
共通エミッタに第１の電流源回路を接続し、 前記マスタ回路のデータ保持用の上段差動対の共通エミ
ッタにコレクタが接続され、ベースにクロック補信号が
入力される第３のトランジスタのエミッタと、前記スレ
ーブ回路のデータ保持用の上段差動対の共通エミッタに
コレクタが接続され、ベースにクロック信号が入力され
る第４のトランジスタのエミッタとを接続し、各上段差
動対に対する第２の下段差動対を構成してその共通エミ
ッタに第２の電流源回路を接続することを特徴とするス
タティック型フリップフロップ回路。1. A static flip-flop circuit comprising two latch circuits, a master circuit and a slave circuit, each of which has a differential pair for reading data and a differential pair for holding data. The collector is connected to the common emitter of the upper differential pair for reading, and the collector is connected to the emitter of the first transistor whose base is supplied with a clock signal and the common emitter of the upper differential pair for reading data of the slave circuit. Connected to an emitter of a second transistor to which a clock complement signal is input to a base,
A first lower differential pair is formed for each upper differential pair, a first current source circuit is connected to a common emitter thereof, and a collector is connected to a common emitter of the upper differential pair for data retention of the master circuit. A collector is connected to the emitter of the third transistor whose base is supplied with a clock complement signal, and the collector is connected to the common emitter of the upper differential pair for holding data of the slave circuit. And a second current source circuit connected to a common emitter of the second lower differential pair for each upper differential pair.
保持用の差動対をそれぞれ備えたマスタ回路およびスレ
ーブ回路の２つのラッチ回路で構成されるスタティック
型フリップフロップ回路において、 前記マスタ回路のデータ読み込み用の上段差動対の共通
エミッタにコレクタが接続され、ベースにクロック信号
が入力される第１のトランジスタのエミッタと、前記ス
レーブ回路のデータ読み込み用の上段差動対の共通エミ
ッタにコレクタが接続され、ベースにクロック補信号が
入力される第２のトランジスタのエミッタとを接続し、
各上段差動対に対する下段差動対を構成してその共通エ
ミッタに第１の電流源回路を接続し、 前記マスタ回路のデータ保持用の差動対の共通エミッタ
に第２の電流源回路を接続し、 前記スレーブ回路のデータ保持用の差動対の共通エミッ
タに第３の電流源回路を接続することを特徴とするスタ
ティック型フリップフロップ回路。2. A static flip-flop circuit comprising two latch circuits, a master circuit and a slave circuit, each of which has a differential pair for reading data and a differential pair for holding data. The collector is connected to the common emitter of the upper differential pair for reading, and the collector is connected to the emitter of the first transistor whose base is supplied with a clock signal and the common emitter of the upper differential pair for reading data of the slave circuit. Connected to an emitter of a second transistor to which a clock complement signal is input to a base,
A lower current differential pair is formed for each upper differential pair, a first current source circuit is connected to the common emitter, and a second current source circuit is connected to the common emitter of the data holding differential pair of the master circuit. A static flip-flop circuit, wherein a third current source circuit is connected to a common emitter of a data holding differential pair of the slave circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207048A JP2747467B2 (en) | 1991-08-19 | 1991-08-19 | Static flip-flop circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207048A JP2747467B2 (en) | 1991-08-19 | 1991-08-19 | Static flip-flop circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548402A JPH0548402A (en) | 1993-02-26 |
| JP2747467B2 true JP2747467B2 (en) | 1998-05-06 |
Family
ID=16533346
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207048A Expired - Lifetime JP2747467B2 (en) | 1991-08-19 | 1991-08-19 | Static flip-flop circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747467B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3149759B2 (en) * | 1995-11-17 | 2001-03-26 | 日本電気株式会社 | Latch circuit |
| JP3508085B2 (en) * | 1997-04-25 | 2004-03-22 | 日本プレシジョン・サーキッツ株式会社 | D-type flip-flop circuit |
| JP4683234B2 (en) | 2004-10-05 | 2011-05-18 | 日本電気株式会社 | Logic circuit |
| CN102356547B (en) * | 2010-01-22 | 2014-04-09 | 松下电器产业株式会社 | Injection-locked frequency divider and pll circuit |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6012819A (en) * | 1983-07-01 | 1985-01-23 | Matsushita Electric Ind Co Ltd | Ecl logical circuit |
| JPH0666654B2 (en) * | 1986-09-29 | 1994-08-24 | 日本電気株式会社 | Flip Flop |
-
1991
- 1991-08-19 JP JP3207048A patent/JP2747467B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0548402A (en) | 1993-02-26 |
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