JP2747331B2 - Digital video signal processing circuit - Google Patents
Digital video signal processing circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、負極同期信号部分と映像情報部分とを有
するアナログ映像信号をデジタル映像信号に変換した
後、デジタル回路により上記映像情報部分の信号処理を
行い、処理後にあらたな負極同期信号部分を付加して出
力映像信号を得るデジタル映像信号処理装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention converts an analog video signal having a negative synchronizing signal portion and a video information portion into a digital video signal, and then converts the signal of the video information portion by a digital circuit. The present invention relates to a digital video signal processing device that performs a process and adds a new negative sync signal after the process to obtain an output video signal.
第４図は従来のデジタル映像信号処理回路を示すブロ
ック図であり、図において、（１）は映像信号入力端、
（２）は比較基準値入力端、（３）は代替値入力端、
（４）は負極同期信号部分および映像情報部分を有する
映像信号（７）と比較基準値（８）を比較するコンパレ
ータ、（５）は映像信号（７）と代替値（９）のいずれ
か一方をコンパレータ（４）からの判別出力（10）によ
り選択する２入力１出力セレクタ、（６）は映像信号出
力端である。FIG. 4 is a block diagram showing a conventional digital video signal processing circuit, where (1) is a video signal input terminal,
(2) is a comparison reference value input terminal, (3) is an alternative value input terminal,
(4) is a comparator for comparing the video signal (7) having the negative sync signal portion and the video information portion with the comparison reference value (8), and (5) is one of the video signal (7) and the substitute value (9) Is selected by the discrimination output (10) from the comparator (4), and (6) is a video signal output terminal.
第５図（ａ）は上記入力映像信号（７）の構成を示す
もので、第５図（ａ）において、（11）は負極同期信号
部分、（12）は映像情報部分、（13）は映像情報部分
（12）の欠落等によって、負極同期信号として誤検出さ
れる可能性のある不要部分である。第５図（ｂ）は出力
映像信号（14）の構成を示すもので、第５図（ｂ）にお
いて、（15）は代替値（９）に置き換った部分である。FIG. 5 (a) shows the configuration of the input video signal (7). In FIG. 5 (a), (11) is a negative sync signal portion, (12) is a video information portion, and (13) is This is an unnecessary portion that may be erroneously detected as a negative synchronization signal due to a lack of the video information portion (12) or the like. FIG. 5 (b) shows the configuration of the output video signal (14). In FIG. 5 (b), (15) is a portion replaced with the substitute value (9).
次に動作について説明する。映像信号入力端（１）か
らは第５図（ａ）に示すような映像信号（７）が入力さ
れる。比較基準値入力端（２）からは比較基準値（８）
が、代替値入力端（３）からは代替値（９）がそれぞれ
２進数の状態で入力される。Next, the operation will be described. A video signal (7) as shown in FIG. 5 (a) is input from the video signal input terminal (1). From the comparison reference value input terminal (2), the comparison reference value (8)
However, the alternative value (9) is input in a binary state from the alternative value input terminal (3).
コンパレータ（４）は入力映像信号（７）と比較基準
値（８）との大小関係を比較し、その判別結果に応じて
判別出力（10）を出力する。この判別出力（10）は入力
映像信号（７）が比較基準値（８）に対して同じ値かそ
れより大きい値をとる場合には、セレクタ（５）が入力
映像信号（７）を選択し、入力映像信号（７）が比較基
準値（８）より小さい値をとる場合に、セレクタ（５）
が代替値（９）を選択するよう極性を定めている。The comparator (4) compares the magnitude relationship between the input video signal (7) and the comparison reference value (8) and outputs a discrimination output (10) according to the discrimination result. When the input video signal (7) takes the same value or a value larger than the comparison reference value (8), the selector (5) selects the input video signal (7). When the input video signal (7) takes a value smaller than the comparison reference value (8), the selector (5)
Defines the polarity so as to select the alternative value (9).
この代替値（９）の値をペデスタルレベル以上ホワイ
トピーク以下の間の値に設定すれば、出力映像信号（1
4）は入力映像信号（７）のうち負極同期信号部分（1
1）と不要部分（13）とが代替値（９）に置き換わった
波形として得ることができる。If this alternative value (9) is set to a value between the pedestal level and the white peak, the output video signal (1
4) is the negative sync signal portion (1) of the input video signal (7).
It is possible to obtain a waveform in which 1) and the unnecessary portion (13) are replaced with the substitute value (9).
従来のデジタル映像信号処理回路は以上のように構成
されているので、コンパレータ（４）で入力映像信号
（７）と比較基準値（８）とを比較し、しかるのちに入
力映像信号（７）と代替値（９）とを選択する信号処理
を行うため、回路が複雑で信号処理に時間がかかり高速
の信号処理を要する映像信号処理に対して不利であっ
た。Since the conventional digital video signal processing circuit is configured as described above, the input video signal (7) is compared with the comparison reference value (8) by the comparator (4), and then the input video signal (7) is compared. And the alternative value (9) are selected, the circuit is complicated, the signal processing takes a long time, and this is disadvantageous for video signal processing that requires high-speed signal processing.
たとえば、汎用TTLの８ビットコンパレータICと２入
力１出力セレクタICを用いると、コンパレータ（４）は
信号入力から判別出力まで６段のゲート回路、セレクタ
（５）は選択入力から信号出力まで３段のゲート回路に
それぞれ相当する。For example, using a general-purpose TTL 8-bit comparator IC and a two-input one-output selector IC, the comparator (4) has six gate circuits from the signal input to the discrimination output, and the selector (5) has three stages from the selection input to the signal output. , Respectively.
また入力映像信号（７）のビット数に対して、コンパ
レータ（４）の入力ビット数やセレクタ（５）の入出力
ビット数をあわせなければならないという設計上の面倒
がある等の問題点があった。Further, there is a problem in that the number of input bits of the comparator (4) and the number of input / output bits of the selector (5) have to be matched with the number of bits of the input video signal (7), which is troublesome in design. Was.
この発明は上記のような問題点を解消することを課題
になされたもので、簡単な構成で信号処理を高速に行う
ことができ、入力映像信号のビット数にかかわらず構成
が同じであるデジタル映像信号処理回路を得ることを目
的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and can perform signal processing at high speed with a simple configuration, and has the same configuration regardless of the number of bits of an input video signal. It is an object to obtain a video signal processing circuit.
この発明にかかるデジタル映像信号処理回路は、入力
映像信号の最上位ビット入力端から最下位ビット入力端
をそれぞれ別個独立に有するビット入力端群と、前記最
上位ビット入力端と第２位ビット入力端を入力端に接続
したNORゲートと、このNORゲートの出力端と前記第２位
ビット入力端を入力端に接続したORゲートと、このORゲ
ートの出力端を第２位ビット出力端に接続し他の最上位
ビット出力端および第３位ビット出力端から最下位ビッ
ト出力端に前記最上位ビット入力端および第３位ビット
入力端から最下位ビット入力端を接続したビット出力端
群とを具備したものである。A digital video signal processing circuit according to the present invention comprises: a group of bit input terminals each having independently a most significant bit input terminal to a least significant bit input terminal of an input video signal; the most significant bit input terminal and the second most significant bit input terminal; A NOR gate having an end connected to the input terminal, an OR gate having the output terminal of the NOR gate and the second bit input terminal connected to the input terminal, and an output terminal of the OR gate connected to the second bit output terminal And a group of bit output terminals having the most significant bit input terminal and the least significant bit input terminal connected from the third most significant bit output terminal to the least significant bit output terminal from the most significant bit output terminal and the third least significant bit output terminal. It is provided.
この発明におけるデジタル映像信号処理回路は、入力
映像信号の映像情報部分における負極同期信号部分と誤
検知される可能性のある部分の検出および代替値への置
換えを、一個のNORゲートと一個のORゲートによって行
うようにしたことにより、簡単な構成となり、上記誤検
知の可能性のある部分を高速に検出することを可能とす
る。A digital video signal processing circuit according to the present invention includes a NOR gate and an OR gate for detecting a portion which may be erroneously detected as a negative synchronization signal portion in a video information portion of an input video signal and replacing the portion with a substitute value. Since the operation is performed by the gate, the configuration becomes simple, and it is possible to quickly detect the portion where the erroneous detection is possible.
以下、この発明の一実施例を図について説明する。第
１図において、（21）は入力映像信号（７）のビット入
力端群、（22），（23），（24），（25）は入力映像信
号（７）の最上位ビット入力端、第２位ビット入力端、
第３位ビット入力端、最下位ビット入力端である。（2
6），（27），（28）（29）は入力映像信号（７）の最
上位ビット入力信号、第２位ビット入力信号、第３位ビ
ット入力信号、最下位ビット入力信号である。An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, (21) is a group of bit input terminals of the input video signal (7), (22), (23), (24) and (25) are the most significant bit input terminals of the input video signal (7); 2nd bit input terminal,
The third bit input terminal and the least significant bit input terminal. (2
6), (27), (28) and (29) are the most significant bit input signal, the second significant bit input signal, the third significant bit input signal, and the least significant bit input signal of the input video signal (7).
（31）は出力映像信号（14）のビット出力端群、（3
2），（33），（34），（35）は出力映像信号（14）の
最上位ビット出力端、第２位ビット出力端、第３位ビッ
ト出力端、最下位ビット出力端である。（36），（3
7），（38），（39）は出力映像信号（14）の最下位ビ
ット出力信号、第２位ビット出力信号、第３位ビット出
力信号、最下位ビット出力信号である。(31) is a group of bit output terminals of the output video signal (14), (3)
2), (33), (34), and (35) are the most significant bit output terminal, the second bit output terminal, the third bit output terminal, and the least significant bit output terminal of the output video signal (14). (36), (3
7), (38) and (39) are the least significant bit output signal, the second bit output signal, the third bit output signal and the least significant bit output signal of the output video signal (14).
（40）は最上位ビット入力端（22）と第２位ビット入
力端（23）を入力端に接続したNORゲート、（41）はNOR
ゲート（40）の出力端と第２位ビット入力端（23）を入
力端に接続し、出力端を上記第２ビット出力端に接続し
たORゲートである。(40) is a NOR gate having the most significant bit input terminal (22) and the second bit input terminal (23) connected to the input terminal, and (41) is a NOR gate
An OR gate in which the output terminal of the gate (40) and the second bit input terminal (23) are connected to the input terminal, and the output terminal is connected to the second bit output terminal.
なお、上記第２位ビット出力端を除く他の最上位ビッ
ト出力端および第３位ビット出力端から最下位ビット出
力端には、最上位ビット入力端および第３位ビット入力
端から最下位ビット入力端を接続している。ただし第１
図において、最下位ビットを除く第４位ビット以下の入
出力については図示を省略してある。The most significant bit output terminal except the second bit output terminal and the least significant bit output terminal from the third bit output terminal to the least significant bit output terminal are connected to the least significant bit output terminal. Input terminal is connected. However, the first
In the figure, the input and output of the fourth and lower bits excluding the least significant bit are not shown.
次に上記実施例の動作について説明する。入力映像信
号（７）のNTSCの輝度信号とし、ビット数８のデジタル
信号の形で処理を行うとすれば、同期信号先端から白ピ
ークまで十進数で０から255まで256階調の値をとる。こ
のとき、NTSC規格によれば、ペデスタルレベルは十進数
で73となる。Next, the operation of the above embodiment will be described. Assuming that the input video signal (7) is an NTSC luminance signal and is to be processed in the form of a digital signal having 8 bits, a value of 256 gradations from 0 to 255 in decimal from the start of the synchronization signal to the white peak is taken. . At this time, according to the NTSC standard, the pedestal level is 73 in decimal.
第１図において、NORゲート（40）のNOR出力（42）は
最上位ビット入力信号（26）と第２位ビット入力信号
（27）がともにＬの場合にのみＨとなる。これは上記８
ビットのデジタル信号では、十進数で63以下であること
の検出を意味する。この63という値は、上記ペデスタル
レベル73より10階調低い値であるが、同期信号先端から
白ピークまでの階調数256に対し約４％の割合であり、
ほぼぺデスタルレベルとみなせる。負極同期信号部分の
検出基準は上記63より低い値に設定しておけばよい。こ
のようにしてペデスタルレベル以下と判断された部分に
対して代替値を作成し置き換える。In FIG. 1, the NOR output (42) of the NOR gate (40) becomes H only when both the most significant bit input signal (26) and the second bit input signal (27) are L. This is 8
In the case of a bit digital signal, this means detection of a decimal value of 63 or less. The value 63 is a value 10 gradations lower than the pedestal level 73, but is about 4% of the 256 gradations from the end of the synchronization signal to the white peak.
It can be regarded as almost a pedestal level. The detection criterion for the negative sync signal may be set to a value lower than 63. In this way, a substitute value is created and replaced for the portion determined to be below the pedestal level.
この発明では代替値を入力映像信号（７）の値に64を
加算することによって作成する。上記のように最上位ビ
ツト入力信号（26）と第２位ビット入力信号（27）がと
もにＬのとき入力映像信号（７）の値に64を加算するに
は、第２位ビット出力信号（37）のみを強制的にＨにす
ればよく、ORゲート（41）によってNOR（40）の出力（4
2）と第２位ビット入力信号（27）のOR出力をとるだけ
で達成できる。In the present invention, the substitute value is created by adding 64 to the value of the input video signal (7). As described above, to add 64 to the value of the input video signal (7) when both the most significant bit input signal (26) and the second bit input signal (27) are L, the second bit output signal ( Only 37) needs to be forced to H, and the output (4) of NOR (40) is output by OR gate (41).
This can be achieved simply by taking the OR output of 2) and the second bit input signal (27).
第２位ビット以外の各ビットについては入力をそのま
ま出力するだけでよい。つまり、最上位ビット出力信号
（36）は最上位ビット入力信号（26）をそのまま出力
し、第３位ビット出力信号（38）以下最下位ビット出力
信号（39）までの各ビットはそれぞれ第３位ビット入力
信号（28）から最下位ビット入力信号（29）までの各ビ
ットの入力信号をそのまま出力する。For each bit other than the second bit, it is only necessary to output the input as it is. That is, the most significant bit output signal (36) outputs the most significant bit input signal (26) as it is, and each bit from the third bit output signal (38) to the least significant bit output signal (39) is the third bit output signal (39). The input signal of each bit from the higher bit input signal (28) to the least significant bit input signal (29) is output as it is.
以上の演算によって、０から63までの入力信号が64か
ら127の値に置き換わる。By the above operation, the input signals from 0 to 63 are replaced with the values from 64 to 127.
第２図は第１図における入力映像信号（７）と出力映
像信号（14）の一例を示す波形図である。FIG. 2 is a waveform diagram showing an example of the input video signal (7) and the output video signal (14) in FIG.
第２図（ａ）は入力映像信号（７）の一例を表し、映
像情報部分（12）にペデスタルレベルを下回る斜線部分
（43）が生じているものとする。第２図（ｂ）は出力映
像信号（14）の一例を表し、（44）は代替値に置き換わ
った部分である。FIG. 2A shows an example of the input video signal (7), and it is assumed that a hatched portion (43) below the pedestal level occurs in the video information portion (12). FIG. 2 (b) shows an example of the output video signal (14), and (44) shows a portion replaced with an alternative value.
なお、上記実施例では、信号の値を置き換える演算に
NORゲート（40）とORゲート（41）を用いたものを示し
たが、第３図はECL論理素子を用いた場合の回路図を示
す。前記第１図と同一部分に同一符号を付して重複説明
を省略した第３図において、（45）はバッファ、（46）
加算点、（47）はプルダウン抵抗、（48）は負電圧源で
ある。In the above embodiment, the operation for replacing the value of the signal is
Although the circuit using the NOR gate (40) and the OR gate (41) is shown, FIG. 3 shows a circuit diagram in the case where an ECL logic element is used. In FIG. 3, in which the same parts as those in FIG. 1 are denoted by the same reference numerals and a duplicate description is omitted, (45) is a buffer, (46)
The addition point, (47) is a pull-down resistor, and (48) is a negative voltage source.
ECL論理素子を用いた場合、OR演算は信号同士を直接
結線して、結線した点、すなわち加算点（46）を負電圧
源（48）にプルダウン抵抗（47）を介して接続するだけ
で行うことができ、上記実施例と同様の効果を奏する。When an ECL logic element is used, the OR operation is performed by simply connecting the signals directly, and connecting the connection point, that is, the addition point (46), to the negative voltage source (48) via the pull-down resistor (47). Thus, the same effects as in the above embodiment can be obtained.
また、上記実施例では、信号のビット数が８のものを
示したが、ビット数にかかわらず上位２ビットから誤検
知の可能性の部分を検出すること、そのときに第２位ビ
ットをＨにする演算および回路構成は全て同様である。
信号のビット数をｎ（ｎ＝3,4,5,…）とすれば、検出の
基準値は十進数で2n-2−１、代替値作成のための加算値
は2n-2と表せる。Further, in the above-described embodiment, the case where the number of bits of the signal is 8 is shown. However, regardless of the number of bits, it is possible to detect a part that may be erroneously detected from the upper two bits. Are the same in all the operations and circuit configurations.
Assuming that the number of bits of the signal is n (n = 3, 4, 5,...), The reference value for detection is 2 n-2 -1 in decimal, and the added value for creating an alternative value is 2 n-2 . Can be expressed.
以上のように、この発明によれば、映像情報部分に生
じた負極同期信号と誤検知される可能性のある部分の検
出と代替値への置換えを一個のNORゲートと一個のORゲ
ートからなる論理回路を用いて行うように構成したの
で、装置が簡単、かつ安価な構成となり、信号処理を高
速に行うことができる。また、信号のビット数に何ら制
約されることがなく、全て同一の構成であるので、回路
設計が容易であるという効果がある。As described above, according to the present invention, the detection of the part which may be erroneously detected as the negative synchronizing signal generated in the video information part and the replacement with the substitute value include one NOR gate and one OR gate. Since the configuration is performed using a logic circuit, the apparatus has a simple and inexpensive configuration, and signal processing can be performed at high speed. In addition, since there is no restriction on the number of bits of the signal at all, and all have the same configuration, there is an effect that circuit design is easy.
第１図はこの発明の一実施例によるデジタル映像信号処
理回路を示すブロック図、第２図はこの発明の一実施例
における入出力映像信号の一例を示す波形図、第３図は
この発明の他の実施例を示すブロック図、第４図は従来
のデジタル映像信号処理回路を示すブロック図、第５図
は第４図における入出力映像信号の波形図である。 図において、（７）は入力映像信号、（14）は出力映像
信号、（21）はビット入力端群、（22）〜（25）は最上
位〜最下位ビット入力端、（31）はビット出力端群、
（32）〜（35）は最上位〜最下位ビット出力端、（40）
はNORゲート、（41）はORゲートである。 なお、図中、同一符号は同一または相当部分を示す。FIG. 1 is a block diagram showing a digital video signal processing circuit according to one embodiment of the present invention, FIG. 2 is a waveform diagram showing an example of input / output video signals in one embodiment of the present invention, and FIG. FIG. 4 is a block diagram showing a conventional digital video signal processing circuit, and FIG. 5 is a waveform diagram of input / output video signals in FIG. In the figure, (7) is an input video signal, (14) is an output video signal, (21) is a group of bit input terminals, (22) to (25) are the most significant to least significant bit input terminals, and (31) is a bit. Output terminals,
(32) to (35) are the most significant to least significant bit output ends, (40)
Is a NOR gate, and (41) is an OR gate. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
下位ビット入力端をそれぞれ別個独立に有するビット入
力端群と、 前記最上位ビット入力端と第２位ビット入力端を入力端
に接続したNORゲートと、 このNORゲートの出力端と前記第２位ビット入力端を入
力端に接続したORゲートと、 このORゲートの出力端を第２位ビット出力端に接続し他
の最上位ビット出力端および第３位ビット出力端から最
下位ビット出力端に前記最上位ビット入力端および第３
位ビット入力端から最下位ビット入力端を接続したビッ
ト出力端群とを備えたデジタル映像信号処理回路。1. A group of bit input terminals each independently having a most significant bit input terminal to a least significant bit input terminal of an input video signal, and connecting the most significant bit input terminal and the second bit input terminal to an input terminal. A NOR gate having the output terminal of the NOR gate and the second bit input terminal connected to the input terminal, and an output terminal of the OR gate connected to the second bit output terminal and the other most significant bit From the output terminal and the third bit output terminal to the least significant bit output terminal.
A digital video signal processing circuit comprising a group of bit output terminals connected from the least significant bit input terminal to the least significant bit input terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164761A JP2747331B2 (en) | 1989-06-27 | 1989-06-27 | Digital video signal processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1164761A JP2747331B2 (en) | 1989-06-27 | 1989-06-27 | Digital video signal processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0329574A JPH0329574A (en) | 1991-02-07 |
| JP2747331B2 true JP2747331B2 (en) | 1998-05-06 |
Family
ID=15799427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1164761A Expired - Lifetime JP2747331B2 (en) | 1989-06-27 | 1989-06-27 | Digital video signal processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2747331B2 (en) |
-
1989
- 1989-06-27 JP JP1164761A patent/JP2747331B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0329574A (en) | 1991-02-07 |
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