JP2745521B2 - Frame transmission method - Google Patents
Frame transmission methodInfo
- Publication number
- JP2745521B2 JP2745521B2 JP4017188A JP4017188A JP2745521B2 JP 2745521 B2 JP2745521 B2 JP 2745521B2 JP 4017188 A JP4017188 A JP 4017188A JP 4017188 A JP4017188 A JP 4017188A JP 2745521 B2 JP2745521 B2 JP 2745521B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- transmission
- communication control
- control device
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/128—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine for dedicated transfers to a network
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/40—Network security protocols
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信制御装置におけるフレーム送信方法に関
し、特に、情報フィールドを有するフレームを通信制御
装置が自律的に生成する際に好適なフレーム送信方法に
関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frame transmission method in a communication control device, and more particularly, to a frame transmission method suitable when a communication control device autonomously generates a frame having an information field. About.
通信制御装置が送信するフレームには、 （１）上位プロセッサが通信制御装置外部のメモリ上に
情報フィールド部を作成し、その後、上位プロセッサか
らのフレーム送信要求により送信するフレーム （２）通信制御装置が自律的に全フィールドを生成し、
送信するフレーム の二種類があり、本発明は、上記（２）に示したフレー
ムの送信方法に関するものである。The frame transmitted by the communication control device includes: (1) a higher-level processor creates an information field portion on a memory external to the communication control device, and then transmits the frame in response to a frame transmission request from the higher-level processor; Autonomously generates all fields,
There are two types of frames to be transmitted, and the present invention relates to the frame transmission method shown in the above (2).
従来の通信制御装置において、上位プロセッサが情報
フィールド部を作成する上記（１）のフレームの送信
は、例えば、電子情報通信学会技術研究報告SE87−99
「X.25 LAPB処理用LSIの開発」に記載されている如く、
送信するフレームのヘッダ部（アドレスフィールドと制
御フィールド）を送信FIFO（先入れ先出し方式蓄積部）
に積込み、更にDMA転送を起動することによって行って
いる。In the conventional communication control device, the transmission of the frame (1) in which the upper processor creates the information field portion is performed, for example, by the IEICE technical report SE87-99.
As described in “Development of LSI for X.25 LAPB processing”,
Transmits the header (address field and control field) of the frame to be transmitted to FIFO (FIFO storage unit)
And by activating the DMA transfer.
一方、通信制御装置が全フィールドを生成し送信する
上記（２）のフレームは、そのほとんどが情報フィール
ドを持たず、また、情報フィールドがあっても、そのデ
ータ長が数バイト程度であるため、その送信は、以下に
示す如き方法で行われている。On the other hand, most of the above-mentioned frame (2) in which the communication control device generates and transmits all fields has no information field, and even if the information field exists, its data length is about several bytes. The transmission is performed by the following method.
（ｉ）上記（１）のフレームの送信手順において、DMA
転送の起動を省略した方法であり、通信制御装置内のマ
イクロプロセッサ（μCPU）が、生成したフレームをす
べて送信FIFOに格納した後、回線制御部に対し、一括し
てフレームの送信起動を行う方法 （ii）通信制御装置内に送信用FIFOを持たない場合の方
法であり、通信制御装置内のμCPUが、生成したフレー
ムを１バイトあるいはそれ以上の単位データ毎に、回線
制御部に対して逐次転送する方法 （iii）上記（ii）において、μCPUが、生成したフレー
ムのデータを逐次転送する替りに、転送を行う専用のハ
ードウェアを設ける方法 〔発明が解決しようとうる課題〕 然るに、上位プロセッサの負荷を軽減すべく、従来の
上位プロセッサの機能であった情報フィールドの生成処
理の一部を通信制御装置内で行い、情報フィールドを有
するフレームを自律的に生成して送信するように通信制
御装置を高機能化しようとした場合、上述の如き従来の
フレーム送信方法には、以下に述べる問題があった。(I) In the frame transmission procedure of (1), the DMA
A method in which the start of transfer is omitted. A method in which a microprocessor (μCPU) in a communication control device stores all generated frames in a transmission FIFO and then starts transmission of frames in a lump to the line control unit. (Ii) This is a method when the transmission FIFO is not provided in the communication control device, and the μCPU in the communication control device sequentially generates the generated frame to the line control unit for each unit data of 1 byte or more. Method of transferring (iii) In the above (ii), a method in which the μCPU provides dedicated hardware for transferring instead of sequentially transferring the data of the generated frame [Problems to be Solved by the Invention] Part of the information field generation process, which was a function of the conventional upper processor, is performed in the communication control unit to reduce the load on When trying to enhance the function of the communication control device so that it is generated and transmitted in a uniform manner, the conventional frame transmission method as described above has the following problems.
すなわち、上記従来方法（ｉ）は、情報フィールドが
ない短いフレームを通信制御装置が生成し、送信する場
合に適している。しかしながら、この方法で、情報フィ
ールドを有する長いフレームを生成し送信しようとする
と、送信可能なフレームの最大長が送信FIFOの段数によ
って制限され送信FIFOの段数以上の長いフレームは送信
できない。また、送信可能なフレームの最大長を大きく
するために、送信FIFOの段数を増加させると、通信制御
装置内のハードウェア長が増大してしまうという問題が
ある。That is, the above conventional method (i) is suitable when the communication control device generates and transmits a short frame having no information field. However, when a long frame having an information field is generated and transmitted by this method, the maximum length of a transmittable frame is limited by the number of transmission FIFO stages, and a long frame that is equal to or more than the transmission FIFO stage cannot be transmitted. Further, if the number of transmission FIFO stages is increased in order to increase the maximum length of a transmittable frame, there is a problem that the hardware length in the communication control device increases.
上記従来方法（ii）は、μCPUがフレームデータを転
送するため、処理負荷が増大する。また、μCPUが割込
み処理等の他の優先度の高い処理を連続して実行してい
た場合、送信すべきデータの転送が遅れ、送信アンダー
ランが発生し易いという問題がある。In the above conventional method (ii), since the μCPU transfers frame data, the processing load increases. Further, when the μCPU continuously executes other high-priority processing such as interrupt processing, there is a problem that transfer of data to be transmitted is delayed, and transmission underrun is likely to occur.
また、上記従来方法（iii）は、通信制御装置内に必
要なハードウェア量が増大してしまうという問題があ
る。特に、通信制御装置の小型化を図るため、通信制御
装置全体を同一の半導体基板上に構成（１チップ化）す
る際には、ハードウェア量の増大はできるだけ抑えるこ
とが望ましい。Further, the conventional method (iii) has a problem that the amount of hardware required in the communication control device increases. In particular, in order to reduce the size of the communication control device, when configuring the entire communication control device on a single semiconductor substrate (into a single chip), it is desirable to suppress an increase in the amount of hardware as much as possible.
本発明は上記事情に鑑みてなされたもので、その目的
は、通信制御装置に必要なハードウェア量やμCPUの処
理負荷を大幅に増大させることなしに、情報フィールド
を有する長いフレームを通信制御装置が自律的に生成し
て送信するに好適なフレーム送信方法を提供することに
ある。The present invention has been made in view of the above circumstances, and has as its object to convert a long frame having an information field into a communication control device without significantly increasing the amount of hardware required for the communication control device and the processing load of the μCPU. Is to provide a frame transmission method suitable for autonomously generating and transmitting.
通信回線を介して相手システムと接続された通信制御
装置と、該通信制御装置をコントロールする上位プロセ
ッサと、該上位プロセッサと前記通信制御装置とが送受
信データの受け渡しを行うための共有記憶装置とを有
し、かつ、前記通信制御装置が、送／受信各々専用のバ
スで互いに接続されたダイレクトメモリアクセス（DM
A）コントローラと回線制御部とを有する通信システム
において、前記通信制御部が自律的に生成して送信する
情報フレームを前記共有記憶装置上に格納した後、前記
DMAコントローラが該情報フレームを読出し、前記送信
専用のバスを介して前記回線制御部にDMA転送すること
により、前記相手システムに対して送信するようにした
ことを特徴とするフレーム送信方法によって達成され
る。A communication control device connected to the partner system via a communication line, an upper processor controlling the communication control device, and a shared storage device for transferring the transmission / reception data between the upper processor and the communication control device. And the communication control device has direct memory access (DM) connected to each other by a dedicated bus for transmission / reception.
A) In a communication system having a controller and a line control unit, after storing an information frame autonomously generated and transmitted by the communication control unit on the shared storage device,
This is achieved by a frame transmission method, wherein a DMA controller reads the information frame and DMA-transfers the information frame to the line controller via the transmission-dedicated bus, thereby transmitting the information frame to the partner system. You.
本発明に係わるフレーム送信方法においては、通信制
御装置が自律的に生成して送信するフレームのうち、情
報フィールドを有するフレームを、一旦、上記通信制御
装置外の上位プロセッサと前記通信制御装置とが共有す
る記憶装置上に格納するようにしているため、そのフレ
ームの最大長が通信制御装置内部のハードウェアの容量
によって制限されることはない。従って、通信制御装置
は上記共有記憶装置の最大容量までの長さのフレームを
自律的に生成し送信することが可能である。In the frame transmission method according to the present invention, among the frames autonomously generated and transmitted by the communication control device, a frame having an information field is temporarily set by the upper processor outside the communication control device and the communication control device. Since the data is stored on the shared storage device, the maximum length of the frame is not limited by the capacity of the hardware inside the communication control device. Therefore, the communication control device can autonomously generate and transmit a frame having a length up to the maximum capacity of the shared storage device.
以下、本発明の実施例を図面に基づいて詳細に説明す
る。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
第２図は、通信プロトコルに従いフレームの送受信を
行うシステムの全体構成図を示すものである。図におい
て、１は通信制御装置、２はバス４を介して上記通信制
御装置１をコントロールする上位プロセッサ、３は同じ
くバス４を介して、上記上位プロセッサ２と前記通信制
御装置１との間でデータの受け渡しを行うメモリを示し
ている。FIG. 2 shows an overall configuration diagram of a system for transmitting and receiving frames according to a communication protocol. In the figure, 1 is a communication control device, 2 is an upper processor controlling the communication control device 1 via a bus 4, and 3 is a communication device between the upper processor 2 and the communication control device 1 also via the bus 4. The figure shows a memory that exchanges data.
通信制御装置１は、回線制御部14,通信制御装置１内
の制御を行うμCPU11,該μCPU11が実行する一連の命令
セットを格納するROM12,該μCPU11が送信フレームを生
成する際等にワークエリアとして使用するRAM13,送信フ
レームデータを一時的に格納する送信FIFO17,受信フレ
ームデータを一時的に格納する受信FIFO18,上位プロセ
ッサ２と通信制御装置１との間で情報のやりとりを行う
インタフェース部15,前記メモリ３と送信FIFO17,受信FI
FO18および内部バス102との間でデータの転送を行うDMA
コントローラ（以下、「DMAC」という）16,および内部
バス102〜107から構成されている。The communication control device 1 includes a line control unit 14, a μCPU 11 for controlling the inside of the communication control device 1, a ROM 12 for storing a series of instruction sets executed by the μCPU 11, and a work area when the μCPU 11 generates a transmission frame. A RAM 13 to be used, a transmission FIFO 17 for temporarily storing transmission frame data, a reception FIFO 18 for temporarily storing reception frame data, an interface unit 15 for exchanging information between the host processor 2 and the communication control device 1, Memory 3, transmit FIFO 17, receive FI
DMA for transferring data between FO18 and internal bus 102
It comprises a controller (hereinafter referred to as “DMAC”) 16 and internal buses 102 to 107.
上記通信制御装置１の内部構成においては、DMAC16と
回線制御部14との間に、送受信専用に各１本ずつのパス
を設けたこと、また、μCPU11とROM12を内部バス107で
接続したこと、および、μCPU11とROM12,送信FIFO17,受
信FIFO18を内部バス102で接続したことが特徴となって
いる。In the internal configuration of the communication control device 1, one path is provided between the DMAC 16 and the line control unit 14 exclusively for transmission and reception, and the μCPU 11 and the ROM 12 are connected by the internal bus 107. Further, the μCPU 11 is connected to the ROM 12, the transmission FIFO 17, and the reception FIFO 18 by an internal bus 102.
回線制御部14は、（送信回線100a,受信回線100b）に
より図示されていない相手システムと接続され、第３図
に示すフレームの送受信を行う。第３図において、フレ
ーム開始フラグＦとフレームチェックシーケンスFCSお
よびフレーム終了フラグＦは、回線制御部14が、フレー
ム送信時に自動的に生成し、付加するものである。The line controller 14 is connected to a partner system (not shown) by the (transmission line 100a and the reception line 100b), and transmits and receives the frames shown in FIG. In FIG. 3, a frame start flag F, a frame check sequence FCS, and a frame end flag F are automatically generated and added by the line control unit 14 when transmitting a frame.
前記メモリ３上には、上位プロセッサ２が通信制御装
置１に対してデータの送信を要求する際に予め送信すべ
きデータを格納しておくべき送信バッファ31と、通信制
御装置１が生成した送信フレームのデータを一時的に格
納するワークエリア32を備えている。A transmission buffer 31 for storing data to be transmitted in advance when the upper processor 2 requests the communication control device 1 to transmit data, a transmission buffer 31 generated by the communication control device 1, A work area 32 for temporarily storing frame data is provided.
以上の如く構成することにより、本実施例における通
信制御装置は、以下に述べる特徴を持つ。With the above configuration, the communication control device according to the present embodiment has the following features.
（１）回線制御部14とDMAC16の間に送信FIFO17および受
信FIFO18を設け、μCPU11のバス102と送／受信データの
フローを分離した。これにより、たとえ、フレームの送
／受信中であっても、μCPU11はバス待ちを起こすこと
がなく、通信制御装置の高速化が可能となる。また、送
／受信FIFOを設けることにより、ショートフレーム連続
受信時の瞬間的な負荷のピークを低減し、オーバーラ
ン，アンダーランエラーの発生を防止することができ
る。(1) A transmission FIFO 17 and a reception FIFO 18 are provided between the line control unit 14 and the DMAC 16 to separate the flow of transmission / reception data from the bus 102 of the μCPU 11. Accordingly, even during transmission / reception of a frame, the μCPU 11 does not wait for a bus, and the speed of the communication control device can be increased. Further, by providing the transmission / reception FIFO, it is possible to reduce an instantaneous load peak at the time of continuous reception of short frames, and to prevent occurrence of overrun and underrun errors.
（２）μCPU11とROM12とを結ぶ命令フェッチ専用のバス
107を設け、μCPU11が内部バス102をアクセスしていて
も、同時に次命令をROM12から読出せるようにして、μC
PU11の命令実行速度を高速化し、通信制御処理の高速化
が可能となる。(2) Instruction fetch dedicated bus connecting μCPU11 and ROM12
107 is provided so that the next instruction can be read from the ROM 12 at the same time even when the μCPU 11
The instruction execution speed of the PU 11 is increased, and the communication control process can be accelerated.
前述の構成に基づいて、本実施例のフレーム送信方法
について説明する まず、上位プロセッサ２から通信制御装置１に対し
て、データ（情報フレーム）の送信要求があった場合の
フレーム送信方法について説明する。A frame transmission method according to the present embodiment will be described based on the configuration described above. First, a frame transmission method when a data (information frame) transmission request is issued from the upper processor 2 to the communication control device 1 will be described. .
第４図は、上位プロセッサ２からの指示により通信制
御装置１が情報フレームを生成し送信する際の手順を示
すフローチャートである。上位プロセッサ２は、メモリ
３上の送信バッファ31に送信すべきデータを格納した
後、バス４とインタフェース部15を介して、通信制御装
置１に対し、送信バッファ31内のデータの送信要求を通
知する。通信制御装置１内のμCPU11は、内部バス102を
介して、このデータ送信要求を受取ると、RAM13をワー
クエリアとして、送信すべき情報フレームのアドレスフ
ィールドと制御フィールドを生成し、内部バス102を経
由して送信FIFO17にこれらのフィールドを格納する（ス
テップ111）。次に、内部バス102を介して、DMAC16に、
送信バッファ31の先頭アドレスおよび転送バイト数等を
パラメータを設定し（ステップ112）、DMAC16に対して
送信バッファ31から送信FIFO17へのデータの転送動作を
起動する（ステップ113）。最後に回線制御部14に対し
て、内部バス102を介して送信起動を行う（ステップ11
4）。FIG. 4 is a flowchart showing a procedure when the communication control device 1 generates and transmits an information frame in response to an instruction from the host processor 2. After storing the data to be transmitted in the transmission buffer 31 on the memory 3, the host processor 2 notifies the communication control device 1 of a transmission request for the data in the transmission buffer 31 via the bus 4 and the interface unit 15. I do. When receiving this data transmission request via the internal bus 102, the μCPU 11 in the communication control device 1 generates an address field and a control field of an information frame to be transmitted using the RAM 13 as a work area, and Then, these fields are stored in the transmission FIFO 17 (step 111). Next, via the internal bus 102, the DMAC 16
Parameters such as the start address of the transmission buffer 31 and the number of transfer bytes are set (step 112), and the DMAC 16 starts the operation of transferring data from the transmission buffer 31 to the transmission FIFO 17 (step 113). Finally, transmission is started to the line controller 14 via the internal bus 102 (step 11).
Four).
送信FIFO17は、FIFO内のデータのビット幅をｎビット
とすると、ｎ＋２ビット幅で構成されている。データ以
外の２ビットのうち、１ビットは、そのデータがフレー
ムを最終データであることを示すビット（以下、「ファ
イナルビット」という）であり、回線制御部14は、上記
ファイナルビットが“1"のデータを受取ると、第３図に
示す如く、そのデータに引続いてFCSおよびフレーム終
了フラグを送信し、送信動作を完了する。The transmission FIFO 17 has an n + 2 bit width, where the bit width of the data in the FIFO is n bits. Of the two bits other than the data, one bit is a bit indicating that the data is the final data of the frame (hereinafter, referred to as “final bit”), and the line control unit 14 determines that the final bit is “1”. 3, the FCS and the frame end flag are transmitted following the data, and the transmission operation is completed.
また、残りの１ビットは、DMAC16においてエラーが発
生したことを示すビット（以下、「アボートビット」と
いう）であり、回線制御部14は、上記アポートビットが
“1"のデータを受取ると、送信中のデータに引続いて、
少なくとも７個以上の“1"を連続して送信し、送信中の
フレームを無効フレームにして、送信動作を停止する。The remaining one bit is a bit indicating that an error has occurred in the DMAC 16 (hereinafter, referred to as an “abort bit”). When the line control unit 14 receives data with the above-mentioned port bit “1”, Following the data in
At least seven or more “1” s are continuously transmitted, and the frame being transmitted is set as an invalid frame, and the transmission operation is stopped.
前記μCPU11のDMAC16に対する起動命令は、ファイナ
ル起動とノットファイナル起動の二種類存在する。DMAC
16はμCPU11からの起動命令がファイナル起動であれ
ば、データ転送動作の最終データのみのファイナルビッ
トを“1"に設定して、そのデータを送信FIFO17に格納す
る。また、μCPU11からの起動命令がノットファイナル
起動であれば、送信FIFO17に格納するデータのファイナ
ルビットは常に“0"とする。There are two types of startup instructions for the DMAC 16 of the μCPU 11, a final startup and a not final startup. DMAC
16 sets the final bit of only the last data of the data transfer operation to “1” if the start instruction from the μCPU 11 is the final start, and stores the data in the transmission FIFO 17. If the start instruction from the μCPU 11 is a not final start, the final bit of the data stored in the transmission FIFO 17 is always “0”.
μCPU11は、送信フレームの情報フィールドが一つの
送信バッファから構成されているときには、DMAC16を起
動する際に、ファイナル起動する。また、二つ以上の送
信バッファの内容を一つのフレームとして送信する際に
は、そのフレームの最終バッファ以外のバッファに対し
ては、ノットファイナル起動し、フレーム最終のバッフ
ァに対してのみファイナル起動する。When the information field of the transmission frame is composed of one transmission buffer, the μCPU 11 is finally activated when activating the DMAC 16. When transmitting the contents of two or more transmission buffers as one frame, a not-final start is performed for buffers other than the last buffer of the frame, and a final start is performed only for the last buffer of the frame. .
このようにすることにより、μCPU11を介さずに、ど
のデータがフレーム最後のデータであるかを、DMAC16か
ら回線制御部14に対して通知することができる。By doing so, the DMAC 16 can notify the line control unit 14 of which data is the last data of the frame without passing through the μCPU 11.
次に、本実施例において通信制御装置が自律的に行う
フレーム送信方法について説明する。Next, a description will be given of a frame transmission method autonomously performed by the communication control device in the present embodiment.
第１図（ａ）は、情報フィールドを有するフレーム
を、通信制御装置１が自律的に生成し送信する際の第一
の手順を示すフローチャートである。FIG. 1A is a flowchart showing a first procedure when the communication control device 1 autonomously generates and transmits a frame having an information field.
μCPU11は前記メモリ３上に設けられたワークエリア3
2上に、送信するフレームの情報フィールドを生成する
（ステップ201）。このとき、RAM13上に情報フィールド
を予め生成した後、DMAC16を用い、内部バス102および
バス４を介して生成した情報フィールドをワークエリア
32に転送しても良い。次に、RAM13をワークエリアとし
て、送信すべき情報フレームのアドレスフィールドと制
御フィールドを作成し、内部バス102を経由して、送信F
IFO17にこれらのフィールドを格納する（ステップ20
2）。次に、内部バス102を介してDMAC16に、ワークエリ
ア32の先頭アドレスおよび転送バイト数等のパラメータ
を設定し（ステップ203）、DMAC16に対して、ワークエ
リア32から送信FIFO17へのデータの転送動作を起動する
（ステップ204）。このデータ転送により、送信FIFO17
内に、送信すべき情報フレームが格納される。最後に、
ステップ205で、回線制御部14に対して、内部バス102を
介して送信起動を行う。The μCPU 11 is a work area 3 provided on the memory 3.
2, an information field of a frame to be transmitted is generated (step 201). At this time, after the information field is generated in the RAM 13 in advance, the information field generated through the internal bus 102 and the bus 4 is transferred to the work area using the DMAC 16.
You may transfer to 32. Next, using the RAM 13 as a work area, an address field and a control field of an information frame to be transmitted are created, and the transmission frame is transmitted via the internal bus 102.
Store these fields in IFO17 (step 20
2). Next, parameters such as the start address of the work area 32 and the number of transfer bytes are set in the DMAC 16 via the internal bus 102 (step 203). Is started (step 204). By this data transfer, transmission FIFO17
The information frame to be transmitted is stored therein. Finally,
In step 205, transmission activation is performed for the line control unit 14 via the internal bus 102.
以上示した如く、本実施例においては、ワークエリア
32に、送信するフレームの情報フィールドを作成した後
の手順は、第４図に示した上位プロセッサ２からのデー
タ送信要求処理の手順と、ほぼ同一である。As described above, in the present embodiment, the work area
At 32, the procedure after creating the information field of the frame to be transmitted is almost the same as the procedure of the data transmission request process from the upper processor 2 shown in FIG.
上記実施例によれば、通信制御装置１に必要なパード
ウェア量や、μCPU11の処理負荷を増大させることな
く、任意の長さのフレームを自律的に生成して送信する
ことが可能になるという効果が得られる。According to the above embodiment, it is possible to autonomously generate and transmit a frame of an arbitrary length without increasing the amount of padware required for the communication control device 1 or the processing load of the μCPU 11. Is obtained.
上記実施例においては、送信するフレームのアドレス
フィールドおよび制御フィールドを、送信FIFO17に格納
する方法を示したが、以下に示す如く、送信するフレー
ムのアドレスフィールドおよび制御フィールドを、送信
FIFO17に格納せず、ワークエリア32上に生成する方法も
可能である。以下、これを説明する。In the above-described embodiment, the method of storing the address field and the control field of the frame to be transmitted in the transmission FIFO 17 has been described.
A method in which the data is not stored in the FIFO 17 but is generated in the work area 32 is also possible. Hereinafter, this will be described.
第１図（ｂ）は、情報フィールドを有するフレーム
を、通信制御装置１が自律的に生成し送信する際の第二
の手順を示すフローチャートである。FIG. 1B is a flowchart showing a second procedure when the communication control device 1 autonomously generates and transmits a frame having an information field.
μCPU11は前記メモリ３上に設けられたワークエリア3
2上に、送信するフレームのアドレスフィールド，制御
フィールドおよび情報フィールドを生成する（ステップ
301）。このとき、RAM13上にアドレスフィールド，制御
フィールドおよび情報フィールドを予め生成した後、DM
AC16を用い、内部バス102およびバス４を介して生成し
た情報フィールドをワークエリア32に転送しても良いの
は、前述の場合と同様である。次に、内部バス102を介
してDMAC16に、ワークエリア32の先頭アドレスおよび転
送バイト数等のパラメータを設定し（ステップ302）、D
MAC16に対してワークエリア32から送信FIFO17へのデー
タの転送動作を起動する（ステップ303）。最後に、回
線制御部14に対して、内部バス102を介して送信起動を
行う（ステップ304）。The μCPU 11 is a work area 3 provided on the memory 3.
2. Generate the address field, control field, and information field of the frame to be transmitted on
301). At this time, after an address field, a control field, and an information field are previously generated on the RAM 13, the DM field is generated.
Using the AC 16, the information field generated via the internal bus 102 and the bus 4 may be transferred to the work area 32, as in the case described above. Next, parameters such as the start address of the work area 32 and the number of transfer bytes are set in the DMAC 16 via the internal bus 102 (step 302).
The data transfer operation from the work area 32 to the transmission FIFO 17 is started for the MAC 16 (step 303). Finally, transmission activation is performed on the line controller 14 via the internal bus 102 (step 304).
本実施例によっても、通信制御装置１に必要なハード
ウェア量や、μCPU11の処理負荷を増大させることな
く、任意の長さのフレームを自律的に生成して送信する
ことが可能になるという効果が得られる。According to the present embodiment also, it is possible to autonomously generate and transmit a frame of an arbitrary length without increasing the amount of hardware required for the communication control device 1 or the processing load of the μCPU 11. Is obtained.
上記各実施例においては、μCPU11からの指示より、
回線制御部14が送信を開始する仕様としたが、回線制御
部14が、送信FIFO17内にデータが格納されていることを
検出しては自動的にフレーム送信を開始する仕様にすれ
ば、第４図および第１図（ａ），（ｂ）に示したフロー
チャートにおいて、回線制御部14を起動する処理は不要
となる。In each of the above embodiments, from the instruction from the μCPU 11,
Although the line control unit 14 is designed to start transmission, if the line control unit 14 detects that data is stored in the transmission FIFO 17 and automatically starts frame transmission, In the flowcharts shown in FIG. 4 and FIGS. 1 (a) and 1 (b), the process of activating the line control unit 14 becomes unnecessary.
なお、上記実施例においては、情報フィールドを有す
るフレームを、通信制御装置１が自律的に生成して送信
する例を示したが、情報フィールドがなく、アドレスフ
ィールドと制御フィールドのみのフレームに対しても、
本発明を適用することが可能である。更に、通信制御装
置１が、自律的にフレームを生成し送信するのではな
く、上位プロセッサ２からの指示により、通信制御装置
１がフレームの全フィールドを生成して送信する場合に
おいても、本発明を適用することが可能であることは明
らかである。In the above-described embodiment, an example has been described in which the communication control device 1 autonomously generates and transmits a frame having an information field. However, a frame having no information field and having only an address field and a control field is used. Also,
The present invention can be applied. Further, the present invention is not limited to the case where the communication control device 1 generates and transmits all the fields of the frame in accordance with an instruction from the host processor 2 instead of generating and transmitting the frame autonomously. It is clear that can be applied.
また、本発明は、通信制御装置１を同一の半導体基板
上に構成する場合の如く、通信制御装置１のハードウェ
ア量の制約が大きい場合に、特に有効である。In addition, the present invention is particularly effective when the restriction on the amount of hardware of the communication control device 1 is large, such as when the communication control device 1 is configured on the same semiconductor substrate.
以上、詳細に述べた如く、本発明によれば、通信制御
装置内に、送／受信各々専用のパスで互いに結合された
DMACと回線制御部とを設け、通信制御装置が自律的に生
成して送信する情報フレームを一旦、上位プロセッサと
の共有記憶装置上に格納した後、これを上記DMACにより
読出し、送信専用のパスを介してDMA転送することによ
り、回線制御部に送出し、相手システムに対して送信す
るようにしたので、通信制御装置に必要なハードウェア
量や、μCPUの処理負荷を増大させることなしに、情報
フィールドを有する長いフレームを送信することができ
る。As described above in detail, according to the present invention, transmission / reception is connected to each other by a dedicated path in the communication control device.
A DMAC and a line controller are provided, and an information frame that is automatically generated and transmitted by the communication control device is temporarily stored in a shared storage device with the upper processor, and then read out by the DMAC, and a transmission-only path is provided. By sending the data to the line control unit and transmitting it to the partner system by DMA transfer via the, without increasing the amount of hardware required for the communication control device and the processing load of the μCPU, Long frames with information fields can be transmitted.
【図面の簡単な説明】 第１図（ａ）（ｂ）は本発明の一実施例を示すフレーム
送信動作のフローチャート、第２図は通信プロトコルに
従いフレームの送受信を行うシステムの全体構成図、第
３図はフレームフォーマットを示す図、第４図は上位プ
ロセッサからの指示により通信制御装置が情報フレーム
を生成し送信する動作のフローチャートである。 1:通信制御装置、2:上位プロセッサ、3:メモリ、4:バ
ス、11:μCPU、12:ROM、13:RAM、14:回線制御部、15:イ
ンタフェース部、16:DMAC、17:送信FIFO、18:受信FIF
O、31:送信バッファ、32:ワークエリア、100a,100b:回
線、102〜107:内部バス。BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 (a) and 1 (b) are flow charts of a frame transmission operation showing one embodiment of the present invention, and FIG. 2 is an overall configuration diagram of a system for transmitting and receiving frames according to a communication protocol. FIG. 3 is a diagram showing a frame format, and FIG. 4 is a flowchart of an operation in which the communication control device generates and transmits an information frame in accordance with an instruction from a host processor. 1: Communication controller, 2: Upper processor, 3: Memory, 4: Bus, 11: μCPU, 12: ROM, 13: RAM, 14: Line controller, 15: Interface, 16: DMAC, 17: Transmission FIFO , 18: Receive FIF
O, 31: transmission buffer, 32: work area, 100a, 100b: line, 102 to 107: internal bus.
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−145450（ＪＰ，Ａ) 特開 昭62−152245（ＪＰ，Ａ) 特開 昭61−250758（ＪＰ，Ａ) 特開 昭62−60043（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-62-145450 (JP, A) JP-A-62-152245 (JP, A) JP-A-61-250758 (JP, A) JP-A-62-145758 60043 (JP, A)
Claims (3)
た通信制御装置と、該通信制御装置をコントロールする
上位プロセッサと、該上位プロセッサと前記通信制御装
置とが送受信データの受け渡しを行うための共有記憶装
置とを有し、かつ、前記通信制御装置が、送／受信各々
専用のバスで互いに接続されたダイレクトメモリアクセ
ス（DMA）コントローラと回線制御部とを有する通信シ
ステムにおいて、前記通信制御装置が自律的に生成して
送信する情報フレームを前記共有記憶装置上に格納した
後、前記DMAコントローラが該情報フレームを読出し、
前記送信専用のバスを介して前記回線制御部にDMA転送
することにより、前記相手システムに対して送信するよ
うにしたことを特徴とするフレーム送信方法。A communication control device connected to a partner system via a communication line, an upper processor for controlling the communication control device, and an interface for transmitting and receiving data between the upper processor and the communication control device. A communication control device, wherein the communication control device has a direct memory access (DMA) controller and a line control unit connected to each other by a dedicated bus for transmission / reception; After storing the information frame to be generated and transmitted autonomously on the shared storage device, the DMA controller reads the information frame,
A frame transmission method, wherein the frame is transmitted to the partner system by DMA transfer to the line control unit via the transmission-dedicated bus.
ラと回線制御部との間の送信専用のバスに先入れ先出し
方式の蓄積部を備え、前記通信制御装置が前記送信情報
フレーム中の情報フィールドを前記共有記憶装置上に、
アドレスフィールドと制御フィールドを前記送信専用の
先入れ先出し方式の蓄積部に格納した後、前記DMAコン
トローラが動作し、前記記憶装置上の情報フィールドを
前記先入れ先出し方式の蓄積部にDMA転送することを特
徴とする請求項１に記載のフレーム送信方法。2. The communication control device according to claim 1, further comprising a first-in first-out storage unit on a bus dedicated to transmission between the DMA controller and a line control unit, wherein the communication control unit stores an information field in the transmission information frame. On the shared storage device,
After storing the address field and the control field in the transmission-only first-in first-out storage unit, the DMA controller operates to DMA-transfer the information field in the storage device to the first-in first-out storage unit. The frame transmission method according to claim 1.
ラと回線制御部との間の送信専用のバスに先入れ先出し
方式の蓄積部を備え、前記通信制御装置が前記送信情報
フレーム中のアドレスフィールド、制御フィールドおよ
び情報フィールドを前記共有記憶装置上に格納した後、
前記DMAコントローラが該共有記憶装置上のアドレスフ
ィールド、制御フィールドおよび情報フィールドを前記
先入れ先出し方式の蓄積部にDMA転送することを特徴と
する請求項１に記載のフレーム送信方法。3. The communication control device according to claim 1, further comprising a first-in, first-out storage unit on a bus dedicated to transmission between the DMA controller and a line control unit, wherein the communication control unit controls an address field in the transmission information frame. After storing the fields and information fields on the shared storage device,
2. The frame transmission method according to claim 1, wherein the DMA controller DMA-transfers an address field, a control field, and an information field on the shared storage device to the first-in first-out storage unit.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017188A JP2745521B2 (en) | 1988-02-23 | 1988-02-23 | Frame transmission method |
| US07/313,601 US5175818A (en) | 1988-02-23 | 1989-02-21 | Communication interface for independently generating frame information that is subsequently stored in host memory and sent out to transmitting fifo by dma |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4017188A JP2745521B2 (en) | 1988-02-23 | 1988-02-23 | Frame transmission method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01215161A JPH01215161A (en) | 1989-08-29 |
| JP2745521B2 true JP2745521B2 (en) | 1998-04-28 |
Family
ID=12573320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4017188A Expired - Fee Related JP2745521B2 (en) | 1988-02-23 | 1988-02-23 | Frame transmission method |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5175818A (en) |
| JP (1) | JP2745521B2 (en) |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2734465B2 (en) * | 1991-04-10 | 1998-03-30 | 三菱電機株式会社 | Network I / O device |
| US5313582A (en) * | 1991-04-30 | 1994-05-17 | Standard Microsystems Corporation | Method and apparatus for buffering data within stations of a communication network |
| JPH04329415A (en) * | 1991-04-30 | 1992-11-18 | Fujitsu Ltd | Card type input/output interface device |
| US5283883A (en) * | 1991-10-17 | 1994-02-01 | Sun Microsystems, Inc. | Method and direct memory access controller for asynchronously reading/writing data from/to a memory with improved throughput |
| US6067408A (en) * | 1993-05-27 | 2000-05-23 | Advanced Micro Devices, Inc. | Full duplex buffer management and apparatus |
| US5802287A (en) * | 1993-10-20 | 1998-09-01 | Lsi Logic Corporation | Single chip universal protocol multi-function ATM network interface |
| US5446726A (en) * | 1993-10-20 | 1995-08-29 | Lsi Logic Corporation | Error detection and correction apparatus for an asynchronous transfer mode (ATM) network device |
| US5371757A (en) * | 1993-10-22 | 1994-12-06 | The United States Of America As Represented By The Secretary Of The Air Force | Integrated semiconductor laser oscillator and off-axis amplifier |
| US5448558A (en) * | 1994-04-05 | 1995-09-05 | International Business Machines Corporation | Method and apparatus for managing packet FIFOS |
| US5664223A (en) * | 1994-04-05 | 1997-09-02 | International Business Machines Corporation | System for independently transferring data using two independently controlled DMA engines coupled between a FIFO buffer and two separate buses respectively |
| US5602537A (en) * | 1994-05-13 | 1997-02-11 | Zilog, Inc. | Technique for eliminating data transmit memory underruns |
| US5608889A (en) * | 1994-08-17 | 1997-03-04 | Ceridian Corporation | DNA controller with wrap-around buffer mode |
| US5878217A (en) * | 1994-11-21 | 1999-03-02 | Cirrus Logic, Inc. | Network controller for switching into DMA mode based on anticipated memory overflow and out of DMA mode when the host processor is available |
| FR2737592B1 (en) * | 1995-08-03 | 1997-10-17 | Sgs Thomson Microelectronics | HDLC CIRCUIT WITH SHARED INTERNAL BUS |
| US5841772A (en) * | 1996-03-07 | 1998-11-24 | Lsi Logic Corporation | ATM communication system interconnect/termination unit |
| US6373846B1 (en) | 1996-03-07 | 2002-04-16 | Lsi Logic Corporation | Single chip networking device with enhanced memory access co-processor |
| US5982749A (en) * | 1996-03-07 | 1999-11-09 | Lsi Logic Corporation | ATM communication system interconnect/termination unit |
| US5920561A (en) * | 1996-03-07 | 1999-07-06 | Lsi Logic Corporation | ATM communication system interconnect/termination unit |
| US5898889A (en) * | 1996-04-30 | 1999-04-27 | 3Com Corporation | Qualified burst cache for transfer of data between disparate clock domains |
| US5950014A (en) * | 1997-03-21 | 1999-09-07 | Lsi Logic Corporation | Methodology for pull model invocation |
| US6477584B1 (en) | 1997-03-21 | 2002-11-05 | Lsi Logic Corporation | Message FIFO empty early warning method |
| KR20000018716A (en) * | 1998-09-04 | 2000-04-06 | 윤종용 | Method for interface between rate adaptation processing part and board messenger processing part of wireless data communication processing apparatus |
| ITTO20010838A1 (en) * | 2001-08-30 | 2003-03-02 | Telecom Italia Lab Spa | METHOD FOR TRANSFERRING DATA TO AN ELECTRONIC CIRCUIT, ELECTRONIC CIRCUIT AND RELATED DEVICE. |
| US7242682B1 (en) | 2002-10-09 | 2007-07-10 | Storage Technology Corporation | Hardware frame modifier apparatus and method for storage virtualization |
| KR100858997B1 (en) * | 2003-06-30 | 2008-09-18 | 피니사 코포레이숀 | Propagation Of Signals Between Devices For Triggering Capture Of Network Data |
| US8190722B2 (en) * | 2003-06-30 | 2012-05-29 | Randy Oyadomari | Synchronization of timestamps to compensate for communication latency between devices |
| US20050066045A1 (en) * | 2003-09-03 | 2005-03-24 | Johnson Neil James | Integrated network interface supporting multiple data transfer protocols |
| US7555743B2 (en) * | 2004-06-15 | 2009-06-30 | Alcatel-Lucent Usa Inc. | SNMP agent code generation and SNMP agent framework for network management application development |
| US20050278693A1 (en) * | 2004-06-15 | 2005-12-15 | Brunell Edward G | Distribution adaptor for network management application development |
| US20050278709A1 (en) * | 2004-06-15 | 2005-12-15 | Manjula Sridhar | Resource definition language for network management application development |
| US20060070082A1 (en) * | 2004-06-15 | 2006-03-30 | Manjula Sridhar | Managed object framework for network management application development |
| US20060036721A1 (en) * | 2004-06-15 | 2006-02-16 | Dong Zhao | Run-time tool for network management application |
| US20050278361A1 (en) * | 2004-06-15 | 2005-12-15 | Brunell Edward G | View definition language for network management application development |
| US20050278708A1 (en) * | 2004-06-15 | 2005-12-15 | Dong Zhao | Event management framework for network management application development |
| US20060004856A1 (en) * | 2004-06-15 | 2006-01-05 | Xiangyang Shen | Data management and persistence frameworks for network management application development |
| US7461173B2 (en) * | 2004-06-30 | 2008-12-02 | Intel Corporation | Distributing timers across processors |
| WO2006018895A1 (en) * | 2004-08-20 | 2006-02-23 | Fujitsu Limited | Communication apparatus, communication system and communication method |
| CN101005649A (en) * | 2006-01-19 | 2007-07-25 | 华为技术有限公司 | Connecting and establishing method and system for multiple communication traffic |
| US7721018B2 (en) * | 2006-08-24 | 2010-05-18 | Microchip Technology Incorporated | Direct memory access controller with flow control |
| US8819242B2 (en) * | 2006-08-31 | 2014-08-26 | Cisco Technology, Inc. | Method and system to transfer data utilizing cut-through sockets |
| US7948999B2 (en) * | 2007-05-04 | 2011-05-24 | International Business Machines Corporation | Signaling completion of a message transfer from an origin compute node to a target compute node |
| US9160688B2 (en) | 2009-06-30 | 2015-10-13 | Hewlett-Packard Development Company, L.P. | System and method for selective direct memory access |
| WO2012131806A1 (en) * | 2011-03-28 | 2012-10-04 | Nec Corporation | Retransmission control system and retransmission control method |
| US9772876B2 (en) | 2014-01-06 | 2017-09-26 | International Business Machines Corporation | Executing an all-to-allv operation on a parallel computer that includes a plurality of compute nodes |
| DE102016203307A1 (en) * | 2016-03-01 | 2017-09-07 | Robert Bosch Gmbh | Memory direct access control device for a computer having a working memory |
| US10802992B2 (en) | 2016-08-12 | 2020-10-13 | Xilinx Technology Beijing Limited | Combining CPU and special accelerator for implementing an artificial neural network |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56109057A (en) * | 1980-02-04 | 1981-08-29 | Hitachi Ltd | Data communication system |
| US4413319A (en) * | 1981-03-09 | 1983-11-01 | Allen-Bradley Company | Programmable controller for executing block transfer with remote I/O interface racks |
| US4441162A (en) * | 1981-04-22 | 1984-04-03 | Pitney Bowes Inc. | Local network interface with control processor & DMA controller for coupling data processing stations to common serial communications medium |
| US4777595A (en) * | 1982-05-07 | 1988-10-11 | Digital Equipment Corporation | Apparatus for transferring blocks of information from one node to a second node in a computer network |
| US4672543A (en) * | 1982-08-31 | 1987-06-09 | Sharp Kabushiki Kaisha | Data transmission control apparatus in local network systems |
| US4538224A (en) * | 1982-09-30 | 1985-08-27 | At&T Bell Laboratories | Direct memory access peripheral unit controller |
| US4942515A (en) * | 1986-03-31 | 1990-07-17 | Wang Laboratories, Inc. | Serial communications controller with FIFO register for storing supplemental data and counter for counting number of words within each transferred frame |
| JPS6336348A (en) * | 1986-07-30 | 1988-02-17 | Toshiba Corp | Buffer memory control method |
| JP2559394B2 (en) * | 1987-02-16 | 1996-12-04 | 株式会社日立製作所 | Communication control device |
| JP2544385B2 (en) * | 1987-05-27 | 1996-10-16 | 株式会社日立製作所 | Communication control device |
-
1988
- 1988-02-23 JP JP4017188A patent/JP2745521B2/en not_active Expired - Fee Related
-
1989
- 1989-02-21 US US07/313,601 patent/US5175818A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5175818A (en) | 1992-12-29 |
| JPH01215161A (en) | 1989-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2745521B2 (en) | Frame transmission method | |
| EP0642246B1 (en) | Network communication method for systems equipped with virtual memory | |
| US5931915A (en) | Method for processing early arrival messages within a multinode asynchronous data communications system | |
| JP3165022B2 (en) | Computer system and message transfer method | |
| JP2559394B2 (en) | Communication control device | |
| US6115803A (en) | Parallel computer which verifies direct data transmission between local memories with a send complete flag | |
| JP3127523B2 (en) | Communication control device and data transmission method | |
| JPH10105489A (en) | Method for transmitting data packet in processing system, system for managing buffer and medium for reading computer including program information for transmitting data packet | |
| US5878226A (en) | System for processing early arrival messages within a multinode asynchronous data communications system | |
| US5961614A (en) | System for data transfer through an I/O device using a memory access controller which receives and stores indication of a data status signal | |
| JP2560476B2 (en) | Communication control device | |
| JP3799741B2 (en) | Bus controller | |
| JP2000259523A (en) | Data transfer device, lan communication system and data transfer method | |
| JPH09269936A (en) | Remote reading processing method and device therefor | |
| JPH05183603A (en) | Reception data processing system and communication controller | |
| JP2001167022A (en) | Data transfer system | |
| JPS59146347A (en) | Communication system between processes | |
| JPS62245465A (en) | Long packet transmitter receiver | |
| KR960006472B1 (en) | Fddi firmware driving method for ticom iop environment | |
| JP2000200175A (en) | Data transmission system | |
| JP3299021B2 (en) | Multi-bus II-SCSI bus data transfer method and apparatus | |
| JPH03255749A (en) | Data transfer system for communication control equipment | |
| JPH06149703A (en) | Message transfer controller | |
| JPH05265925A (en) | Data transfer controller | |
| JPH0243655A (en) | Data transfer device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |