JP2741110B2 - Switching system - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ルーチングのためのヘ
ッダを有する固定長セルを用いて音声、画像、データ等
の時分割多重通信情報を交換するスイッチングシステム
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a switching system for exchanging time-division multiplex communication information such as voice, image, data, etc., using a fixed-length cell having a header for routing.

【０００２】[0002]

【従来の技術】図３は、従来の入線ｍ本、出線ｎ本のス
イッチングシステムの一構成例を示している。図３にお
いて、３０１はセル直並列変換多重化部、３０２は共有
メモリ、３０３はセル並直列変換多重分離部、３０４は
空きアドレス管理部、３０５はルーチング情報解析部、
３０６は書き込みアドレスＦＩＦＯ選択部である。３０
７１ｉ（ｉ＝１〜ｎ）はアドレスＦＩＦＯ（First-in f
irst-out）であり、ＦＩＦＯ制御部３０７２ｉとキュー
メモリ３０７３ｉによって構成されている。３０８は読
み出しアドレスＦＩＦＯ選択部、３０９は読み出し制御
部である。2. Description of the Related Art FIG. 3 shows a configuration example of a conventional switching system with m incoming lines and n outgoing lines. In FIG. 3, reference numeral 301 denotes a cell serial / parallel conversion / multiplexing unit, 302 denotes a shared memory, 303 denotes a cell parallel / serial conversion / multiplexing / demultiplexing unit, 304 denotes an empty address management unit, 305 denotes a routing information analysis unit,
306 is a write address FIFO selection unit. 30
71i (i = 1 to n) is an address FIFO (First-in f
irst-out), and is composed of a FIFO control unit 3072i and a queue memory 3073i. 308 is a read address FIFO selection unit, and 309 is a read control unit.

【０００３】次に、上記従来例における共有メモリ３０
２へのセルの格納およびアドレスＦＩＦＯ３０７１ｉへ
のセルの格納アドレスの書き込み動作について説明す
る。入線へ入力されるセルは、予め先頭に出力先の出線
ポート番号を示す情報がヘッダ部に付加されているもの
とする。入線から入力されたセルは、セル直並列変換多
重化部３０１において直並列変換および時分割多重化が
行なわれる。以下、次の（１）〜（３）の動作が同時に
行なわれ、セルが共有メモリ３０２に格納されるととも
に、その格納アドレスがそのセルの出力先出線に対応す
るアドレスＦＩＦＯ３０７１ｉに書き込まれる。 （１）空きアドレス管理部３０４からセルの格納アドレ
スが出力される。 （２）空きアドレス管理部３０４から出力されたアドレ
スを格納アドレスとして、セルが共有メモリ３０２に格
納される。 （３）ルーチング情報解析部３０５にセルのヘッダ部が
入力され、書き込みアドレスＦＩＦＯ選択部３０６へア
ドレスＦＩＦＯ番号（出力先出線番号と同じ）を出力す
る。書き込みアドレスＦＩＦＯ選択部３０６は、アドレ
スＦＩＦＯ番号に応じてアドレスＦＩＦＯ３０７１ｉを
選択し、セルの格納アドレスを書き込む。[0003] Next, the shared memory 30 in the above-described conventional example is described.
2 and the operation of writing the cell storage address into the address FIFO 3071i will be described. It is assumed that the cell input to the incoming line has, in advance, information indicating the outgoing line port number of the output destination added to the header in advance. The cell input from the incoming line is subjected to serial-parallel conversion and time-division multiplexing in the cell serial-parallel conversion multiplexing section 301. Thereafter, the following operations (1) to (3) are performed simultaneously, the cell is stored in the shared memory 302, and the storage address is written into the address FIFO 3071i corresponding to the output destination line of the cell. (1) The vacant address management unit 304 outputs the storage address of the cell. (2) The cell is stored in the shared memory 302 using the address output from the free address management unit 304 as a storage address. (3) The header of the cell is input to the routing information analysis unit 305, and the address FIFO number (same as the output line number) is output to the write address FIFO selection unit 306. The write address FIFO selection unit 306 selects the address FIFO 3071i according to the address FIFO number, and writes the cell storage address.

【０００４】次に、共有メモリ３０２からのセルの読み
出しおよび出線への出力動作について説明する。読み出
し制御部３０９は、出線に対応してサイクリックに出線
番号を発生し、アドレスＦＩＦＯ番号として読み出しア
ドレスＦＩＦＯ選択部３０８へ出力する。読み出しアド
レスＦＩＦＯ選択部３０８は、アドレスＦＩＦＯ番号に
応じてアドレスＦＩＦＯ３０７１ｉを選択し、アドレス
を読み出す。読み出したアドレスを読み出しアドレスと
して共有メモリ３０２へ出力するとともに、空きアドレ
スとして空きアドレス管理部３０４に出力する。共有メ
モリ３０２は、読み出しアドレスに格納されているセル
を読み出し、セル並直列変換多重分離部３０３を介して
出線へ出力する。また、空きアドレス管理部３０４は、
入力された空きアドレスをバッファリングし、セルの格
納アドレスとして上述のように共有メモリ３０２に出力
する。Next, the operation of reading a cell from the shared memory 302 and outputting it to an output line will be described. The read control unit 309 cyclically generates an outgoing line number corresponding to the outgoing line, and outputs it to the read address FIFO selecting unit 308 as an address FIFO number. The read address FIFO selection unit 308 selects the address FIFO 3071i according to the address FIFO number and reads the address. The read address is output to the shared memory 302 as a read address, and is output to the free address management unit 304 as a free address. The shared memory 302 reads the cell stored at the read address and outputs the read cell via the cell parallel / serial conversion / multiplexing / demultiplexing unit 303. In addition, the free address management unit 304
The input empty address is buffered and output to the shared memory 302 as described above as a cell storage address.

【０００５】このように、上記従来のスイッチングシス
テムでも入線と出線間でセルの交換を行なうことができ
る。As described above, even in the above-mentioned conventional switching system, cells can be exchanged between an incoming line and an outgoing line.

【０００６】上記スイッチングシステム（以下、単位ス
イッチと呼ぶ。）を組み合わせて入出力ポート数を拡張
するには、例えば特開平２−１６６９号公報に記載され
ているように、図４に示すクロス型多段スイッチを構成
すれば実現できる。図４において、４０１は１次スイッ
チとしての単位スイッチ、４０２は２次スイッチとして
の単位スイッチ、４０３は３次スイッチとしての単位ス
イッチであり、入線数ｍ、出線数（２ｍ−３）の１次ス
イッチ４０１をｋ個と、入線数ｋ、出線数ｋの２次スイ
ッチ４０２を（２ｍ−３）個と、入線数（２ｍ−３）、
出線数ｍの３次スイッチ４０３をｋ個とでクロス型多段
スイッチが構成されている。１次スイッチ４０１の（２
ｍ−３）本の出線は、各２次スイッチ４０２の入線に１
本ずつ結線され、２次スイッチ４０２のｋ本の出線は、
各３次スイッチ４０３の入線に１本ずつ結線されてい
る。この従来例では、１次スイッチ４０１から２次スイ
ッチ４０２間、および２次スイッチ４０２から３次スイ
ッチ４０３間のリンク速度は、１次スイッチ４０１の入
線速度および３次スイッチ４０３の出線速度の２倍とな
っている。In order to expand the number of input / output ports by combining the above switching system (hereinafter referred to as a unit switch), for example, as described in Japanese Patent Laid-Open No. 2-1669, a cross type shown in FIG. This can be realized by configuring a multistage switch. 4, reference numeral 401 denotes a unit switch as a primary switch, 402 denotes a unit switch as a secondary switch, and 403 denotes a unit switch as a tertiary switch. The number m of input lines and the number of output lines (2m−3) are equal to one. K next switches 401, (2m−3) secondary switches 402 with k incoming lines and k outgoing lines, (2m−3) incoming lines,
A cross-type multi-stage switch is constituted by k tertiary switches 403 having m output lines. (2) of the primary switch 401
m-3) 1 outgoing line is connected to the incoming line of each secondary switch 402.
And the k outgoing lines of the secondary switch 402 are
One line is connected to the input line of each tertiary switch 403. In this conventional example, the link speed between the primary switch 401 and the secondary switch 402 and the link speed between the secondary switch 402 and the tertiary switch 403 are equal to the input speed of the primary switch 401 and the output speed of the tertiary switch 403. Doubled.

【０００７】このように、上記従来のスイッチングシス
テムでも単位スイッチを複数用いて入出力ポート数を拡
張し、入線と出線間でセルの交換を行なうことができ
る。As described above, even in the above-described conventional switching system, the number of input / output ports can be expanded by using a plurality of unit switches, and cells can be exchanged between incoming and outgoing lines.

【０００８】[0008]

【発明が解決しようとする課題】しかしながら、上記従
来のスイッチングシステムでは、例えば単位スイッチを
組み合わせて図４に示すような多段スイッチを構成して
入出力ポート数を拡張した場合、以下のような問題点が
あった。 （１）１次スイッチ〜２次スイッチ間に複数のパスが存
在し、出線の番号だけでは一意にセル転送経路が定まら
ず、パス設定を行なう必要がある。 （２）固定レートの呼に対してはパス設定は呼設定時の
みで固定でよいが、可変レートの呼に対してはセルごと
にダイナミックに設定する必要があり、パス設定の制御
はさらに煩雑である。 （３）１次スイッチ〜２次スイッチ間、２次スイッチ〜
３次スイッチ間の配線数が多く、かつ配線先が分散して
いるため、スイッチ間の信号配線が難しい。However, in the conventional switching system described above, for example, when the number of input / output ports is expanded by forming a multistage switch as shown in FIG. There was a point. (1) There are a plurality of paths between the primary switch and the secondary switch, and a cell transfer path is not uniquely determined only by an outgoing line number, and it is necessary to set a path. (2) For fixed-rate calls, the path setting may be fixed only at the time of call setting. However, for variable-rate calls, it is necessary to set dynamically for each cell, and control of path setting is more complicated. It is. (3) Between primary switch and secondary switch, secondary switch
Since the number of wirings between the tertiary switches is large and the wiring destinations are dispersed, signal wiring between the switches is difficult.

【０００９】本発明は、このような従来の問題を解決す
るものであり、任意の方式および規模のｎ×ｎ個の単位
スイッチを組み合わせて、単位スイッチの機能を損うこ
となく入出力ポート数をｍ倍のｍ×ｎ本に拡張できる優
れたスイッチングシステムを提供することを目的とする
ものである。The present invention solves such a conventional problem. The present invention solves this problem by combining n × n unit switches of an arbitrary system and scale to reduce the number of input / output ports without impairing the function of the unit switches. It is an object of the present invention to provide an excellent switching system that can be expanded to m.times.m times.

【００１０】[0010]

【課題を解決するための手段】本発明は、上記目的を達
成するために、入線数ｎ、出線数ｎ、入線速度と出線速
度の比１：ｍの単位スイッチの出線側にそれぞれＦＩＦ
Ｏバッファをｎ個有するｍ個の入力モジュールと、入線
速度と出線速度の比をｍ：１とし、セルに付与された宛
先情報によって入線から入力された自モジュール宛ての
セルのみを選択的に受信するアドレスフィルタおよび前
記アドレスフィルタ出力をバッファリングして出線に導
くＦＩＦＯバッファをそれぞれｎ個有するｍ個の出力モ
ジュールと、ｍ個の入力モジュールの各出線ポートｉ
（ｉ＝１〜ｎ）とｍ個の出力モジュールの各入線ポート
ｉ（ｉ＝１〜ｎ）の合計２ｍ個のポートを接続し、各入
力モジュールの出線ポートｉから入線速度のｍ倍の出線
速度で取り出したセルを時間軸多重し、各出力モジュー
ルの入線ポートｉに共通に伝えるｎ本のバス伝送路とを
備えたものである。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a method of connecting a number n of incoming lines, a number n of outgoing lines, and an output line side of a unit switch having a ratio of input line speed to output line speed of 1: m. FIF
M input modules having n O-buffers, and a ratio of the incoming speed to the outgoing speed of m: 1, and only cells destined to the own module input from the incoming line by the destination information given to the cells Output modules each having an n number of address filters for selectively receiving data and an FIFO buffer for buffering the output of the address filter and guiding the output to an output line, and each output line port i of the m input modules
(I = 1 to n) and each input line port i (i = 1 to n) of m output modules, a total of 2m ports are connected , and
Outgoing line at m times the incoming speed from the outgoing port i of the power module
Time-multiplexed cells taken out at speed
And n bus transmission lines that are commonly transmitted to the input line port i of the network .

【００１１】[0011]

【作用】本発明は、上記のような構成により次のような
作用を有する。すなわち、セルは、入力モジュール内の
単位スイッチによって、各出力モジュールの出力ポート
番号によってルーティングされ、バス伝送路に出力され
る。バス伝送路は、各出力モジュールの出力ポート番号
ごとに設けられており、バス伝送路に出力されたセル
は、出力モジュール番号によりアドレスフィルタが行な
われ、出力モジュールに取り込まれてバッファリングさ
れた後、出力ポートから出力される。このようにして、
スイッチングシステム内での経路が一意に決定されるた
め、パス情報を必要とせず、セルに付与された宛先情報
（出力モジュール番号および出力ポート番号）のみによ
って、セルを交換することができる。The present invention has the following functions by the above-described configuration. That is, the cells are routed by the unit switch in the input module according to the output port number of each output module, and output to the bus transmission line. The bus transmission line is provided for each output port number of each output module, and the cells output to the bus transmission line are subjected to address filtering by the output module number, taken into the output module and buffered. Output from the output port. In this way,
Since the path in the switching system is uniquely determined, the cell can be exchanged only by the destination information (output module number and output port number) given to the cell without requiring path information.

【００１２】[0012]

【実施例】図１は、本発明の一実施例の構成を示すもの
である。図１において、１０１は入力モジュール、１０
２は出力モジュール、１０３はバス伝送路、１０４は単
位スイッチ、１０５はＦＩＦＯバッファ、１０６はアド
レスフィルタ、１０７はＦＩＦＯバッファである。ｍ個
の入力モジュール１０１は、入線数ｎ、出線数ｎ、入線
速度と出線速度の比１：ｍの単位スイッチ１０４の出線
側にそれぞれｎ個のＦＩＦＯバッファ１０５を有する。
ｍ個の出力モジュール１０２は、入線速度と出線速度の
比ｍ：１とし、セルに付与された宛先情報によって入線
から入力された自モジュール宛てのセルのみを選択的に
受信するアドレスフィルタ１０６およびこのアドレスフ
ィルタ１０６の出力をバッファリングして出線に導くＦ
ＩＦＯバッファ１０７をそれぞれｎ個有する。ｎ本のバ
ス伝送路１０３は、ｍ個の入力モジュール１０１の各出
線ポートｉ（ｉ＝１〜ｎ）とｍ個の出力モジュール１０
２の各入線ポートｉ（ｉ＝１〜ｎ）の合計２ｍ個のポー
トを接続し、各入力モジュールの出線ポートｉから入線
速度のｍ倍の出線速度で取り出したセルを時間軸多重
し、各出力モジュールの入線ポートｉに共通に伝える。FIG. 1 shows the configuration of an embodiment of the present invention. In FIG. 1, 101 is an input module, 10
2 is an output module, 103 is a bus transmission line, 104 is a unit switch, 105 is a FIFO buffer, 106 is an address filter, and 107 is a FIFO buffer. The m input modules 101 each have n FIFO buffers 105 on the output line side of the unit switch 104 having the number of input lines n, the number of output lines n, and the ratio of input line speed to output line speed of 1: m.
The m output modules 102 have an address filter 106 for selectively receiving only cells destined to the own module input from the incoming line based on destination information given to the cells, with a ratio m of the incoming line speed to the outgoing line speed of m: 1. The output of the address filter 106 is buffered to lead to an output line F
Each has n IFO buffers 107. The n bus transmission lines 103 are connected to each output port i (i = 1 to n) of the m input modules 101 and the m output modules 10
2 input ports i (i = 1 to n), a total of 2 m ports are connected, and an input line is connected from the output port i of each input module.
Time-division multiplexing of cells taken out at an exit speed of m times the speed
Then, the signal is transmitted to the input line port i of each output module in common .

【００１３】次に上記実施例の動作について説明する。
なおセルは、従来例と同様に、図２に示すように予めヘ
ッダ部に宛先情報（出力モジュール番号および出力ポー
ト番号）が付与されているものとする。図１において、
各入力ポートにリンク速度ｖで到着したセルは、入力モ
ジュール１０１内の単位スイッチ１０４によって交換さ
れ、単位スイッチ１０４の出線においては、各出力モジ
ュール１０２の出力ポート番号（１〜ｎ）別にＦＩＦＯ
バッファ１０５に速度ｍｖで書き込まれる。そして、各
入力モジュール１０１の同一出力ポートからのセルが、
バスアクセス調停シーケンスを経て、バス伝送路１０３
に出力される。ここでｍ個の入力モジュールが１つのバ
ス伝送路１０３にアクセスするため、前記バスアクセス
調停シーケンスが必要となるが、これには既存のＣＳＭ
Ａ（CarrierSense Multiple Ac-cess）方式、バスマス
タによるポーリング方式などから選択してもよい。バス
伝送路１０３は、各出力モジュール１０２の出力ポート
番号ごとに設けられており、バス伝送路１０３に出力さ
れたセルは、出力モジュール番号（１〜ｍ）に基づいて
アドレスフィルタ１０６により出力モジュール１０２に
取り込まれ、ＦＩＦＯバッファ１０７によりバッファリ
ングされた後、出力ポートからリンク速度ｖで出力され
る。Next, the operation of the above embodiment will be described.
It is assumed that destination information (output module number and output port number) is previously added to the header of the cell as shown in FIG. In FIG.
Cells arriving at each input port at the link speed v are exchanged by the unit switch 104 in the input module 101. At the output of the unit switch 104, FIFOs are output for each output port number (1 to n) of each output module 102.
The data is written into the buffer 105 at the speed mv. Then, cells from the same output port of each input module 101 are:
After a bus access arbitration sequence, the bus transmission path 103
Is output to Here, since the m input modules access one bus transmission line 103, the bus access arbitration sequence is required.
An A (CarrierSense Multiple Access) method, a polling method by a bus master, or the like may be selected. The bus transmission line 103 is provided for each output port number of each output module 102, and the cells output to the bus transmission line 103 are output to the output module 102 by the address filter 106 based on the output module number (1 to m). After being buffered by the FIFO buffer 107, it is output from the output port at the link speed v.

【００１４】このように、上記実施例によれば、セルを
入力モジュール１０１内の単位スイッチ１０４によっ
て、各出力モジュール１０２の出力ポート番号によって
交換した上で、各出力モジュール１０２の出力ポート番
号ごとに設けられたバス伝送路１０３に出力し、さらに
バス伝送路１０３に出力したセルを、出力モジュール番
号によりアドレスフィルタ１０６にかけて出力モジュー
ル１０２に取り込み、ＦＩＦＯバッファ１０７によりバ
ッファリングした後、出力ポートより出力するので、任
意の方式および規模の単位スイッチ１０４を組み合わせ
て、単位スイッチ１０４の機能を損なうことなく、入出
力ポート数の大きなスイッチングシステムを容易に構成
することができる。また、スイッチングシステム内での
経路が一意に決定されるため、パス情報を必要とせず、
セルに付与された宛先情報（出力モジュール番号および
出力ポート番号）のみによって、セルを交換することが
でき、入力モジュール１０１から出力モジュール１０２
間の配線が容易になる。As described above, according to the above embodiment, the cells are exchanged by the unit switch 104 in the input module 101 according to the output port number of each output module 102, and then the cells are exchanged for each output port number of each output module 102. The cells output to the provided bus transmission line 103 and further output to the bus transmission line 103 are applied to the output module 102 through the address filter 106 according to the output module number, buffered by the FIFO buffer 107, and output from the output port. Therefore, it is possible to easily configure a switching system having a large number of input / output ports without deteriorating the function of the unit switch 104 by combining the unit switches 104 of any type and scale. Also, since a route in the switching system is uniquely determined, no path information is required,
The cell can be exchanged only by the destination information (output module number and output port number) given to the cell.
The wiring between them becomes easy.

【００１５】[0015]

【発明の効果】本発明は、上記実施例から明らかなよう
に、任意の方式および規模の単位スイッチを組み合わせ
て、単位スイッチの機能を損なうことなく、入出力ポー
ト数の大きなスイッチングシステムを容易に構成するこ
とができ、スイッチングシステム内での経路が一意に決
定されるため、パス情報を必要とせず、セルに付与され
た宛先情報のみによって、セルを交換することができ、
入力モジュールから出力モジュール間の配線が容易であ
る等の効果を有する。According to the present invention, as is apparent from the above embodiment, a switching system having a large number of input / output ports can be easily realized by combining unit switches of any type and scale without impairing the function of the unit switches. It is possible to configure, and since the route in the switching system is uniquely determined, the path information is not required, and the cell can be exchanged only by the destination information given to the cell,
There are effects such as easy wiring between the input module and the output module.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例におけるスイッチングシステ
ムの概略ブロック図FIG. 1 is a schematic block diagram of a switching system according to an embodiment of the present invention.

【図２】セルの構成を説明するための模式図FIG. 2 is a schematic diagram for explaining a cell configuration;

【図３】従来の単位スイッチの概略ブロック図FIG. 3 is a schematic block diagram of a conventional unit switch.

【図４】従来のスイッチングシステムの概略ブロック図FIG. 4 is a schematic block diagram of a conventional switching system.

【符号の説明】[Explanation of symbols]

１０１ 入力モジュール １０２ 出力モジュール １０３ バス伝送路 １０４ 単位スイッチ １０５ ＦＩＦＯバッファ １０６ アドレスフィルタ １０７ ＦＩＦＯバッファ DESCRIPTION OF SYMBOLS 101 Input module 102 Output module 103 Bus transmission line 104 Unit switch 105 FIFO buffer 106 Address filter 107 FIFO buffer

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ヘッダ部と情報部からなる固定長のセル
を用いて、複数の入線と複数の出線間で通信情報を前記
ヘッダ部に含まれる情報に基づき交換するスイッチング
システムであって、入線数ｎ、出線数ｎ、入線速度と出
線速度の比１：ｍの単位スイッチの出線側にそれぞれＦ
ＩＦＯバッファをｎ個有するｍ個の入力モジュールと、
入線速度と出線速度の比をｍ：１とし、セルに付与され
た宛先情報によって入線から入力された自モジュール宛
てのセルのみを選択的に受信するアドレスフィルタおよ
び前記アドレスフィルタ出力をバッファリングして出線
に導くＦＩＦＯバッファをそれぞれｎ個有するｍ個の出
力モジュールと、前記ｍ個の入力モジュールの各出線ポ
ートｉ（ｉ＝１〜ｎ）と前記ｍ個の出力モジュールの各
入線ポートｉ（ｉ＝１〜ｎ）の合計２ｍ個のポートを接
続し、各入力モジュールの出線ポートｉから入線速度の
ｍ倍の出線速度で取り出したセルを時間軸多重し、各出
力モジュールの入線ポートｉに共通に伝えるｎ本のバス
伝送路とを備えたスイッチングシステム。1. A switching system for exchanging communication information between a plurality of incoming lines and a plurality of outgoing lines based on information included in said header portion, using a fixed length cell comprising a header portion and an information portion, The number of incoming lines n, the number of outgoing lines n, and the ratio of the incoming line speed to the outgoing line speed, 1: m
M input modules having n IFO buffers ;
The ratio of the incoming line speed and the outgoing line speed m: 1 and then, addressed to the own module input from the incoming line by the destination information added to the cell
M output modules each having n address buffers for selectively receiving only all the cells and n FIFO buffers for buffering the output of the address filter and leading to the output lines, and each output line of the m input modules A total of 2m ports, i.e., a port i (i = 1 to n) and each input port i (i = 1 to n) of the m output modules, are connected, and the input speed is determined from the output port i of each input module.
The cells taken out at m times the output speed are multiplexed on the time axis, and
A switching system comprising: n bus transmission lines that commonly communicate to an input port i of a power module .