JP2738363B2 - 連想記憶装置 - Google Patents
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- JP2738363B2 JP2738363B2 JP7255544A JP25554495A JP2738363B2 JP 2738363 B2 JP2738363 B2 JP 2738363B2 JP 7255544 A JP7255544 A JP 7255544A JP 25554495 A JP25554495 A JP 25554495A JP 2738363 B2 JP2738363 B2 JP 2738363B2
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/24—Accessing extra cells, e.g. dummy cells or redundant cells
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特に冗長ワードをもつ連想記憶装置に関する。
し、特に冗長ワードをもつ連想記憶装置に関する。
【０００２】
【従来の技術】通常のＲＡＭ，ＲＯＭ等の半導体記憶装
置では、データを記憶するワードをアドレスを用いて指
定し、そのワードに対する読み出し、書き込み等のデー
タアクセスを行っている。これに対し、連想記憶装置で
は、検索データを入力し、これと各ワードが記憶するデ
ータを照合し、該当するワードのアドレスを生成し、出
力する方式がとられている。この種の連想記憶装置にお
いて、生産歩留りの向上を図るために、ワード相互の物
理的な位置関係を保ったまま、正常に動作しないワード
を正常に動作するワードに置き換えるための接続手段を
付設したものが特開平４−７９０９９号公報において提
案されている。
置では、データを記憶するワードをアドレスを用いて指
定し、そのワードに対する読み出し、書き込み等のデー
タアクセスを行っている。これに対し、連想記憶装置で
は、検索データを入力し、これと各ワードが記憶するデ
ータを照合し、該当するワードのアドレスを生成し、出
力する方式がとられている。この種の連想記憶装置にお
いて、生産歩留りの向上を図るために、ワード相互の物
理的な位置関係を保ったまま、正常に動作しないワード
を正常に動作するワードに置き換えるための接続手段を
付設したものが特開平４−７９０９９号公報において提
案されている。
【０００３】この公報に記載の技術は、図３に示すよう
に、情報を記憶するとともにその記憶している情報に対
する検索結果を生成、出力するｍ個の通常ワード１と、
ａ個の冗長ワード２と、各ワード毎に設けられた対応す
るワードが正常に動作するか否かを示す情報を記憶する
ｍ＋ａ個の記憶回路１４と、各ワードから出力される検
索結果を処理し、該当ワードを１つ選択してそのアドレ
スを生成するｍ入力のアドレス生成回路３と、前記記憶
回路１４に記憶されている情報を用いることによりｍ＋
ａ個のワードの中で正常に動作するｍ個のワードと前記
アドレス処理回路３との間で情報の授受を行うための接
続回路１５とを備えている。そして、ｍ個の通常ワード
を複数個の通常ワードからなる複数個のブロックに区画
し、冗長ワードも各ブロックに１つ以上割り当て、これ
らのワードをユニットとし、各ユニット毎に正常に動作
するワードとアドレス生成回路３との間で接続回路１５
により情報の授受を行うように構成している。
に、情報を記憶するとともにその記憶している情報に対
する検索結果を生成、出力するｍ個の通常ワード１と、
ａ個の冗長ワード２と、各ワード毎に設けられた対応す
るワードが正常に動作するか否かを示す情報を記憶する
ｍ＋ａ個の記憶回路１４と、各ワードから出力される検
索結果を処理し、該当ワードを１つ選択してそのアドレ
スを生成するｍ入力のアドレス生成回路３と、前記記憶
回路１４に記憶されている情報を用いることによりｍ＋
ａ個のワードの中で正常に動作するｍ個のワードと前記
アドレス処理回路３との間で情報の授受を行うための接
続回路１５とを備えている。そして、ｍ個の通常ワード
を複数個の通常ワードからなる複数個のブロックに区画
し、冗長ワードも各ブロックに１つ以上割り当て、これ
らのワードをユニットとし、各ユニット毎に正常に動作
するワードとアドレス生成回路３との間で接続回路１５
により情報の授受を行うように構成している。
【０００４】
【発明が解決しようとする課題】このような公報に記載
の連想記憶装置では、本発明者の検討によれば、次の理
由によって製造歩留りを向上する際の障害が発生してい
ることが判明した。 （１）ワードの欠陥は隣接した複数個のワードに跨がっ
て発生することが多い。これは、欠陥の多くが製造途中
で付着する異物等によるためであり、異物の大きさによ
っては複数のワードに跨がった部分に欠陥が生じるため
である。このような欠陥を救済するためには、各ユニッ
トに設ける冗長ワードの数をある程度大きくする必要が
あるが、実際には各ユニットの冗長ワードの数は所定数
に制限されるため、製造歩留りを向上するのに十分な冗
長ワードを備えることは困難である。
の連想記憶装置では、本発明者の検討によれば、次の理
由によって製造歩留りを向上する際の障害が発生してい
ることが判明した。 （１）ワードの欠陥は隣接した複数個のワードに跨がっ
て発生することが多い。これは、欠陥の多くが製造途中
で付着する異物等によるためであり、異物の大きさによ
っては複数のワードに跨がった部分に欠陥が生じるため
である。このような欠陥を救済するためには、各ユニッ
トに設ける冗長ワードの数をある程度大きくする必要が
あるが、実際には各ユニットの冗長ワードの数は所定数
に制限されるため、製造歩留りを向上するのに十分な冗
長ワードを備えることは困難である。
【０００５】（２）各ワードが正常に動作するか否かを
記憶する記憶回路は、配線領域を小さくするために各ワ
ードに隣接して配置する必要がある。通常、これらの記
憶回路は不揮発性記憶回路として構成されるが、このよ
うな不揮発性記憶回路はその専有面積が大きいため、個
々のワード当たりの専有面積も大きくなり、高密度化の
障害となる。逆に、記憶回路を揮発性記憶回路で構成し
た場合には、専有面積の点は解消されるが、電源の投入
毎に記憶手段の内容を設定する必要があり、使い勝手が
悪化する。
記憶する記憶回路は、配線領域を小さくするために各ワ
ードに隣接して配置する必要がある。通常、これらの記
憶回路は不揮発性記憶回路として構成されるが、このよ
うな不揮発性記憶回路はその専有面積が大きいため、個
々のワード当たりの専有面積も大きくなり、高密度化の
障害となる。逆に、記憶回路を揮発性記憶回路で構成し
た場合には、専有面積の点は解消されるが、電源の投入
毎に記憶手段の内容を設定する必要があり、使い勝手が
悪化する。
【０００６】このように、前記した連想記憶装置では、
実際の欠陥ワード救済に必要な数の冗長ワードを付設す
ることは困難であり、製造歩留りを大きく改善すること
が困難であった。また、複数の記憶回路を設ける必要が
あるために、回路面積の縮小と使い勝手との間に重大な
トレードオフが生じている。本発明の目的は、回路面積
の縮小を図る一方で使い勝手の悪化を防止し、かつ製造
歩留りを大きく改善した連想記憶装置を提供することに
ある。
実際の欠陥ワード救済に必要な数の冗長ワードを付設す
ることは困難であり、製造歩留りを大きく改善すること
が困難であった。また、複数の記憶回路を設ける必要が
あるために、回路面積の縮小と使い勝手との間に重大な
トレードオフが生じている。本発明の目的は、回路面積
の縮小を図る一方で使い勝手の悪化を防止し、かつ製造
歩留りを大きく改善した連想記憶装置を提供することに
ある。
【０００７】
【課題を解決するための手段】本発明の連想記憶装置
は、情報を記憶するとともにその記憶している情報に対
する検索結果を生成して出力するｍ個（ｍは２以上の整
数）の通常ワードとａ個（ａは１以上の整数）の冗長ワ
ードからなるｍ＋ａ個のワードを有し、前記各ワードか
ら出力される検索結果を処理し、該当するワードの１つ
を選択してその補正前出力アドレスを生成するｍ＋ａ入
力のアドレス生成手段と、前記冗長ワードに対応して設
けられ、前記ワード中に不良ワードが存在してこの不良
ワードに代えて前記冗長ワードを使用するときにその冗
長ワードの使用を示すデータ及び前記不良ワードのアド
レスを記憶する記憶手段と、前記記憶手段から冗長ワー
ドの使用が示されたときに前記補正前出力アドレスと前
記記憶手段に記憶された記憶アドレスとを比較し、前記
補正前出力アドレスが記憶アドレスよりも大きいときに
大なり信号を発生し、また両者が等しいときに一致信号
を発生するアドレス比較手段と、前記大なり信号に従い
アドレス補正値を生成する補正値生成手段と、前記アド
レス補正値を前記補正前出力アドレスに加算することに
より補正済出力アドレスの生成を行うアドレス補正手段
と、前記補正済出力アドレスが通常ワードの範囲にない
とき、或いは前記一致信号が出力されたときに無効信号
を発生する無効検出手段とを備えている。
は、情報を記憶するとともにその記憶している情報に対
する検索結果を生成して出力するｍ個（ｍは２以上の整
数）の通常ワードとａ個（ａは１以上の整数）の冗長ワ
ードからなるｍ＋ａ個のワードを有し、前記各ワードか
ら出力される検索結果を処理し、該当するワードの１つ
を選択してその補正前出力アドレスを生成するｍ＋ａ入
力のアドレス生成手段と、前記冗長ワードに対応して設
けられ、前記ワード中に不良ワードが存在してこの不良
ワードに代えて前記冗長ワードを使用するときにその冗
長ワードの使用を示すデータ及び前記不良ワードのアド
レスを記憶する記憶手段と、前記記憶手段から冗長ワー
ドの使用が示されたときに前記補正前出力アドレスと前
記記憶手段に記憶された記憶アドレスとを比較し、前記
補正前出力アドレスが記憶アドレスよりも大きいときに
大なり信号を発生し、また両者が等しいときに一致信号
を発生するアドレス比較手段と、前記大なり信号に従い
アドレス補正値を生成する補正値生成手段と、前記アド
レス補正値を前記補正前出力アドレスに加算することに
より補正済出力アドレスの生成を行うアドレス補正手段
と、前記補正済出力アドレスが通常ワードの範囲にない
とき、或いは前記一致信号が出力されたときに無効信号
を発生する無効検出手段とを備えている。
【０００８】また、本発明では、前記連想記憶装置にお
いて、外部から入力される補正前入力アドレスと前記不
良ワードアドレスとを比較し、冗長ワードの使用が示さ
れたときに前記補正前入力アドレスが不良ワードアドレ
スから所定の定数を引いた値以上であり、その不良ワー
ドより下位のワードに置き換える場合には以上信号を出
力する第２のアドレス比較手段と、前記以上信号より第
２のアドレス補正値を生成する第２の補正値生成手段
と、前記補正前出力アドレスに前記第２のアドレス補正
値を加算し補正済入力アドレスを出力する第２のアドレ
ス補正手段と、補正済入力アドレスに従い１つのワード
を選択するワード選択手段とを備えている。
いて、外部から入力される補正前入力アドレスと前記不
良ワードアドレスとを比較し、冗長ワードの使用が示さ
れたときに前記補正前入力アドレスが不良ワードアドレ
スから所定の定数を引いた値以上であり、その不良ワー
ドより下位のワードに置き換える場合には以上信号を出
力する第２のアドレス比較手段と、前記以上信号より第
２のアドレス補正値を生成する第２の補正値生成手段
と、前記補正前出力アドレスに前記第２のアドレス補正
値を加算し補正済入力アドレスを出力する第２のアドレ
ス補正手段と、補正済入力アドレスに従い１つのワード
を選択するワード選択手段とを備えている。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明の第１の実施形態のブ
ロック回路図である。同図において、ワードは８個の通
常ワードＷ０〜Ｗ７と、２個の冗長ワードＷＸ０，ＷＸ
１とで構成された例が示されており、これらのワードで
１つのユニットを構成している。そして、前記ワードは
それぞれアドレス生成回路３に直接接続されており、こ
のアドレス生成回路３は、前記１０個のワードが発生す
る１０個の検索結果により１ワードを選択してそのワー
ドの補正前出力アドレスＡＤＯ０を生成するように構成
される。
参照して説明する。図１は本発明の第１の実施形態のブ
ロック回路図である。同図において、ワードは８個の通
常ワードＷ０〜Ｗ７と、２個の冗長ワードＷＸ０，ＷＸ
１とで構成された例が示されており、これらのワードで
１つのユニットを構成している。そして、前記ワードは
それぞれアドレス生成回路３に直接接続されており、こ
のアドレス生成回路３は、前記１０個のワードが発生す
る１０個の検索結果により１ワードを選択してそのワー
ドの補正前出力アドレスＡＤＯ０を生成するように構成
される。
【００１０】一方、不良ワードに代えて前記２個の冗長
ワードを使用するか否かを示す冗長ワード使用フラグの
記憶回路４（４ａ，４ｂ）と、その不良ワードのアドレ
スＡＸａ，ＡＸｂを記憶する不良アドレス記憶回路５
（５ａ，５ｂ）とが一体化された記憶手段として設けら
れる。また、前記アドレス生成回路３からの補正前出力
アドレスＡＤＯ０と不良アドレス記憶回路５（５ａ，５
ｂ）の記憶データＡＸａ，ＡＸｂとを比較して、冗長ワ
ード使用フラグ記憶回路４の各フラグ４ａ，４ｂが冗長
ワードの使用を示すときに、ＡＤＯ０がＡＸａまたはＡ
Ｘｂより大きければ対応する大なり信号ＧＴａ，ＧＴｂ
をアクティブレベルとし、ＡＤＯ０がＡＸａ又はＡＸｂ
と等しければ対応する一致信号ＥＱａ，ＥＱｂをアクテ
ィブレベルとする比較部６ａ，６ｂを有するアドレス比
較回路６が設けられる。さらに、前記大なり信号ＧＴ
ａ，ＧＴｂより補正値ＯＦを生成する補正値生成回路７
と、ＡＤＯ０にＯＦを加算し補正済出力アドレスＡＤＯ
を出力するアドレス補正回路８と、ＡＤＯが通常ワード
の範囲にないとき、或いは一致信号ＥＱａ，ＥＱｂのい
ずれかがアクティブレベルのとき無効信号中の無効フラ
グＩＶをアクティブレベルにする無効検出回路９とが設
けられる。
ワードを使用するか否かを示す冗長ワード使用フラグの
記憶回路４（４ａ，４ｂ）と、その不良ワードのアドレ
スＡＸａ，ＡＸｂを記憶する不良アドレス記憶回路５
（５ａ，５ｂ）とが一体化された記憶手段として設けら
れる。また、前記アドレス生成回路３からの補正前出力
アドレスＡＤＯ０と不良アドレス記憶回路５（５ａ，５
ｂ）の記憶データＡＸａ，ＡＸｂとを比較して、冗長ワ
ード使用フラグ記憶回路４の各フラグ４ａ，４ｂが冗長
ワードの使用を示すときに、ＡＤＯ０がＡＸａまたはＡ
Ｘｂより大きければ対応する大なり信号ＧＴａ，ＧＴｂ
をアクティブレベルとし、ＡＤＯ０がＡＸａ又はＡＸｂ
と等しければ対応する一致信号ＥＱａ，ＥＱｂをアクテ
ィブレベルとする比較部６ａ，６ｂを有するアドレス比
較回路６が設けられる。さらに、前記大なり信号ＧＴ
ａ，ＧＴｂより補正値ＯＦを生成する補正値生成回路７
と、ＡＤＯ０にＯＦを加算し補正済出力アドレスＡＤＯ
を出力するアドレス補正回路８と、ＡＤＯが通常ワード
の範囲にないとき、或いは一致信号ＥＱａ，ＥＱｂのい
ずれかがアクティブレベルのとき無効信号中の無効フラ
グＩＶをアクティブレベルにする無効検出回路９とが設
けられる。
【００１１】次にこの第１実施形態の動作を説明する。
ここで、アドレス生成回路３は、通常ワードＷ０からＷ
７に対しては、それぞれ“０”から“７”を生成し、冗
長ワードＷＸ０，ＷＸ１に対してはそれぞれ“８”，
“９”を生成するものとして説明するが、これはアドレ
スの順序が物理的配置の順と一致しておればよく、必ず
しも“０”から昇順である必要はない。また、Ｗ０側に
位置するワードを上位、ＷＸ１側に位置するワードを下
位と称することとする。また、このとき補正値生成回路
７は、補正値ＯＦとして、ＧＴａ，ＧＴｂがいずれもア
クティブでない場合には“０”、いずれか一方がアクテ
ィブの場合には“−１”、両方がアクティブの場合には
“−２”を出力する。
ここで、アドレス生成回路３は、通常ワードＷ０からＷ
７に対しては、それぞれ“０”から“７”を生成し、冗
長ワードＷＸ０，ＷＸ１に対してはそれぞれ“８”，
“９”を生成するものとして説明するが、これはアドレ
スの順序が物理的配置の順と一致しておればよく、必ず
しも“０”から昇順である必要はない。また、Ｗ０側に
位置するワードを上位、ＷＸ１側に位置するワードを下
位と称することとする。また、このとき補正値生成回路
７は、補正値ＯＦとして、ＧＴａ，ＧＴｂがいずれもア
クティブでない場合には“０”、いずれか一方がアクテ
ィブの場合には“−１”、両方がアクティブの場合には
“−２”を出力する。
【００１２】アドレス生成回路３が選択したワードが全
ての不良ワードより上位にある場合、アドレス比較回路
６からの大なり信号ＧＴａ，ＧＴｂはいずれもアクティ
ブではないため、補正値生成回路７からの補正値ＯＦは
“０”となり、したがってアドレス補正回路８での加算
は行われず、補正前出力アドレスＡＤＯ０がそのままＡ
ＤＯとなり出力される。また、アドレス生成回路３が選
択したワードがただ１つの不良ワードより下位にある場
合、アドレス比較回路６からの大なり信号ＧＴａ，ＧＴ
ｂはいずれか一方がアクティブとなり、補正値生成回路
７からの補正値ＯＦは“−１”となり、アドレス補正回
路８においてＡＤＯ０から１引かれた値がＡＤＯとなり
出力される。最後に、アドレス生成回路３が選択したワ
ードが、２つの不良ワードより下位にある場合、アドレ
ス比較回路６からの大なり信号ＧＴａ，ＧＴｂは両方が
アクティブとなり、補正値生成回路７からの補正値ＯＦ
は“−２”となり、アドレス補正回路８において補正前
出力アドレスＡＤＯ０から２引かれた値がＡＤＯとなり
出力される。
ての不良ワードより上位にある場合、アドレス比較回路
６からの大なり信号ＧＴａ，ＧＴｂはいずれもアクティ
ブではないため、補正値生成回路７からの補正値ＯＦは
“０”となり、したがってアドレス補正回路８での加算
は行われず、補正前出力アドレスＡＤＯ０がそのままＡ
ＤＯとなり出力される。また、アドレス生成回路３が選
択したワードがただ１つの不良ワードより下位にある場
合、アドレス比較回路６からの大なり信号ＧＴａ，ＧＴ
ｂはいずれか一方がアクティブとなり、補正値生成回路
７からの補正値ＯＦは“−１”となり、アドレス補正回
路８においてＡＤＯ０から１引かれた値がＡＤＯとなり
出力される。最後に、アドレス生成回路３が選択したワ
ードが、２つの不良ワードより下位にある場合、アドレ
ス比較回路６からの大なり信号ＧＴａ，ＧＴｂは両方が
アクティブとなり、補正値生成回路７からの補正値ＯＦ
は“−２”となり、アドレス補正回路８において補正前
出力アドレスＡＤＯ０から２引かれた値がＡＤＯとなり
出力される。
【００１３】このように、この第１実施形態の連想記憶
装置は、補正前出力アドレスＡＤＯ０に補正値ＯＦを加
算することにより、ワード相互の物理的な位置関係をア
ドレスの順序と等しく保ったまま正常に動作しないワー
ドを正常に動作するワードに置き換え、該当ワードのア
ドレスを出力する。また、アドレス生成回路３が選択し
たワードが不良ワードである場合、一致信号ＥＱａ，Ｅ
Ｑｂのいずれかがアクティブレベルになり、無効検出回
路９が無効フラグＩＶをアクティブとする。アドレス生
成回路３が不良ワードと置き換えていない冗長ワードを
選択した場合には、ＡＤＯは“８”または“９”を示す
ため、この場合にも無効検出回路９が無効フラグＩＶを
アクティブとする。一般に通常ワードのアドレスは、
“０”から“２n −１”に入るため、この判定はＡＤＯ
の最上位ビットだけで行える。
装置は、補正前出力アドレスＡＤＯ０に補正値ＯＦを加
算することにより、ワード相互の物理的な位置関係をア
ドレスの順序と等しく保ったまま正常に動作しないワー
ドを正常に動作するワードに置き換え、該当ワードのア
ドレスを出力する。また、アドレス生成回路３が選択し
たワードが不良ワードである場合、一致信号ＥＱａ，Ｅ
Ｑｂのいずれかがアクティブレベルになり、無効検出回
路９が無効フラグＩＶをアクティブとする。アドレス生
成回路３が不良ワードと置き換えていない冗長ワードを
選択した場合には、ＡＤＯは“８”または“９”を示す
ため、この場合にも無効検出回路９が無効フラグＩＶを
アクティブとする。一般に通常ワードのアドレスは、
“０”から“２n −１”に入るため、この判定はＡＤＯ
の最上位ビットだけで行える。
【００１４】また、不良アドレス記憶回路５の２つの記
憶部５ａ，５ｂでどちらが上位の不良アドレスを記憶す
るかを固定することにより、補正値生成回路７の論理を
簡単化することができる。これは、全ての不良ワードよ
り上位にあるか否かが上位の不良アドレスとの比較結果
だけで判定でき、同様に２つの不良ワードより下位にあ
るか否かが下位の不良アドレスとの比較結果だけで断定
できるからである。なお、不良アドレス記憶回路５及び
冗長ワード使用フラグ記憶回路４は、不揮発性記憶装置
として構成されることが好ましい。
憶部５ａ，５ｂでどちらが上位の不良アドレスを記憶す
るかを固定することにより、補正値生成回路７の論理を
簡単化することができる。これは、全ての不良ワードよ
り上位にあるか否かが上位の不良アドレスとの比較結果
だけで判定でき、同様に２つの不良ワードより下位にあ
るか否かが下位の不良アドレスとの比較結果だけで断定
できるからである。なお、不良アドレス記憶回路５及び
冗長ワード使用フラグ記憶回路４は、不揮発性記憶装置
として構成されることが好ましい。
【００１５】図２は本発明の第２の実施形態を示すブロ
ック回路図である。この第２の実施形態において第１の
実施形態と相違する点は、不良ワードが２つ存在する場
合、不良アドレス記憶回路５の記憶部５ａ，５ｂのう
ち、５ａがより上位の不良ワードのアドレスを記憶し、
不良ワードが１つだけ存在する場合５ａがこの不良ワー
ドのアドレスを記憶するように構成されている。
ック回路図である。この第２の実施形態において第１の
実施形態と相違する点は、不良ワードが２つ存在する場
合、不良アドレス記憶回路５の記憶部５ａ，５ｂのう
ち、５ａがより上位の不良ワードのアドレスを記憶し、
不良ワードが１つだけ存在する場合５ａがこの不良ワー
ドのアドレスを記憶するように構成されている。
【００１６】また、連想記憶装置の外部より入力される
補正前入力アドレスＡＤＩと不良アドレス記憶回路５の
記憶部５ａ，５ｂの記憶データＡＸａ，ＡＸｂとを比較
し、冗長ワード使用フラグ４ａ，４ｂが冗長ワードの使
用を示すとき、ＡＤＩがＡＸａ以上であれば以上信号Ｇ
Ｅａをアクティブレベルとし、ＡＤＩがＡＸｂ−１以上
であれば、以上信号ＧＥｂをアクティブレベルとする第
２のアドレス比較回路１０（１０ａ，１０ｂ）を設けて
いる。また、前記以上信号ＧＥａ，ＧＥｂにより、以上
信号ＧＥａ，ＧＥｂが共にアクティブレベルのときに補
正値ＯＦ２を“０”とし、以上信号ＧＥａがアクティブ
レベルのときに補正値ＯＦ２を“１”とし、以上信号Ｇ
Ｅａ，ＧＥｂが共にアクティブレベルでないときに補正
値ＯＦ２を“２”とする補正値ＯＦ２を生成する第２の
補正値生成回路１１を設けている。さらに、ＡＤＩにＯ
Ｆ２を加算し補正済入力アドレスＡＤＩ０を出力する第
２のアドレス補正回路１２と、ＡＤＩ０に従い前記ｍ＋
ａのワードから１つのワードを選択するワード選択回路
１３とを備える。
補正前入力アドレスＡＤＩと不良アドレス記憶回路５の
記憶部５ａ，５ｂの記憶データＡＸａ，ＡＸｂとを比較
し、冗長ワード使用フラグ４ａ，４ｂが冗長ワードの使
用を示すとき、ＡＤＩがＡＸａ以上であれば以上信号Ｇ
Ｅａをアクティブレベルとし、ＡＤＩがＡＸｂ−１以上
であれば、以上信号ＧＥｂをアクティブレベルとする第
２のアドレス比較回路１０（１０ａ，１０ｂ）を設けて
いる。また、前記以上信号ＧＥａ，ＧＥｂにより、以上
信号ＧＥａ，ＧＥｂが共にアクティブレベルのときに補
正値ＯＦ２を“０”とし、以上信号ＧＥａがアクティブ
レベルのときに補正値ＯＦ２を“１”とし、以上信号Ｇ
Ｅａ，ＧＥｂが共にアクティブレベルでないときに補正
値ＯＦ２を“２”とする補正値ＯＦ２を生成する第２の
補正値生成回路１１を設けている。さらに、ＡＤＩにＯ
Ｆ２を加算し補正済入力アドレスＡＤＩ０を出力する第
２のアドレス補正回路１２と、ＡＤＩ０に従い前記ｍ＋
ａのワードから１つのワードを選択するワード選択回路
１３とを備える。
【００１７】この実施形態によれば、第１の実施形態と
同様に、アドレス生成回路３が出力する補正前出力アド
レスＡＤＯ０を補正済出力アドレスＡＤＯに補正するこ
とにより、ワード相互の物理的な位置関係をアドレスの
順序と等しく保ったまま、正常に動作しないワードを正
常に動作するワードに置き換え、該当ワードのアドレス
を出力する。
同様に、アドレス生成回路３が出力する補正前出力アド
レスＡＤＯ０を補正済出力アドレスＡＤＯに補正するこ
とにより、ワード相互の物理的な位置関係をアドレスの
順序と等しく保ったまま、正常に動作しないワードを正
常に動作するワードに置き換え、該当ワードのアドレス
を出力する。
【００１８】また、補正前入力アドレスＡＤＩが、全て
の不良ワードより上位にある場合、第２のアドレス比較
回路１０の出力により第２の補正値生成回路１１からの
第２の補正値ＯＦ２は“０”となり、補正前出力アドレ
スＡＤＩがそのままＡＤＩ０となり、ワード選択回路１
３によりワードがアクセスされる。また、ＡＤＩが上位
側にある不良ワードのアドレスと等しいか、あるいはそ
れより下位にある場合、第２の補正値生成回路１１から
のＯＦ２は“１”となり、ＡＤＩに１を足した値がＡＤ
Ｉ０となり、１つ下位にずれたワードがアクセスされ
る。最後に、ＡＤＩが下位側にある不良ワードのアドレ
スより１つ少ない値と等しいか、あるいはそれより下位
にある場合、第２の補正値生成回路１１からのＯＦ２は
“２”となり、ＡＤＩに２を足した値がＡＤＩ０とな
り、２つ下位にずれたワードがアクセスされる。
の不良ワードより上位にある場合、第２のアドレス比較
回路１０の出力により第２の補正値生成回路１１からの
第２の補正値ＯＦ２は“０”となり、補正前出力アドレ
スＡＤＩがそのままＡＤＩ０となり、ワード選択回路１
３によりワードがアクセスされる。また、ＡＤＩが上位
側にある不良ワードのアドレスと等しいか、あるいはそ
れより下位にある場合、第２の補正値生成回路１１から
のＯＦ２は“１”となり、ＡＤＩに１を足した値がＡＤ
Ｉ０となり、１つ下位にずれたワードがアクセスされ
る。最後に、ＡＤＩが下位側にある不良ワードのアドレ
スより１つ少ない値と等しいか、あるいはそれより下位
にある場合、第２の補正値生成回路１１からのＯＦ２は
“２”となり、ＡＤＩに２を足した値がＡＤＩ０とな
り、２つ下位にずれたワードがアクセスされる。
【００１９】このように、連想記憶装置の外からの補正
前入力アドレスＡＤＩに第２の補正値ＯＦ２を加算する
ことにより、ワード相互の物理的な位置関係をアドレス
の順序と等しく保ったまま正常に動作しないワードを正
常に動作するワードに置き換え、ワードに対するアクセ
スを行う。
前入力アドレスＡＤＩに第２の補正値ＯＦ２を加算する
ことにより、ワード相互の物理的な位置関係をアドレス
の順序と等しく保ったまま正常に動作しないワードを正
常に動作するワードに置き換え、ワードに対するアクセ
スを行う。
【００２０】なお、第１のアドレス補正回路８と第２の
アドレス補正回路１２はＯＦとＯＦ２、ＡＤＯとＡＤＩ
０、ＡＤＯ０とＡＤＩを切り替えるスイッチを設けるこ
とにより１つの加算機で実現できる。
アドレス補正回路１２はＯＦとＯＦ２、ＡＤＯとＡＤＩ
０、ＡＤＯ０とＡＤＩを切り替えるスイッチを設けるこ
とにより１つの加算機で実現できる。
【００２１】
【発明の効果】以上説明したように本発明は、アドレス
生成回路から出力される補正前出力アドレスに、不良ワ
ードのアドレスと補正前出力アドレスから生成した補正
値を加算することで、ワード相互の物理的な位置関係を
アドレスの順序と等しく保ったまま、ｍ個の通常ワード
に対しａ個の冗長ワードを任意に置き換えて不良ワード
の救済を行うため、不良ワードを冗長ワードに置き換え
る際に制限がなく、従来の連想記憶装置より少ない冗長
ワードで高い製造歩留りをもたらす効果がある。また、
冗長切り替えに必要な情報を冗長ワード使用フラグ記憶
回路と不良アドレス記憶回路とで構成される記憶手段で
記憶するが、これらの回路はワードの位置と関係なく自
由に配置できるため、各ワードと隣接して記憶回路を構
成する必要のある従来の連想記憶装置と比較して面積オ
ーバヘッドを小さくできる。
生成回路から出力される補正前出力アドレスに、不良ワ
ードのアドレスと補正前出力アドレスから生成した補正
値を加算することで、ワード相互の物理的な位置関係を
アドレスの順序と等しく保ったまま、ｍ個の通常ワード
に対しａ個の冗長ワードを任意に置き換えて不良ワード
の救済を行うため、不良ワードを冗長ワードに置き換え
る際に制限がなく、従来の連想記憶装置より少ない冗長
ワードで高い製造歩留りをもたらす効果がある。また、
冗長切り替えに必要な情報を冗長ワード使用フラグ記憶
回路と不良アドレス記憶回路とで構成される記憶手段で
記憶するが、これらの回路はワードの位置と関係なく自
由に配置できるため、各ワードと隣接して記憶回路を構
成する必要のある従来の連想記憶装置と比較して面積オ
ーバヘッドを小さくできる。
【図１】本発明の第１の実施形態のブロック回路図であ
る。
る。
【図２】本発明の第２の実施形態のブロック回路図であ
る。
る。
【図３】従来の連想記憶装置の一例を示すブロック回路
図である。
図である。
１ 通常ワード ２ 冗長ワード ３ アドレス生成回路 ４ 冗長ワード使用フラグ記憶回路 ５ 不良アドレス記憶回路 ６ 第１のアドレス比較回路 ７ 第１の補正値生成回路 ８ 第１のアドレス補正回路 ９ 無効検出回路 １０ 第２のアドレス比較回路 １１ 第２の補正値生成回路 １２ 第２のアドレス補正回路 １３ ワード選択回路
Claims (7)
- 【請求項１】 情報を記憶するとともにその記憶してい
る情報に対する検索結果を生成して出力するｍ個（ｍは
２以上の整数）の通常ワードとａ個（ａは１以上の整
数）の冗長ワードからなるｍ＋ａ個のワードを有し、前
記各ワードから出力される検索結果を処理し、該当する
ワードの１つを選択してその補正前出力アドレスを生成
するｍ＋ａ入力のアドレス生成手段と、前記冗長ワード
に対応して設けられ、前記ワード中に不良ワードが存在
してこの不良ワードに代えて前記冗長ワードを使用する
ときにその冗長ワードの使用を示すデータ及び前記不良
ワードのアドレスを記憶する記憶手段と、前記記憶手段
から冗長ワードの使用が示されたときに前記補正前出力
アドレスと前記記憶手段に記憶された記憶アドレスとを
比較し、前記補正前出力アドレスが記憶アドレスよりも
大きいときに大なり信号を発生し、また両者が等しいと
きに一致信号を発生するアドレス比較手段と、前記大な
り信号に従いアドレス補正値を生成する補正値生成手段
と、前記アドレス補正値を前記補正前出力アドレスに加
算することにより補正済出力アドレスの生成を行うアド
レス補正手段と、前記補正済出力アドレスが通常ワード
の範囲にないとき、或いは前記一致信号が出力されたと
きに無効信号を発生する無効検出手段とを備えることを
特徴とする連想記憶装置。 - 【請求項２】 前記補正値生成手段は、大なり信号それ
ぞれの値の状態に基づき、これら状態の組み合わせに対
応したアドレス補正値を生成する請求項１に記載の連想
記憶装置。 - 【請求項３】 情報を記憶するとともにその記憶してい
る情報に対する検索結果を生成して出力するｍ個（ｍは
２以上の整数）の通常ワードとａ個（ａは１以上の整
数）の冗長ワードからなるｍ＋ａ個のワードを有し、前
記各ワードから出力される検索結果を処理し、該当する
ワードの１つを選択してその補正前出力アドレスを生成
するｍ＋ａ入力のアドレス生成手段と、前記冗長ワード
に対応して設けられ、前記ワード中に不良ワードが存在
してこの不良ワードに代えて前記冗長ワードを使用する
ときにその冗長ワードの使用を示すデータ及び前記不良
ワードのアドレスを記憶する記憶手段と、前記記憶手段
から冗長ワードの使用が示されたときに前記補正前出力
アドレスと前記記憶手段に記憶された記憶アドレスとを
比較し、前記補正前出力アドレスが記憶アドレスよりも
大きいときに大なり信号を発生し、また両者が等しいと
きに一致信号を発生する第１のアドレス比較手段と、前
記大なり信号に従いアドレス補正値を生成する第１の補
正値生成手段と、前記アドレス補正値を前記補正前出力
アドレスに加算することにより補正済出力アドレスの生
成を行う第１のアドレス補正手段と、前記補正済出力ア
ドレスが通常ワードの範囲にないとき、或いは前記一致
信号が出力されたときに無効信号を発生する無効検出手
段と、外部から入力される補正前入力アドレスと前記不
良ワードアドレスとを比較し、冗長ワードの使用が示さ
れたときに前記補正前入力アドレスが不良ワードアドレ
スから所定の定数を引いた値以上であり、その不良ワー
ドより下位のワードに置き換える場合には以上信号を出
力する第２のアドレス比較手段と、前記以上信号より第
２のアドレス補正値を生成する第２の補正値生成手段
と、前記補正前出力アドレスに前記第２のアドレス補正
値を加算し補正済入力アドレスを出力する第２のアドレ
ス補正手段と、補正済入力アドレスに従い１つのワード
を選択するワード選択手段とを備えることを特徴とする
連想記憶装置。 - 【請求項４】 前記第１の補正値生成手段は、大なり信
号のそれぞれの値の状態に基づき、これら状態の組み合
わせに対応したアドレス補正値を生成する請求項３に記
載の連想記憶装置。 - 【請求項５】 前記第２の補正値生成手段は、以上信号
のそれぞれの値の状態に基づき、これら状態の組み合わ
せに対応した第２のアドレス補正値を生成する請求項３
または４に記載の連想記憶装置。 - 【請求項６】 前記無効検出手段には補正済出力アドレ
スの最上位のみが入力され、この最上位の値に基づいて
無効信号を発生する請求項１ないし５のいずれかに記載
の連想記憶装置。 - 【請求項７】 前記記憶手段は複数個設けられ、かつ各
記憶手段の不良アドレスの上位から下位までの順序が固
定されてなる請求項１ないし６のいずれかに記載の連想
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7255544A JP2738363B2 (ja) | 1995-09-07 | 1995-09-07 | 連想記憶装置 |
| US08/704,982 US5677883A (en) | 1995-09-07 | 1996-08-29 | Semiconductor associative memory device with address corrector for generating formal address signal representative of one of regular memory words partially replaced with redundant memory word |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7255544A JP2738363B2 (ja) | 1995-09-07 | 1995-09-07 | 連想記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0973794A JPH0973794A (ja) | 1997-03-18 |
| JP2738363B2 true JP2738363B2 (ja) | 1998-04-08 |
Family
ID=17280208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7255544A Expired - Fee Related JP2738363B2 (ja) | 1995-09-07 | 1995-09-07 | 連想記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5677883A (ja) |
| JP (1) | JP2738363B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2812262B2 (ja) * | 1995-08-31 | 1998-10-22 | 日本電気株式会社 | 連想記憶装置 |
| FR2775114B1 (fr) * | 1998-02-19 | 2000-04-14 | Sgs Thomson Microelectronics | Memoire programmable non-volatile et procede de programmation d'une telle memoire |
| US6341327B1 (en) * | 1998-08-13 | 2002-01-22 | Intel Corporation | Content addressable memory addressable by redundant form input |
| US6172933B1 (en) | 1998-09-04 | 2001-01-09 | Intel Corporation | Redundant form address decoder for memory system |
| US6496876B1 (en) * | 1998-12-21 | 2002-12-17 | Micron Technology, Inc. | System and method for storing a tag to identify a functional storage location in a memory device |
| DE19947041C2 (de) * | 1999-09-30 | 2001-11-08 | Infineon Technologies Ag | Integrierter dynamischer Halbleiterspeicher mit redundanten Einheiten von Speicherzellen und Verfahren zur Selbstreparatur |
| EP1369878A1 (en) * | 2002-06-04 | 2003-12-10 | Infineon Technologies AG | System for testing a group of functionally independent memories and for replacing failing memory words |
| US6873567B2 (en) * | 2002-08-09 | 2005-03-29 | International Business Machines Corporation | Device and method for decoding an address word into word-line signals |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03276495A (ja) * | 1990-03-27 | 1991-12-06 | Nippon Telegr & Teleph Corp <Ntt> | 連想メモリ装置 |
| JP3051141B2 (ja) * | 1990-07-23 | 2000-06-12 | 日本電信電話株式会社 | 連想メモリ装置 |
| JP2966638B2 (ja) * | 1992-04-17 | 1999-10-25 | 三菱電機株式会社 | ダイナミック型連想メモリ装置 |
| JP3224317B2 (ja) * | 1993-10-08 | 2001-10-29 | 富士通株式会社 | 冗長アドレスデコーダ |
-
1995
- 1995-09-07 JP JP7255544A patent/JP2738363B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-29 US US08/704,982 patent/US5677883A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0973794A (ja) | 1997-03-18 |
| US5677883A (en) | 1997-10-14 |
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Legal Events
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