JP2736249B2 - Semiconductor storage device - Google Patents

Description

【発明の詳細な説明】 【０００１】 【発明の属する技術分野】この発明はワード線の選択駆
動方法を改良した半導体記憶装置に関する。 【０００２】 【従来の技術】集積回路化された半導体記憶装置（以
下、ＩＣメモリと称する）において、高速、高集積度お
よび低消費電力等の特性を実現するためには情報の書き
込み、読み出し動作におけるワード線での信号伝播遅延
時間を小さくするとともに、メモリセルからビット線に
読み出される信号電圧を十分に確保する必要がある。こ
のような要望から、ＩＣメモリではメモリセルを複数の
ブロックに分割し、それぞれのメモリブロック毎にメモ
リセルを選択するようにしている。 【０００３】図３はメモリセルが複数のブロックに分割
され、複数のメモリブロックを有する従来のＩＣメモリ
のブロック図である。図において、11，11…はそれぞれ
複数のメモリセルが設けられているメモリブロックであ
る。これらメモリブロック11内には一つのメモリブロッ
クで示されるように、メモリセルを選択するためのワー
ド線12およびビット線13がそれぞれ設けられている。図
示しないが、メモリセルはこのワード線12とビット線13
の各交差位置にそれぞれ配置されている。 【０００４】14，14…は上記メモリブロック11それぞれ
に対応して設けられ、行アドレス信号に応じて各メモリ
セルブロック11内のワード線12を選択する行デコーダで
ある。15，15…は例えば横方向で隣接した一対のメモリ
ブロック11毎に設けられ、列アドレス信号に応じてメモ
リブロック11内のビット線13を選択する列デコーダであ
る。なお、この場合、上記行デコーダ14は各メモリブロ
ック11に一対一に対応して設けられているが、上記列デ
コーダ15と同様に例えば縦方向で隣接した一対のメモリ
ブロック11毎にそれぞれ１個づつ設けるようにしてもよ
い。 【０００５】16，16…はそれぞれ上記行デコーダ14およ
び列デコーダ15によって選択される少なくとも一つのメ
モリセルに関し、情報の読み出し時には対応するメモリ
セルからの読み出し情報を増幅して保持し、情報の書き
込み時には対応するメモリセルに対して書き込むべき外
部からの書き込み情報を保持するセンスアンプである。
さらに17は駆動信号φ１を発生し上記行デコーダ14に対
して出力する駆動信号発生回路である。ここで、このメ
モリがダイナミック型のＲＡＭ（ランダム・アクセス・
メモリ）である場合、上記駆動信号発生回路17は行アド
レス信号に同期して供給される行アドレス・ストローブ
信号／ＲＡＳの変化に応動して上記駆動信号φ１を発生
する。 【０００６】図４は上記従来のメモリにおける各行デコ
ーダ14の具体的な構成を示す回路図である。なお、以下
の説明においてＭＯＳトランジスタはすべてエンハンス
メントモードでＮチャネルのものであるとする。高電位
の電源電圧Ｖｃｃ印加点とデコード信号出力端21との間
にはトランジスタ22が挿入されている。このトランジス
タ22のゲートにはプリチャージ信号φ２が供給されるよ
うになっている。また、上記デコード信号出力端21と基
準電位の電源電圧Ｖｓｓ印加点との間には複数のトラン
ジスタ23，23…が並列に挿入されている。これら複数の
トランジスタ23，23…はデコード用のものであり、各ゲ
ートには前記行アドレス信号の特定の組合わせからなる
各ビット信号が供給されるようになっている。 【０００７】また、上記デコード信号出力端21にはトラ
ンジスタ24のゲートが接続されている。このトランジス
タ24のソース、ドレイン間の一端には前記駆動信号発生
回路17で発生される駆動信号φ１が供給されるようにな
っており、ソース、ドレイン間の他端は対応するワード
線12に接続されている。 【０００８】すなわち、このような行デコーダ14では、
始めにトランジスタ22のゲートにプリチャージ信号φ２
が供給されてデコード信号出力端21が“１”レベルに充
電される。次に行アドレス信号が成立し、行アドレス・
ストローブ信号／ＲＡＳに基づいて駆動信号発生回路17
で駆動信号φ１が発生される際に、ただ一つの行デコー
ダ14で論理が成立してそのデコード用のすべてのトラン
ジスタ23，23…がオフ状態にされる。すると、そのデコ
ード信号出力端21は“１”レベルのままにされ、トラン
ジスタ24はオン状態にされる。従って、このトランジス
タ24に供給された駆動信号φ１により、対応するワード
線12が“１”レベルに充電される。この後、このワード
線12に接続されているすべてのメモリセルがアクセスさ
れ、その後に供給される列アドレス信号に基づき列デコ
ーダ15が特定のビット線13を選択することによって一つ
のメモリブロック11内で少なくとも一つのメモリセルが
選択され、この後、このメモリセルに対して情報の書き
込みもしくは読み出しが行われる。このとき、他の行デ
コーダ14では論理が成立せず、デコード用のいずれか一
つのトランジスタ23がオン状態にされて、そのデコード
信号出力端21は“０”レベルに放電される。従って、ト
ランジスタ24はオフ状態にされ、駆動信号φ１は対応す
るワード線12には供給されない。 【０００９】 【発明が解決しようとする課題】従来のメモリでは、ワ
ード線12を選択するために用いられる駆動信号φ１をす
べての行デコーダ14に対して並列に供給し、各行デコー
ダ14でそれぞれのワード線12を各行アドレス信号に応じ
て“１”レベルに充電するかどうかを決定している。こ
のようなメモリは、メモリセルの数が少なく、信号φ１
を供給すべき行デコーダ14の数が少ないような場合には
特に問題は発生しない。しかしながら、集積度の著しい
向上に伴い、メモリセルの数が増大し、これに比例して
行デコーダ14の数が多くなるような場合に問題となる。
このような場合には駆動信号発生回路17と行デコーダ14
との間の配線の数が増加し、かつそれぞれの配線長も長
くなる。また、これらの配線に存在する容量は、最終的
に駆動信号φ１で駆動すべき一つのワード線12に存在す
るものの数倍にも達する。加えてこの配線の抵抗値も増
加するので、ワード線12に電荷を供給して“１”レベル
に充電する前に駆動信号φ１はかなり減衰する。従っ
て、従来では選択されたワード線12が十分“１”レベル
に立ち上がるまでに多くの時間が必要となり、この結
果、動作速度が遅くなるという欠点がある。 【００１０】また、動作速度を改善するには信号φ１の
電流容量を大きくする必要があり、そのためには駆動信
号発生回路17を構成するトランジスタの素子面積を大き
くする必要がある。すると、この場合には集積化の際の
チップ面積が大きくなってしまう。 【００１１】この発明は上記のような事情を考慮してな
されたものであり、その目的は、選択されたワード線を
短時間で駆動でき、これにより動作速度の高速化を達成
することができ、かつ集積化の際のチップ面積も十分に
小さくできる半導体記憶装置を提供することにある。 【００１２】 【課題を解決するための手段】この発明の半導体記憶装
置は、少なくとも二つの組に分類された複数のメモリブ
ロックと、上記各メモリブロック内に設けられたメモリ
セル選択用のワード線と、ワード線選択用のアドレス信
号に応じて各メモリブロック内のワード線をそれぞれ選
択する複数の行デコーダと、上記複数のメモリブロック
に対して１個設けられ、上記ワード線を直接充放電駆動
する駆動信号を発生する駆動信号発生手段と、上記駆動
信号発生手段と上記分類された各組のメモリブロックに
対応した行デコーダとの間に挿入され、ワード線選択用
のアドレス信号に応じて導通制御され、上記駆動信号を
いずれか１組のメモリブロックに対応した行デコーダに
選択出力する複数のＭＯＳトランジスタからなる駆動信
号選択手段とを具備し、上記駆動信号選択手段は、ソー
ス、ドレイン間が上記駆動信号発生手段と上記分類され
た一つの組のメモリブロックに対応した行デコーダとの
間に挿入され、上記駆動信号発生手段で上記駆動信号が
発生された後に、この駆動信号をワード線選択用のアド
レス信号に応じて選択出力する第１のＭＯＳトランジス
タと、ソース、ドレイン間が上記駆動信号発生手段と上
記分類された他の組のメモリブロックに対応した行デコ
ーダとの間に挿入され、上記駆動信号発生手段で上記駆
動信号が発生された後に、この駆動信号をワード線選択
用のアドレス信号に応じて選択出力する第２のＭＯＳト
ランジスタと、ソース、ドレイン間が、上記分類された
一つの組のメモリブロックに対応した行デコーダと上記
第１のＭＯＳトランジスタとの接続点と基準電位との間
に挿入され、ワード線選択用のアドレス信号に応じて導
通制御される第３のＭＯＳトランジスタと、ソース、ド
レイン間が、上記分類された他の組のメモリブロックに
対応した行デコーダと上記第２のＭＯＳトランジスタと
の接続点と基準電位との間に挿入され、ワード線選択用
のアドレス信号に応じて導通制御される第４のＭＯＳト
ランジスタとを具備し、上記第１および第２のＭＯＳト
ランジスタは同時に導通状態とならないように上記ワー
ド線選択用のアドレス信号で制御されることを特徴とす
る。 【００１３】 【実施の形態】以下、図面を参照してこの発明を実施の
形態により説明する。図１はこの発明に係る半導体記憶
装置をダイナミック型のＲＡＭに実施した場合の構成を
示すブロック図である。この実施の形態では従来例と同
様にＤＲＡＭセルが複数のメモリブロックに分割されて
いる。すなわち、31Ａ，31Ａ…および31Ｂ，31Ｂ…はそ
れぞれメモリブロックである。これらメモリブロック31
Ａ，31Ａ…および31Ｂ，31Ｂ…は、例えば行アドレス信
号の最上位ビット信号に基づいて31Ａの組と31Ｂの組と
の２組に分類されている。すなわち、一方の組の各メモ
リブロック31Ａ内のメモリセルは行アドレス信号の最上
位ビット信号Ａｎが“０”レベルのときに選択されるも
のであり、他方の組の各メモリブロック31Ｂ内のメモリ
セルは行アドレス信号の最上位ビット信号Ａｎが“１”
レベルのときに選択されるものである。これらメモリブ
ロック31Ａ，31Ａ…および31Ｂ，31Ｂ…内には一つのメ
モリブロックで示されるように、メモリセルを選択する
ためのワード線32およびビット線33がそれぞれ設けられ
ている。図示しないが、メモリセルはこのワード線32と
ビット線33の各交差位置にそれぞれ配置されている。 【００１４】34Ａは上記一方の組の各メモリブロック31
Ａそれぞれに対応して設けられ、上記最上位ビットの信
号Ａｎを除く残りの行アドレス信号Ａ１ないしＡｎ−１
に応じて、各メモリブロック31Ａ内のワード線32を選択
するための駆動信号を発生する行デコーダである。同様
に34Ｂは上記他方の組の各メモリブロック31Ｂそれぞれ
に対応して設けられ、上記最上位ビットの信号Ａｎを除
く残りの行アドレス信号Ａ１ないしＡｎ−１に応じて、
各メモリブロック31Ｂ内のワード線32を選択するための
駆動信号を発生する行デコーダである。35，35…は例え
ば横方向で隣接した一対のメモリブロック31毎に設けら
れ、列アドレス信号に応じてメモリブロック31内のビッ
ト線33を選択する列デコーダである。なお、この場合、
上記行デコーダ34Ａおよび34Ｂは各メモリブロック31に
一対一に対応して設けられているが、上記列デコーダ35
と同様に例えば縦方向で隣接した一対のメモリブロック
31毎にそれぞれ１個づつ設けるようにしてもよい。そし
てこれら各行デコーダ34は、最上位ビット信号Ａｎもし
くは／Ａｎがそのゲートに供給されるデコード用のトラ
ンジスタが削除されている点を除けば、それぞれ前記図
４と同様に構成されている。 【００１５】36，36…はそれぞれ上記行デコーダ34Ａも
しくは34Ｂと列デコーダ35によって選択される少なくと
も一つのメモリセルに関し、情報の読み出し時には対応
するメモリセルからの読み出し情報を増幅して保持し、
情報の書き込み時には対応するメモリセルに対して書き
込むべき外部からの書き込み情報を保持するセンスアン
プである。さらに37は情報の書き込み時もしくは読み出
し時に駆動信号φ１を発生する駆動信号発生回路であ
り、この駆動信号発生回路37は行アドレス信号Ａ１ない
しＡｎに同期して供給される行アドレス・ストローブ信
号／ＲＡＳの変化に応動して上記駆動信号φ１を発生す
る周知のものである。上記駆動信号発生回路37で発生さ
れる駆動信号φ１は駆動信号選択回路38に供給される。
この駆動信号選択回路38には前記行アドレス信号の最上
位ビット信号Ａｎが供給されている。駆動信号選択回路
38はこの信号Ａｎに応じて上記駆動信号φ１をφ３もし
くはφ４として選択出力する。ここで選択された一方の
選択信号φ３は前記各行デコーダ34Ａに並列に供給さ
れ、他方の選択信号φ４は前記各行デコーダ34Ｂに並列
に供給される。 【００１６】図２は上記駆動信号選択回路38の具体的な
構成を示す回路図である。この回路は、ゲートに前記行
アドレス信号の最上位ビット信号Ａｎの反転信号／Ａｎ
が供給され、ソース、ドレイン間の一端には上記信号φ
１が供給され、かつ他端からは上記選択信号φ３が出力
されるトランジスタ41と、ゲートに前記行アドレス信号
の最上位ビット信号Ａｎが供給され、ソース、ドレイン
間の一端には上記信号φ１が供給され、かつ他端からは
上記選択信号φ４が出力されるトランジスタ42と、上記
信号φ３の出力端とＶｓｓ印加点との間に挿入され、ゲ
ートに信号Ａｎが供給されるトランジスタ43と、上記信
号φ４の出力端とＶｓｓ印加点との間に挿入され、ゲー
トに信号／Ａｎが供給されるトランジスタ44とで構成さ
れている。 【００１７】上記構成でなるメモリにおいて、行アドレ
ス信号の最上位ビット信号Ａｎが“０”レベルにされ、
一方の組のメモリブロック31Ａ，31Ａ…内のメモリセル
に対して情報の書き込みもしくは読み出しを行なう場
合、駆動信号選択回路38では行アドレス信号の最上位ビ
ット信号Ａｎに基づきトランジスタ41、44がオン状態
に、トランジスタ42、43がオフ状態にされる。従って、
駆動信号発生回路37で信号／ＲＡＳに応動して発生され
た駆動信号φ１は、駆動信号選択回路38からは信号φ３
として出力される。なお、駆動信号選択回路38内でトラ
ンジスタ44がオン状態にされることによって、信号φ４
の出力端は“０”レベルに放電される。このとき、信号
φ３が供給される行デコーダは一方の行デコーダ34Ａ，
34Ａ…のみである。従って、信号φ１を行デコーダ34
Ａ，34Ａ…に対して伝達する配線は従来の半分になり、
信号φ１が伝達される配線の配線容量および配線抵抗は
従来よりも減少する。 【００１８】他方、行アドレス信号の最上位ビット信号
Ａｎが“１”レベルにされ、他方の組のメモリブロック
31Ｂ，31Ｂ…内のメモリセルに対して情報の書き込みも
しくは読み出しを行なう場合、駆動信号選択回路38では
行アドレス信号の最上位ビット信号Ａｎに基づきトラン
ジスタ42、43がオン状態に、トランジスタ41、44がオフ
状態にされる。従って、駆動信号発生回路37で発生され
た駆動信号φ１は、駆動信号選択回路38からは信号φ４
として出力される。このとき、信号φ４が供給される行
デコーダは他方の行デコーダ34Ｂ，34Ｂ…のみである。
従って、信号φ１を行デコーダ34Ｂ，34Ｂ…に対して伝
達する配線は従来の半分になり、この場合にも配線容量
および配線抵抗は従来よりも減少する。 【００１９】このように上記実施の形態によれば、ワー
ド線32を選択駆動するために用いられる駆動信号φ１を
従来のようにすべての行デコーダ34に対して並列に供給
するのではなく、メモリセルが選択されるメモリブロッ
ク31に対応した行デコーダ34にのみ選択的に供給するよ
うにしたので、行デコーダ34の総数が多い場合でも、実
際に信号φ１が供給される行デコーダ34の数は従来の半
分になる。この結果、信号φ１が駆動すべき配線容量は
従来の半分となり、配線の抵抗値も減少するので、選択
されたワード線32が“１”レベルに立ち上がるまでの時
間は従来に比較して大幅に短縮される。この結果、動作
速度の向上が達成される。 【００２０】また、信号φ１の電流容量をさほど大きく
しなくても動作速度を向上させることができるので、駆
動信号発生回路37を構成するトランジスタの素子面積を
大きくする必要がなく、集積化の際にチップ面積の縮小
化も達成することができる。 【００２１】さらに上記実施の形態によれば、駆動信号
選択回路38において行アドレス信号の最上位ビット信号
Ａｎに基づいて信号φ１の選択を行なうようにしている
ので、各行デコーダ34ではこの最上位ビット信号Ａｎに
よるデコードは不要である。このため、各行デコーダ34
においてそれぞれデコード用のトランジスタが１個不要
となり、行デコーダ34の構成が簡単になるという効果も
生じる。 【００２２】なお、この発明は上記実施の形態に限定さ
れるものではなく種々の変形が可能であることはいうま
でもない。例えば、上記実施の形態では複数のメモリブ
ロックを行アドレス信号の最上位ビット信号Ａｎに基づ
いて31Ａの組と31Ｂの組との２組に分類する場合につい
て説明したが、これは行アドレス信号の最上位ビット以
外の信号に基づいて複数のメモリブロックを２組に分類
するように構成してもよい。さらに、駆動信号選択回路
38において信号φ１の選択を１ビットの行アドレス信号
に応じて行なう場合について説明したが、これは駆動信
号選択回路38に供給する行アドレス信号のビット数を増
加させることによって選択数を増加させ、信号φ１を供
給すべき行デコーダの数がさらに少なくなるように構成
してもよい。 【００２３】 【発明の効果】以上説明したようにこの発明によれば、
選択されたワード線を短時間で駆動でき、これにより動
作速度の高速化を達成することができ、かつ集積化の際
のチップ面積も十分に小さくできる半導体記憶装置を提
供することができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having an improved word line selection driving method. 2. Description of the Related Art In a semiconductor memory device integrated into an integrated circuit (hereinafter referred to as an IC memory), in order to realize characteristics such as high speed, high integration, and low power consumption, information writing and reading operations are performed. It is necessary to reduce the signal propagation delay time on the word line and to sufficiently secure the signal voltage read from the memory cell to the bit line. From such a demand, in the IC memory, a memory cell is divided into a plurality of blocks, and a memory cell is selected for each memory block. FIG. 3 is a block diagram of a conventional IC memory having a plurality of memory blocks in which a memory cell is divided into a plurality of blocks. In the figure, reference numerals 11, 11,... Denote memory blocks provided with a plurality of memory cells, respectively. As shown by one memory block, a word line 12 and a bit line 13 for selecting a memory cell are provided in each of the memory blocks 11. Although not shown, the memory cell includes the word line 12 and the bit line 13.
Are arranged at respective intersection positions. Are row decoders which are provided corresponding to the respective memory blocks 11 and select a word line 12 in each memory cell block 11 in accordance with a row address signal. Are column decoders which are provided, for example, for each pair of memory blocks 11 adjacent in the horizontal direction and select the bit lines 13 in the memory blocks 11 according to a column address signal. In this case, the row decoders 14 are provided in one-to-one correspondence with the respective memory blocks 11, but one row decoder 14 is provided for each pair of vertically adjacent memory blocks 11 like the column decoder 15, for example. It may be provided one by one. Are related to at least one memory cell selected by the row decoder 14 and the column decoder 15, respectively. When reading information, the information read from the corresponding memory cell is amplified and held, and the information is written. Sometimes it is a sense amplifier that holds externally written information to be written to the corresponding memory cell.
A drive signal generating circuit 17 generates a drive signal φ1 and outputs it to the row decoder 14. Here, this memory is a dynamic RAM (random access memory).
In the case of a memory, the drive signal generation circuit 17 generates the drive signal φ1 in response to a change in the row address strobe signal / RAS supplied in synchronization with the row address signal. FIG. 4 is a circuit diagram showing a specific configuration of each row decoder 14 in the conventional memory. In the following description, it is assumed that all the MOS transistors are N-channel in the enhancement mode. A transistor 22 is inserted between the high potential power supply voltage Vcc application point and the decode signal output terminal 21. The precharge signal φ2 is supplied to the gate of the transistor 22. A plurality of transistors 23 are inserted in parallel between the decode signal output terminal 21 and a point to which the power supply voltage Vss of the reference potential is applied. The plurality of transistors 23 are used for decoding, and each gate is supplied with a bit signal composed of a specific combination of the row address signals. The decode signal output terminal 21 is connected to the gate of a transistor 24. A drive signal φ1 generated by the drive signal generation circuit 17 is supplied to one end between the source and the drain of the transistor 24, and the other end between the source and the drain is connected to the corresponding word line 12. Have been. That is, in such a row decoder 14,
First, a precharge signal φ2 is applied to the gate of the transistor 22.
Is supplied, and the decode signal output terminal 21 is charged to the “1” level. Next, the row address signal is established, and the row address signal
Drive signal generation circuit 17 based on strobe signal / RAS
When the drive signal .phi.1 is generated at step (1), the logic is established by only one row decoder 14, and all the transistors 23, 23... For the decoding are turned off. Then, the decode signal output terminal 21 is kept at "1" level, and the transistor 24 is turned on. Therefore, the corresponding word line 12 is charged to the "1" level by the drive signal φ1 supplied to the transistor 24. Thereafter, all the memory cells connected to the word line 12 are accessed, and the column decoder 15 selects a specific bit line 13 based on a column address signal supplied thereafter, so that one memory block 11 is accessed. , At least one memory cell is selected, and thereafter, writing or reading of information is performed on this memory cell. At this time, the logic is not established in the other row decoders 14, and any one of the transistors 23 for decoding is turned on, and the decode signal output terminal 21 is discharged to the “0” level. Therefore, the transistor 24 is turned off, and the drive signal φ1 is not supplied to the corresponding word line 12. In a conventional memory, a drive signal φ1 used to select a word line 12 is supplied to all row decoders 14 in parallel, and each row decoder 14 supplies a driving signal φ1 to each row decoder 14. It is determined whether to charge the word line 12 to the “1” level according to each row address signal. Such a memory has a small number of memory cells and a signal φ1
No problem arises particularly when the number of row decoders 14 to be supplied is small. However, a problem arises in a case where the number of memory cells increases with a remarkable improvement in the degree of integration, and the number of row decoders 14 increases in proportion thereto.
In such a case, the drive signal generation circuit 17 and the row decoder 14
And the number of wirings between them increases, and the length of each wiring also increases. Further, the capacitance existing in these wirings is several times as large as that existing in one word line 12 to be finally driven by the drive signal φ1. In addition, since the resistance value of this wiring also increases, the drive signal φ1 is considerably attenuated before the electric charge is supplied to the word line 12 to charge it to the “1” level. Therefore, conventionally, it takes a long time for the selected word line 12 to sufficiently rise to the "1" level, and as a result, there is a disadvantage that the operation speed is reduced. In order to improve the operation speed, it is necessary to increase the current capacity of the signal φ1, and for that purpose, it is necessary to increase the element area of the transistor constituting the drive signal generation circuit 17. Then, in this case, the chip area at the time of integration becomes large. The present invention has been made in consideration of the above circumstances, and has as its object to drive a selected word line in a short time, thereby achieving an increase in operating speed. Another object of the present invention is to provide a semiconductor memory device capable of sufficiently reducing the chip area at the time of integration. A semiconductor memory device according to the present invention includes a plurality of memory blocks classified into at least two sets, and a word line for selecting a memory cell provided in each of the memory blocks. A plurality of row decoders for respectively selecting word lines in each memory block according to an address signal for word line selection, and one row decoder provided for each of the plurality of memory blocks to directly charge and discharge the word lines
And drive signal generating means for generating a drive signal for being inserted between the row decoder corresponding to said drive signal generating means and the classified each set of memory blocks, conductive in response to the address signal for the word line selection And a drive signal selection means comprising a plurality of MOS transistors which is controlled to selectively output the drive signal to a row decoder corresponding to any one of the memory blocks. The driving signal generating unit is inserted between the row decoder corresponding to the one set of memory blocks classified as above and the driving signal is generated by the driving signal generating unit.
A first MOS transistor for selecting and outputting the drive signal in accordance with an address signal for selecting a word line after the signal is generated; , And inserted by the drive signal generating means.
After the drive signal is generated, the second MOS transistor for selectively outputting the drive signal in accordance with the address signal for selecting a word line, and the source and the drain correspond to the set of memory blocks classified as described above. A third MOS transistor, which is inserted between the connection point between the row decoder and the first MOS transistor and the reference potential and whose conduction is controlled in accordance with a word line selection address signal, and between the source and the drain. Is inserted between a reference point and a connection point between a row decoder corresponding to the other group of memory blocks and the second MOS transistor, and is controlled to be conductive according to an address signal for selecting a word line. A fourth MOS transistor, and the first and second MOS transistors are connected to each other so that the first and second MOS transistors are not simultaneously turned on. Characterized in that it is controlled by the scan signal. Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing a configuration when a semiconductor memory device according to the present invention is implemented in a dynamic RAM. In this embodiment, a DRAM cell is divided into a plurality of memory blocks as in the conventional example. That is, 31A, 31A... And 31B, 31B. These memory blocks 31
.. And 31B, 31B... Are classified into two sets, 31A set and 31B set, for example, based on the most significant bit signal of the row address signal. That is, the memory cells in each memory block 31A of one set are selected when the most significant bit signal An of the row address signal is at "0" level, and the memory cells in each memory block 31B of the other set are selected. In the cell, the most significant bit signal An of the row address signal is "1".
This is the one that is selected at the level. Each of the memory blocks 31A, 31A... And 31B, 31B... Is provided with a word line 32 and a bit line 33 for selecting a memory cell, as shown by one memory block. Although not shown, the memory cells are arranged at respective intersections of the word lines 32 and the bit lines 33. Reference numeral 34A denotes each of the memory blocks 31 of the one set.
A, and the remaining row address signals A1 to An-1 excluding the most significant bit signal An are provided.
Is a row decoder for generating a drive signal for selecting the word line 32 in each memory block 31A. Similarly, 34B is provided corresponding to each of the other set of memory blocks 31B, and in accordance with the remaining row address signals A1 to An-1 excluding the most significant bit signal An,
This is a row decoder that generates a drive signal for selecting the word line 32 in each memory block 31B. .. Are column decoders provided for, for example, a pair of memory blocks 31 adjacent in the horizontal direction and selecting the bit lines 33 in the memory blocks 31 according to a column address signal. In this case,
The row decoders 34A and 34B are provided in one-to-one correspondence with the respective memory blocks 31.
A pair of memory blocks adjacent in the vertical direction, for example
One for each 31 may be provided. Each of these row decoders 34 has the same configuration as that of FIG. 4 except that the decoding transistor for supplying the most significant bit signal An or / An to its gate is omitted. .. Are associated with at least one memory cell selected by the row decoder 34A or 34B and the column decoder 35, and when reading information, amplify and hold the information read from the corresponding memory cell.
At the time of writing information, it is a sense amplifier that holds externally written information to be written to a corresponding memory cell. Reference numeral 37 denotes a drive signal generation circuit for generating a drive signal φ1 at the time of writing or reading information. The drive signal generation circuit 37 supplies a row address strobe signal / RAS supplied in synchronization with the row address signals A1 to An. The drive signal φ1 is generated in response to a change in the driving signal φ1. The drive signal φ1 generated by the drive signal generation circuit 37 is supplied to a drive signal selection circuit 38.
The drive signal selection circuit 38 is supplied with the most significant bit signal An of the row address signal. Drive signal selection circuit
38 selectively outputs the drive signal φ1 as φ3 or φ4 in response to the signal An. The one selection signal φ3 selected here is supplied in parallel to each row decoder 34A, and the other selection signal φ4 is supplied in parallel to each row decoder 34B. FIG. 2 is a circuit diagram showing a specific configuration of the drive signal selection circuit 38. In this circuit, the inverted signal / An of the most significant bit signal An of the row address signal is applied to the gate.
Is supplied to one end between the source and the drain.
1 is supplied from the other end, the transistor 41 from which the selection signal φ3 is output, the most significant bit signal An of the row address signal is supplied to the gate, and the signal φ1 is supplied to one end between the source and the drain. A transistor 42 supplied with the selection signal φ4 from the other end and a transistor 43 inserted between the output terminal of the signal φ3 and the Vss application point and supplied with the signal An to the gate; A transistor 44 is inserted between the output terminal of the signal φ4 and the Vss application point, and has a gate supplied with the signal / An. In the memory having the above configuration, the most significant bit signal An of the row address signal is set to the “0” level,
When writing or reading information to or from a memory cell in one of the memory blocks 31A, 31A,..., The drive signal selection circuit 38 turns on the transistors 41 and 44 based on the most significant bit signal An of the row address signal. Then, the transistors 42 and 43 are turned off. Therefore,
Drive signal φ1 generated in response to signal / RAS by drive signal generation circuit 37 receives signal φ3 from drive signal selection circuit 38.
Is output as When the transistor 44 is turned on in the drive signal selection circuit 38, the signal φ4
Is discharged to the "0" level. At this time, the row decoder to which signal φ3 is supplied is one of row decoders 34A, 34A,
34A ... only. Therefore, the signal φ1 is supplied to the row decoder 34.
A, 34A ... the wiring transmitted to the half of the conventional,
The wiring capacitance and the wiring resistance of the wiring to which the signal φ1 is transmitted are reduced as compared with the related art. On the other hand, the most significant bit signal An of the row address signal is set to "1" level, and the other set of memory blocks
When writing or reading information to or from the memory cells in 31B, 31B,..., The drive signal selection circuit 38 turns on the transistors 42 and 43 based on the most significant bit signal An of the row address signal and turns on the transistors 41 and 44. Is turned off. Accordingly, the drive signal φ1 generated by the drive signal generation circuit 37 is supplied from the drive signal selection circuit 38 to the signal φ4
Is output as At this time, only the other row decoders 34B, 34B... Are supplied with the signal φ4.
Therefore, the number of wires for transmitting the signal φ1 to the row decoders 34B, 34B,. As described above, according to the above-described embodiment, the drive signal φ1 used for selectively driving the word line 32 is not supplied to all the row decoders 34 in parallel as in the prior art, but is used for the memory. Since the row decoder 34 is selectively supplied only to the row decoder 34 corresponding to the memory block 31 in which the cell is selected, even when the total number of row decoders 34 is large, the number of row decoders 34 to which the signal φ1 is actually supplied is It is half of the conventional one. As a result, the wiring capacitance to be driven by the signal φ1 becomes half of the conventional one, and the resistance value of the wiring also decreases. Therefore, the time required for the selected word line 32 to rise to the “1” level is much longer than in the conventional case. Be shortened. As a result, the operation speed is improved. Further, since the operation speed can be improved without increasing the current capacity of the signal φ1, the element area of the transistor constituting the drive signal generation circuit 37 does not need to be increased. In addition, a reduction in chip area can be achieved. Further, according to the above-described embodiment, since signal φ1 is selected in drive signal selection circuit 38 based on the most significant bit signal An of the row address signal, each row decoder 34 selects this most significant bit. Decoding by the signal An is unnecessary. Therefore, each row decoder 34
In this case, one decoding transistor is not required, and the effect that the configuration of the row decoder 34 is simplified is produced. It is needless to say that the present invention is not limited to the above embodiment, but can be variously modified. For example, in the above embodiment, a case has been described in which a plurality of memory blocks are classified into two sets, a set of 31A and a set of 31B, based on the most significant bit signal An of the row address signal. A plurality of memory blocks may be classified into two sets based on signals other than the most significant bit. Furthermore, a drive signal selection circuit
The case where the signal φ1 is selected in response to the 1-bit row address signal in 38 has been described. However, this is achieved by increasing the number of bits of the row address signal supplied to the drive signal selection circuit 38 to increase the number of selections. The configuration may be such that the number of row decoders to which signal φ1 is supplied is further reduced. As described above, according to the present invention,
It is possible to provide a semiconductor memory device in which a selected word line can be driven in a short time, thereby achieving an increase in operation speed, and a chip area for integration can be sufficiently reduced.

【図面の簡単な説明】 【図１】この発明に係る半導体記憶装置の一実施の形態
の構成を示すブロック図。 【図２】上記実施の形態による半導体記憶装置の一部分
の具体的回路図。 【図３】従来の半導体記憶装置のブロック図。 【図４】図３の従来装置の一部分の回路図。 【符号の説明】 31Ａ，31Ｂ…メモリブロック、 32…ワード線、 33…ビット線、 34Ａ，34Ｂ…行デコーダ、 35…列デコーダ、 36…センスアンプ、 37…駆動信号発生回路、 38…駆動信号選択回路 41、42、43、44…ＭＯＳトランジスタ。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a configuration of an embodiment of a semiconductor memory device according to the present invention. FIG. 2 is a specific circuit diagram of a part of the semiconductor memory device according to the embodiment; FIG. 3 is a block diagram of a conventional semiconductor memory device. FIG. 4 is a circuit diagram of a part of the conventional device of FIG. 3; [Description of Signs] 31A, 31B: memory block, 32: word line, 33: bit line, 34A, 34B: row decoder, 35: column decoder, 36: sense amplifier, 37: drive signal generation circuit, 38: drive signal Selection circuits 41, 42, 43, 44... MOS transistors.

Claims (1)

(57)【特許請求の範囲】 １．少なくとも二つの組に分類された複数のメモリブロ
ックと、 上記各メモリブロック内に設けられたメモリセル選択用
のワード線と、 ワード線選択用のアドレス信号に応じて各メモリブロッ
ク内のワード線をそれぞれ選択する複数の行デコーダ
と、 上記複数のメモリブロックに対して１個設けられ、上記
ワード線を直接充放電駆動する駆動信号を発生する駆動
信号発生手段と、 上記駆動信号発生手段と上記分類された各組のメモリブ
ロックに対応した行デコーダとの間に挿入され、ワード
線選択用のアドレス信号に応じて導通制御され、上記駆
動信号をいずれか１組のメモリブロックに対応した行デ
コーダに選択出力する複数のＭＯＳトランジスタからな
る駆動信号選択手段とを具備し、 上記駆動信号選択手段は、 ソース、ドレイン間が上記駆動信号発生手段と上記分類
された一つの組のメモリブロックに対応した行デコーダ
との間に挿入され、上記駆動信号発生手段で上記駆動信
号が発生された後に、この駆動信号をワード線選択用の
アドレス信号に応じて選択出力する第１のＭＯＳトラン
ジスタと、 ソース、ドレイン間が上記駆動信号発生手段と上記分類
された他の組のメモリブロックに対応した行デコーダと
の間に挿入され、上記駆動信号発生手段で上記駆動信号
が発生された後に、この駆動信号をワード線選択用のア
ドレス信号に応じて選択出力する第２のＭＯＳトランジ
スタと、 ソース、ドレイン間が、上記分類された一つの組のメモ
リブロックに対応した行デコーダと上記第１のＭＯＳト
ランジスタとの接続点と基準電位との間に挿入され、ワ
ード線選択用のアドレス信号に応じて導通制御される第
３のＭＯＳトランジスタと、 ソース、ドレイン間が、上記分類された他の組のメモリ
ブロックに対応した行デコーダと上記第２のＭＯＳトラ
ンジスタとの接続点と基準電位との間に挿入され、ワー
ド線選択用のアドレス信号に応じて導通制御される第４
のＭＯＳトランジスタとを具備し、 上記第１および第２のＭＯＳトランジスタは同時に導通
状態とならないように上記ワード線選択用のアドレス信
号で制御されることを特徴とする半導体記憶装置。 ２．前記第１、第２、第３及び第４のＭＯＳトランジス
タが同一導電型であることを特徴とする請求項１に記載
の半導体記憶装置。 ３．前記１及び第３のＭＯＳトランジスタが互いに相補
なアドレス信号に応じて導通制御され、前記２及び第４
のＭＯＳトランジスタが互いに相補なアドレス信号に応
じて導通制御されることを特徴とする請求項２に記載の
半導体記憶装置。 ４．前記第１及び第４のＭＯＳトランジスタを導通制御
するための前記アドレス信号が同一の第１アドレス信号
であり、かつ前記第２及び第３のＭＯＳトランジスタを
導通制御するための前記アドレス信号が同一の第２アド
レス信号であり、上記第１アドレス信号と第２アドレス
信号が互いに相補な信号であることを特徴とする請求項
２に記載の半導体記憶装置。 ５．前記第１、第２、第３及び第４のＭＯＳトランジス
タがＮチャネルであることを特徴とする請求項４に記載
の半導体記憶装置。(57) [Claims] A plurality of memory blocks classified into at least two sets; a word line for selecting a memory cell provided in each of the memory blocks; and a word line in each of the memory blocks according to a word line selecting address signal. a plurality of row decoders for respectively selecting, one provided for the plurality of memory blocks, and the driving signal generating means for generating a drive signal for directly charging and discharging driving the word line, the drive signal generating means and the classification Is inserted between the row decoder corresponding to each set of memory blocks, and conduction control is performed in accordance with an address signal for selecting a word line. The drive signal is supplied to a row decoder corresponding to any one of the set of memory blocks. And a drive signal selecting means comprising a plurality of MOS transistors for selectively outputting the data. It is inserted between the row decoder corresponding to the drive signal generating means and the classified one set of memory blocks, the drive signal in the drive signal generating means
After the signal is generated, a first MOS transistor for selectively outputting this drive signal in accordance with an address signal for selecting a word line; The drive signal is inserted between the row decoder corresponding to the memory block and the drive signal generation means.
Is generated, a second MOS transistor for selectively outputting the drive signal in accordance with an address signal for selecting a word line, and a row between a source and a drain corresponding to the one set of memory blocks classified as described above. A third MOS transistor inserted between a connection point between a decoder and the first MOS transistor and a reference potential and controlled to be conductive in accordance with a word line selection address signal, and a source and a drain between the third MOS transistor and the source A second line is inserted between a reference point and a connection point between a row decoder corresponding to another group of memory blocks and the second MOS transistor, and is controlled to be conductive according to a word line selection address signal. 4
Wherein the first and second MOS transistors are controlled by the word line selecting address signal so as not to be simultaneously turned on. 2. 2. The semiconductor memory device according to claim 1, wherein said first, second, third and fourth MOS transistors are of the same conductivity type. 3. The conduction of the first and third MOS transistors is controlled in accordance with complementary address signals, and the second and fourth MOS transistors are controlled.
3. The semiconductor memory device according to claim 2, wherein said MOS transistors are controlled in conduction in accordance with mutually complementary address signals. 4. The address signals for controlling the conduction of the first and fourth MOS transistors are the same first address signal, and the address signals for controlling the conduction of the second and third MOS transistors are the same. 3. The semiconductor memory device according to claim 2, wherein the first address signal is a second address signal, and the first address signal and the second address signal are signals complementary to each other. 5. 5. The semiconductor memory device according to claim 4, wherein said first, second, third and fourth MOS transistors are N-channel.