JP2735178B2 - Method for manufacturing liquid crystal display panel with thin film transistor - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は有機樹脂もしくはガラス等の絶縁基板に設け
られた薄膜トランジスタを有する液晶表示パネルの製造
方法に関する。 〔従来の技術〕 薄膜トランジスタを有するアクティブマトリックス液
晶表示パネルにおいて、薄膜トランジスタを形成するた
めの半導体材料として無定形シリコン及びシリコン，ゲ
ルマニウム等の無定形混晶を用いたデバイスは、その半
導体材料成膜温度が低温であることから、絶縁基板とし
て、ガラスや有機樹脂なども用いられ、大面積デバイス
が得られるばかりでなく、低コストも達成されている。 このような薄膜トランジスタ付液晶表示パネルの製造
方法の代表例として、無定形シリコン（ａ−Si）薄膜ト
ランジスタ（TFT）を設け、液晶表示（LCD）パネルとす
る方法について次に述べる。アクティブマトリックスLC
D用のTFTは逆スタガード構造と順スタガード構造とがあ
るが、積層する電極関係でゲート電極が下部電極となる
か、又は上部電極となるかの違いで、TFTの基本構造は
変らない。例えば逆スタガードTFTをアレイ化したLCDの
製造方法は次のような工程を経る。 まず、ガラス等の絶縁基板上にゲート電極及びゲート
バスをクロムなどの金属膜で設ける。次にプラズマCVD
によりSiO₂もしくはSiNxなどのゲート絶縁膜及びａ−Si
膜を形成する。次にゲート電極近傍のTFT領域のａ−Si
膜を素子分離形成する。次にITO等の表示電極をマトリ
ックスアレーのます目内に設ける。次にその表示電極と
TFTのソース電極の接続と、ドレイン電極及びドレイン
バスの接続とをAlなどの金属膜で形成する。以上がTFT
アレーの作成の基本であるが、作成されたTFTの特性チ
ェックが微細なアレーのため困難であった。そこで、第
４図にTFTマトリックスパネルの模式的な平面図に示す
ように、基板41上に設けた表示面48から導出されるゲー
トバス42の全てを短絡したゲートシャントバス43を設
け、同じく表示面から導出されるドレインバス44の全て
を短絡したドレインシャントバス45とを設ける方法が考
えられていた。この方法によれば表示面48内のマトリッ
クス内のTFTの特性評価は全ゲートバス42がゲートシャ
ントバス43、全ドレインバス44がドレインシャントバス
45を用いれば、任意の場所のTFTをソース電極と接続さ
れた表示電極にプローブを当てることによって行うこと
ができる利点を有していた。特性評価後切断マーカ47で
規定される大きさに基板41を切断してTFTマトリックス
パネルが形成される。そのTFTの特性の代表例は第５図
に示すようなゲート電圧対ドレイン電流特性が得られ
る。 〔発明が解決しようとする問題点〕 しかしながら、LCDの製造にはその後液晶分子を配向
させるために、TFTアレー基板及び対向基板とも配向処
理を施す必要がある。配向処理した両基板を積層接合
し、液晶を封入し、切断形成してゲートバス，ドレイン
バス，対向電極の各端子を出し、偏光板を張り合わせて
LCDパネルが完成する。この後工程の液晶分子の並びを
一定にするため配向処理におけるこすり、すなわちラビ
ングにより、前述のTFT特性が大幅に変化してしまう問
題が有った。有機樹脂基板を用いた場合その変化の度合
がさらに大きいものであった。 第５図のゲート電圧対ドレイン電流の特性において、
ラビング前の特性ａはラビングによって、特性b,cのご
とくTFTの動作しきい値電圧（V_th）が大きく正方向もし
くは負方向に変化する問題があった。したがって、例え
ばｂのようになった場合、特性ａで得られるようなゲー
ト電圧（V_G）が10Vでは動作せず、逆に特性ｃのように
なった場合には、特性ａではV_GがOVでOFF状態であるべ
きものが、特性ＣではTFTがONとなり表示が誤点灯して
しまう欠点があった。 〔問題点を解決するための手段〕 本発明は、絶縁基板に作り付けられた複数の薄膜トラ
ンジスタを有する液晶表示パネルの製造方法において、
前記複数の薄膜トランジスタの各ゲート電極（またはド
レイン電極）となる第１のバスラインの全てが第１のシ
ャントバスによって接続されるように配線を形成する工
程と、前記複数の薄膜トランジスタの各ドレイン電極
（またはゲート電極）となる第２のバスラインの全てが
第２のシャントバスによって接続され且つ前記第１のシ
ャントバスと前記第２のシャントバスが短絡されるよう
に配線を形成する工程と、前記第１および第２のバスラ
インに電圧を印加して前記薄膜トランジスタのしきい値
電圧を測定する工程と、その後、液晶配向処理における
ラビング処理を施す工程と、しかる後前記第１および第
２のシャントバスを切断除去する工程とを含むものであ
る。 このように、本発明によればゲートバスラインの全て
を短絡し、ドレインバスラインの全てを短絡したばかり
でなく、全ゲートと全ドレインとをも短絡して液晶の配
向処理工程後の切断により各ゲートバスラインと各ドレ
インバスラインとを分離しているので、LCDパネル作成
後の特性の変化が極めて少なく安定したLCDパネルが得
られる。又、各ゲートバスラインと各ドレインバスライ
ンとを共通に短絡するための各シャントバスは新たな工
程を付加せずに、ゲート電極形式と同時に、及びソース
・ドレイン電極形成と同時に行えるため、歩留りが上る
分製造コストが下る利点がある。 〔実施例〕 以下、本発明の実施例について図面を参照して説明す
る。 第１図は本発明の一実施例を説明するために主要工程
順に示した模式的な素子の一部の斜視図である。 第１図（ａ）に示すように、ガラス基板101上に、ゲ
ート102及びゲート102を連結するゲートバス103が形成
され、同時にゲートバス103の終端は各ゲートバスを短
絡するゲートシャントバス104及びゲートシャントバス1
04の延長上に全ゲート・ドレインを短絡するゲート・ド
レインシャント端子106が形成され、さらに同時に後に
シャントバス及びシャント端子を切断除去するための切
断マーカ105が全てC_rを用いて形成される。次に第１図
（ｂ）に示すように、この上にプラズマCVDを用いて窒
化シリコン（SiNx）のゲート絶縁膜107を2000Å、及び
ａ−Si膜を1500Åとリンをドープしたn⁺a−Si膜を200Å
とからなる半導体膜108を、ゲート端子となる部分及び
シャント端子106を被覆しない、表示面よりやや広い領
域に形成される。次に第１図（ｃ）に示すように、TFT
となる領域109のａ−Si半導体膜108を残して各TFTを素
子分離形成される。次に第１図（ｄ）に示すように、表
示電極110となるITOが形成される。次に第１図（ｅ）に
示すように、ソース電極111、ドレイン電極112、及びド
レインバス113をAl3000Åで形成され、同時にドレイン
シャントバス114及びゲートドレインシャント端子106と
が形成され、ゲート形成時のC_rによるゲートドレインシ
ャント端子106とドレイン形成時のAlによるゲート・ド
レインシャント端子とが接続されてそれぞれ同時に形成
される。次に不要なn⁺a−Si膜が除去されて（図示せ
ず）TFTマトリックスアレーが完成される。必要に応じ
てパッシベーション膜がこの後付与される場合もある。 上記TFTマトリックスアレーのTFT特性は次のように特
性評価出来ることが分った。本発明を実施して基板21上
に形成したTFTアレーは第２図に示すように、ゲート・
ドレインシャント端子26によって表示面28から延長する
ゲートバス22とドレインバス24とはゲートシャントバス
23とドレインシャントバス25とを介して全て短絡されて
いる。かつLCD組立前の配向処理のラビング（こすり）
工程まではその短絡状態を保っている。したがって、ゲ
ート電圧V_Gとドレイン電圧V_Dとは独立したパラメータと
して評価できない。しかしながら、第３図に示すように
（V_G＝V_D）対ドレイン電流（I_D）を測定することで、前
述したV_thの変化を検査出来ることが分った。第５図に
示したようにV_D一定の従来のV_G対I_Dより、特性のカーブ
は急峻になるが、V_thの変化が起きた場合でも（V_G＝
V_D）対IDでも同様にその変化分ΔV_thが測定される。 第３図に本発明を実施した場合の特性を示す。配向処
理のラビング工程前の特性はａで示したような特性とな
った。その後ラビング工程を施した後も特性の変化は極
めて少なく、第３図中ｂ又はｃで示すような特性を得そ
の変化量は少なかった。そのΔV_thの値は従来±10〜20V
と著しく大きかったのに比べ、±0.4〜0.7Vと1V以下に
抑えることが出来た。 上述した配向処理のラビング工程の後、対向基板と積
層される。しかる後前述したシャントバス及びシャント
端子を切断マーカより切落して除去される。さらに、液
晶封入及び偏光板の張付けは周知の方法によって行われ
る。 以下の工程を経てTFTLCDパネルの製造が完成する。本
発明を実施したパネルの点灯評価では誤点灯や不動作も
なく安定した表示が得られた。 第１図には逆スタガード構造の例を示したが、次に順
スタガード構造に適用した実施例を述べる。ガラス基板
上に表示電極及びソース電極及びドレイン電極及びドレ
インバス及びドレインシャントバス及びゲートドレイン
シャント端子とをITOにより形成される。次にａ−Si膜
及びSiO₂膜をプラズマCVDにより形成される。次にゲー
ト電極及びゲートバス及びゲートシャントバス及びゲー
ト・ドレインシャント端子をC_rにて形成される。次にそ
のC_rによるパターンと自己整合的にSiO₂及びａ−Si膜が
エッチング除去される。以上でTFTアレー基板が完成す
る。その状態は第２図に示す模式図とほぼ同じであり、
基板上のTFT電極がゲートが下部電極であった第１の実
施例に対し、上部電極となっている。したがって、本実
施例においても、全ゲートとドレインは完全に短絡され
ており、後工程における配向処理のラビング工程で、TF
T特性が変化することなく、安定な製造方法が得られ
る。V_thの変化量も本実施例の場合±0.5〜0.8Vと1V以下
の変化に抑えられ、表付を得るためには駆動回路のわず
かな調整で済み、全ロット良品が得られた。 〔発明の効果〕 以上説明したように、本発明は、絶縁基板に設けられ
たTFTの全ゲート及び全ドレインが短絡されている状態
で配向処理のラビング工程を終えるためTFTの特性の変
化を極めて少なくできる効果がある。この効果は、ガラ
ス及び有機樹脂基板のような絶縁基板上に設けられたTF
Tに、ラビング工程で発生した静電気によりTFTのチャネ
ル近傍に固定電荷が誘起される損傷を極めて少なく出来
る効果と考えられた。又、本発明は、TFTの上部電極と
下部電極のそれぞれの形成時にシャント端子を設けて短
絡する方法であるため、新たな工程増とならない利点が
ある。したがって、低コストで高歩留りのTFTLCD製造方
法が得られる。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a liquid crystal display panel having a thin film transistor provided on an insulating substrate such as an organic resin or glass. [Prior Art] In an active matrix liquid crystal display panel having a thin film transistor, a device using amorphous silicon and an amorphous mixed crystal such as silicon and germanium as a semiconductor material for forming the thin film transistor has a semiconductor material deposition temperature of Since the temperature is low, glass, organic resin, or the like is used as an insulating substrate, so that not only a large-area device is obtained, but also low cost is achieved. As a typical example of a method of manufacturing such a liquid crystal display panel with a thin film transistor, a method of providing an amorphous silicon (a-Si) thin film transistor (TFT) to form a liquid crystal display (LCD) panel will be described below. Active matrix LC
The TFT for D has an inverted staggered structure and a forward staggered structure, but the basic structure of the TFT does not change depending on whether the gate electrode becomes the lower electrode or the upper electrode in relation to the stacked electrodes. For example, a method of manufacturing an LCD in which inverted staggered TFTs are arrayed includes the following steps. First, a gate electrode and a gate bus are provided with a metal film such as chromium on an insulating substrate such as glass. Next, plasma CVD
Gate insulating film such as SiO ₂ or SiNx and a-Si
Form a film. Next, a-Si in the TFT region near the gate electrode
A film is formed by element isolation. Next, a display electrode such as ITO is provided in the square of the matrix array. Next, the display electrode
The connection between the source electrode of the TFT and the connection between the drain electrode and the drain bus are formed of a metal film such as Al. The above is TFT
Although it was the basis of array creation, it was difficult to check the characteristics of the TFTs created because of the fine array. Therefore, as shown in a schematic plan view of the TFT matrix panel in FIG. 4, a gate shunt bus 43 in which all of the gate buses 42 derived from the display surface 48 provided on the substrate 41 are short-circuited is provided, and the same display is performed. A method of providing a drain shunt bus 45 in which all of the drain buses 44 derived from the surface are short-circuited has been considered. According to this method, the characteristics of the TFTs in the matrix in the display surface 48 are evaluated such that all gate buses 42 are gate shunt buses 43 and all drain buses 44 are drain shunt buses.
The use of 45 has the advantage that TFT at any location can be performed by applying a probe to a display electrode connected to the source electrode. After the characteristic evaluation, the substrate 41 is cut into a size defined by the cutting marker 47, thereby forming a TFT matrix panel. As a typical example of the TFT characteristics, a gate voltage-drain current characteristic as shown in FIG. 5 is obtained. [Problems to be Solved by the Invention] However, in the manufacture of LCDs, it is necessary to perform an alignment treatment on both the TFT array substrate and the counter substrate in order to align the liquid crystal molecules thereafter. The two substrates that have undergone the alignment treatment are laminated and joined, the liquid crystal is sealed, cut and formed, and the gate bus, drain bus, and counter electrode terminals are exposed, and a polarizing plate is laminated.
The LCD panel is completed. There has been a problem that the above-mentioned TFT characteristics are significantly changed by rubbing in the alignment treatment, that is, rubbing in order to keep the arrangement of the liquid crystal molecules in the subsequent process constant. When an organic resin substrate was used, the degree of the change was even greater. In the characteristics of the gate voltage versus the drain current in FIG.
The characteristic a before the rubbing has a problem that the operating threshold voltage (V _th ) of the TFT greatly changes in the positive or negative direction due to the rubbing as in the characteristics b and c. Thus, for example, when it becomes as b, not work with resulting such a gate voltage (V _G) is 10V in characteristic a, if it becomes like the characteristic c Conversely, characteristic a in V _G is Although it should be in the OFF state in OV, in the case of the characteristic C, there is a disadvantage that the TFT is turned on and the display is erroneously turned on. [Means for Solving the Problems] The present invention relates to a method for manufacturing a liquid crystal display panel having a plurality of thin film transistors built on an insulating substrate,
Forming a wiring so that all of the first bus lines serving as gate electrodes (or drain electrodes) of the plurality of thin film transistors are connected by a first shunt bus; Or a step of forming a wiring so that all of the second bus lines serving as gate electrodes are connected by a second shunt bus and the first shunt bus and the second shunt bus are short-circuited; A step of applying a voltage to the first and second bus lines to measure a threshold voltage of the thin film transistor; a step of performing a rubbing process in a liquid crystal alignment process; and thereafter, the first and second shunts Cutting and removing the bus. Thus, according to the present invention, not only all of the gate bus lines are short-circuited and all of the drain bus lines are short-circuited, but also all of the gates and all of the drains are short-circuited and cut off after the liquid crystal alignment treatment step. Since each gate bus line and each drain bus line are separated, a stable LCD panel with very little change in characteristics after the LCD panel is formed can be obtained. In addition, since each shunt bus for short-circuiting each gate bus line and each drain bus line in common can be performed simultaneously with the formation of the gate electrode and the formation of the source / drain electrodes without adding a new process, the yield is increased. However, there is an advantage that the manufacturing cost is reduced by the increase. Embodiment An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a perspective view of a part of a schematic element shown in the order of main steps for explaining one embodiment of the present invention. As shown in FIG. 1A, a gate 102 and a gate bus 103 connecting the gates 102 are formed on a glass substrate 101, and at the same time, the ends of the gate bus 103 are connected to a gate shunt bus 104 for short-circuiting each gate bus. Gate shunt bath 1
On the extension of 04, a gate / drain shunt terminal 106 for short-circuiting all gates / drains is formed, and at the same time, a cutting marker 105 for cutting and removing the shunt bus and the shunt terminal is all formed using _Cr . Next, as shown in FIG. 1 (b), n ⁺ a- 2000Å gate insulating film 107, and the a-Si film doped with 1500Å and phosphorus silicon nitride (SiNx) using a plasma CVD on the 200 膜 Si film
Is formed in an area slightly larger than the display surface, which does not cover the portion to be the gate terminal and the shunt terminal 106. Next, as shown in FIG.
Each TFT is formed by element isolation except for the a-Si semiconductor film 108 in the region 109 to be formed. Next, as shown in FIG. 1D, ITO serving as the display electrode 110 is formed. Next, as shown in FIG. 1 (e), a source electrode 111, a drain electrode 112, and a drain bus 113 are formed of Al3000Å, and simultaneously, a drain shunt bus 114 and a gate drain shunt terminal 106 are formed. are formed at the same time is the gate-drain shunt terminal by Al at the gate drain shunt terminal 106 and a drain formed by C _r of the connection, respectively. Next, the unnecessary n ⁺ a-Si film is removed (not shown) to complete the TFT matrix array. If necessary, a passivation film may be applied thereafter. It has been found that the TFT characteristics of the TFT matrix array can be evaluated as follows. The TFT array formed on the substrate 21 by carrying out the present invention has a gate array as shown in FIG.
The gate bus 22 and the drain bus 24 extending from the display surface 28 by the drain shunt terminal 26 are gate shunt buses.
All are short-circuited via 23 and the drain shunt bus 25. And rubbing (rubbing) of alignment processing before LCD assembly
The short-circuit state is maintained until the process. Therefore, not be evaluated as an independent parameter to the gate voltage V _G and drain voltage V _D. However, by measuring the as shown in FIG. 3 (V _G = V _D) versus drain current (I _D), it was found to be examined changes in V _th mentioned above. Than conventional V _G versus I _D of V _D constant as shown in FIG. 5, curve characteristics becomes steep, even if the change in V _th occurs (V _G =
V _D ) vs. ID, the change ΔV _th is similarly measured. FIG. 3 shows the characteristics when the present invention is implemented. The characteristics before the rubbing step of the alignment treatment were as shown in a. Even after the rubbing step, the change in the characteristics was extremely small, and the characteristics shown by b or c in FIG. 3 were obtained, and the amount of change was small. The value of ΔV _th is conventionally ± 10 to 20 V
And 0.4V to 0.7V, 1V or less. After the above-described rubbing step of the alignment treatment, the substrate is laminated with the counter substrate. Thereafter, the shunt bus and the shunt terminal described above are cut off from the cutting marker and removed. Further, the liquid crystal is enclosed and the polarizing plate is attached by a known method. Through the following steps, the manufacture of a TFTLCD panel is completed. In the lighting evaluation of the panel according to the present invention, a stable display was obtained without erroneous lighting or malfunction. FIG. 1 shows an example of an inverted staggered structure. Next, an embodiment applied to a forward staggered structure will be described. A display electrode, a source electrode, a drain electrode, a drain bus, a drain shunt bus, and a gate drain shunt terminal are formed on a glass substrate by ITO. Next, an a-Si film and a SiO ₂ film are formed by plasma CVD. Then formed the gate electrode and the gate bus and gate shunt bus and gate-drain shunt terminal at C _r. Then the pattern self-aligned manner SiO ₂ and the a-Si film by the C _r is etched away. Thus, a TFT array substrate is completed. The state is almost the same as the schematic diagram shown in FIG.
The TFT electrode on the substrate is an upper electrode as compared with the first embodiment in which the gate is a lower electrode. Therefore, also in this embodiment, all the gates and the drains are completely short-circuited, and the rubbing process of the alignment process in the subsequent process is performed with TF.
A stable manufacturing method can be obtained without changing the T characteristic. The variation of V _th was also suppressed to ± 0.5 to 0.8 V and 1 V or less in the case of the present embodiment, and a small adjustment of the drive circuit was required to obtain the table, and good products in all lots were obtained. [Effects of the Invention] As described above, in the present invention, the rubbing step of the alignment treatment is completed in a state where all the gates and all the drains of the TFT provided on the insulating substrate are short-circuited, so that a change in the characteristics of the TFT is extremely reduced. There is an effect that can be reduced. This effect is due to the TF provided on insulating substrates such as glass and organic resin substrates.
It was considered that the effect of fixed charges induced near the channel of the TFT by the static electricity generated in the rubbing process could be extremely reduced. Further, the present invention is a method in which a shunt terminal is provided and short-circuited at the time of forming each of the upper electrode and the lower electrode of the TFT, so that there is an advantage that a new process is not added. Therefore, a low-cost, high-yield TFTLCD manufacturing method can be obtained.

【図面の簡単な説明】 第１図（ａ）〜（ｅ）は本発明の実施例を説明するため
の、主要工程順に示した模式的な素子の一部の斜視図，
第２図は本発明を実施したTFTアレー基板を説明するた
めの模式的な平面図，第３図は本発明を実施したTFTLCD
パネルのTFT特性のラビング処理前後の特性変化を説明
するためのゲート・ドレイン電圧対ドレイン電流特性
図，第４図は従来例によるTFTアレー基板を説明するた
めの模式的な平面図，第５図は従来例を実施した場合の
ラビング処理前後のTFT特性変化を説明するためのゲー
ト電圧対ドレイン電流特性図である。 101,21,41……基板,102……ゲート， 103,22,42……ゲートバス， 104,23,43……ゲートシャントバス， 105,27,47……切断マーカ， 106,26……ゲート・ドレインシャント端子， 107……絶縁膜,108……半導体膜， 109……TFT領域,110……表示電極， 111……ソース電極， 112……ドレイン電極， 113,24,44……ドレインバス， 114,25,45……ドレインシャントバス， 28,48……表示面。BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 (a) to 1 (e) are perspective views of a part of a schematic element shown in the order of main steps for explaining an embodiment of the present invention.
FIG. 2 is a schematic plan view illustrating a TFT array substrate embodying the present invention, and FIG. 3 is a TFT LCD embodying the present invention.
FIG. 4 is a diagram showing gate-drain voltage vs. drain current characteristics for explaining a change in TFT characteristics of a panel before and after a rubbing process. FIG. 4 is a schematic plan view for explaining a conventional TFT array substrate, and FIG. FIG. 7 is a graph showing gate voltage versus drain current characteristics for explaining a change in TFT characteristics before and after a rubbing process when a conventional example is implemented. 101,21,41 …… substrate, 102 …… gate, 103,22,42 …… gate bus, 104,23,43 …… gate shunt bus, 105,27,47 …… cutting marker, 106,26 …… Gate / drain shunt terminal, 107: insulating film, 108: semiconductor film, 109: TFT region, 110: display electrode, 111: source electrode, 112: drain electrode, 113, 24, 44 drain Bus, 114,25,45 …… Drain shunt bath, 28,48 …… Display surface.

Claims (1)

(57)【特許請求の範囲】 １．絶縁基板に作り付けられた複数の薄膜トランジスタ
を有する液晶表示パネルの製造方法において、前記複数
の薄膜トランジスタの各ゲート電極（またはドレイン電
極）となる第１のバスラインの全てが第１のシャントバ
スによって接続されるように配線を形成する工程と、前
記複数の薄膜トランジスタの各ドレイン電極（またはゲ
ート電極）となる第２のバスラインの全てが第２のシャ
ントバスによって接続され且つ前記第１のシャントバス
と前記第２のシャントバスが短絡されるように配線を形
成する工程と、前記第１および第２のバスラインを短絡
したままで前記薄膜トランジスタのしきい値電圧を測定
する工程と、その後、液晶配向処理におけるラビング処
理を施す工程と、しかる後前記第１および第２のシャン
トバスを切断除去する工程とを含むことを特徴とする薄
膜トランジスタ付液晶表示パネルの製造方法。(57) [Claims] In a method of manufacturing a liquid crystal display panel having a plurality of thin film transistors formed on an insulating substrate, all of first bus lines serving as gate electrodes (or drain electrodes) of the plurality of thin film transistors are connected by a first shunt bus. Forming a wiring in such a manner that all of the second bus lines serving as drain electrodes (or gate electrodes) of the plurality of thin film transistors are connected by a second shunt bus, and the first shunt bus and the second shunt bus are connected to each other. Forming a wiring so that the second shunt bus is short-circuited, measuring the threshold voltage of the thin-film transistor while the first and second bus lines are short-circuited, and then performing a liquid crystal alignment process Rubbing process in the above, and thereafter, the first and second shunt baths are cut and removed. Manufacturing method of a thin film transistor with the liquid crystal display panel; and a degree.