JP2734436B2 - MOS type semiconductor device - Google Patents
MOS type semiconductor deviceInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置に関し、特に寄生容量を低減化して高速動作を可能な
らしめたＭＯＳ型電界効果トランジスタに関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a MOS type semiconductor device, and more particularly to a MOS type field effect transistor capable of high-speed operation by reducing parasitic capacitance.
【０００２】[0002]
【従来の技術】電界効果トランジスタの高速動作を可能
ならしめるには、ソース領域およびドレイン領域と基板
の間の接合容量やチャネル領域直下の空乏層容量を小さ
く抑えることが有効である。図６（ａ）は、従来のＭＯ
Ｓ型電界効果トランジスタ（ＦＥＴ）の断面図である。
同図に示されるように、シリコン基板２１上の素子分離
絶縁膜２２にて区画された領域内にｐ型ウェル２３を設
け、その上にゲート絶縁膜２４を介してポリシリコンな
どからなるゲート電極２５を形成する。そして、リン
（Ｐ）などのｎ型不純物をドープしてソース・ドレイン
領域２６を形成する。2. Description of the Related Art To enable a high-speed operation of a field effect transistor, it is effective to reduce a junction capacitance between a source region and a drain region and a substrate and a depletion layer capacitance immediately below a channel region. FIG. 6A shows a conventional MO.
FIG. 2 is a cross-sectional view of an S-type field effect transistor (FET).
As shown in the figure, a p-type well 23 is provided in a region defined by a device isolation insulating film 22 on a silicon substrate 21, and a gate electrode made of polysilicon or the like is provided thereon via a gate insulating film 24. 25 are formed. Then, the source / drain regions 26 are formed by doping n-type impurities such as phosphorus (P).
【０００３】このように形成されたＭＯＳＦＥＴにおい
ては、図６（ｂ）に示されるように、ゲート絶縁膜２４
下およびソース・ドレイン領域２６下に空乏層２７が形
成される。いま、ゲート長Ｄが０．１μｍ、ゲート酸化
膜厚が５ｎｍ、ｐ型ウェルの不純物濃度が５×１０17ｃ
ｍ-3、ソース・ドレイン領域２６の不純物濃度が１×１
０20ｃｍ-3であるとき、ゲート電極およびドレイン電極
に１．５Ｖの電圧を加え、ソース電極およびシリコン基
板をアースした場合、ドレイン電極の直下に厚さ：Ｅ＝
０．０９μｍの空乏層、ゲート電極の直下に厚さ：Ｆ＝
０．０５μｍの空乏層が形成される。[0003] In the MOSFET thus formed, as shown in FIG.
A depletion layer 27 is formed below and below the source / drain regions 26. Now, the gate length D is 0.1 μm, the gate oxide film thickness is 5 nm, and the impurity concentration of the p-type well is 5 × 10 17 c.
m −3 , the impurity concentration of the source / drain region 26 is 1 × 1
When the voltage is 0 20 cm -3 , a voltage of 1.5 V is applied to the gate electrode and the drain electrode, and when the source electrode and the silicon substrate are grounded, the thickness: E =
0.09 μm depletion layer, thickness immediately below the gate electrode: F =
A 0.05 μm depletion layer is formed.
【０００４】このように従来のＭＯＳＦＥＴでは、ドレ
イン領域およびゲート電極が薄い空乏層を介して空乏化
されていない半導体層と対向することになるため、大き
な容量が寄生しこれがトランジスタの高速動作の阻害要
因となっている。この点に対処した従来技術としてＳＯ
Ｉ構造の基板を利用したＭＯＳＦＥＴがある。このトラ
ンジスタでは、図７に示すように、シリコン基板３１上
に埋め込み絶縁膜（ＳｉＯ2 ）３２を介してチャネル領
域３３となる半導体層を設け、その上にゲート絶縁膜３
４を介してゲート電極３５を設ける。そして、リンなど
のｎ型不純物を半導体層内にドープしてソース・ドレイ
ン領域３６を形成する。このＳＯＩ基板を用いたＭＯＳ
ＦＥＴでは、ソース・ドレイン領域およびチャネル領域
が絶縁膜上に形成されるため、ソース・ドレイン領域お
よびゲート電極に係る寄生容量が極めて小さくなり高速
動作が可能になる。As described above, in the conventional MOSFET, the drain region and the gate electrode face the non-depleted semiconductor layer via the thin depletion layer, so that a large capacitance is parasitic, which hinders the high-speed operation of the transistor. It is a factor. As a conventional technology that addresses this point, SO
There is a MOSFET using an I-structure substrate. In this transistor, as shown in FIG. 7, a semiconductor layer serving as a channel region 33 is provided on a silicon substrate 31 via a buried insulating film (SiO 2 ) 32, and a gate insulating film 3 is formed thereon.
4, a gate electrode 35 is provided. Then, the source / drain region 36 is formed by doping the semiconductor layer with an n-type impurity such as phosphorus. MOS using this SOI substrate
In the FET, since the source / drain region and the channel region are formed on the insulating film, the parasitic capacitance associated with the source / drain region and the gate electrode becomes extremely small, and high-speed operation becomes possible.
【０００５】[0005]
【発明が解決しようとする課題】しかし、ＳＯＩ基板を
用いる場合にはプロセスが複雑になる外、シリコン層の
厚さが薄く結晶性の良いＳＯＩ基板を得ることが困難で
あるという問題がある。また、ＳＯＩ構造では、トラン
ジスタが熱伝導率の低い絶縁膜（ＳｉＯ2 の熱伝導率は
Ｓｉの１／１００以下）で覆われているため、発熱が問
題になる。さらに、ＳＯＩ基板上に形成されたＦＥＴで
は、正孔を引き抜く経路が確保されていないため、加速
された電子により電子−正孔対が発生した場合にはチャ
ネル領域に正孔が蓄積され、異常動作が引き起こされ
る。However, when an SOI substrate is used, the process becomes complicated, and it is difficult to obtain an SOI substrate having a thin silicon layer and good crystallinity. In the SOI structure, heat generation is a problem because the transistor is covered with an insulating film having low thermal conductivity (SiO 2 has thermal conductivity of 1/100 or less of Si). Further, in the FET formed on the SOI substrate, since a path for extracting holes is not secured, when an electron-hole pair is generated by accelerated electrons, holes are accumulated in the channel region, and abnormalities are generated. Behavior is triggered.
【０００６】本発明は、上述した従来例の問題点に鑑み
てなされたものであって、その目的は、ソース領域およ
びドレイン領域と基板の間の接合容量やチャネル領域直
下の空乏層容量を小さく抑え、かつ、発熱や異常動作の
問題を起こすことのないＭＯＳＦＥＴを提供することで
ある。The present invention has been made in view of the above-mentioned problems of the conventional example, and has as its object to reduce the junction capacitance between the source and drain regions and the substrate and the depletion layer capacitance immediately below the channel region. An object of the present invention is to provide a MOSFET that suppresses heat and does not cause a problem of heat generation or abnormal operation.
【０００７】[0007]
【課題を解決するための手段】上記の目的を達成するた
めの本発明によるＭＯＳ型半導体装置は、チャネル領域
を挾んで第１導電型のソース領域およびドレイン領域が
形成され、これらチャネル領域およびソース・ドレイン
領域下にこれらに接して第２導電型半導体層が形成さ
れ、該第２導電型半導体層下にこれに接して第１導電型
半導体層が形成されており、前記第２導電型半導体層が
完全に空乏化していることを特徴としている。この第２
導電型半導体層の完全空乏化は、例えば前記第１導電型
半導体層と前記第２導電型半導体層間に逆バイアスを印
加することによって実現することができる。In order to achieve the above object, a MOS semiconductor device according to the present invention has a source region and a drain region of a first conductivity type sandwiching a channel region. A second conductivity type semiconductor layer is formed below and in contact with the drain region, and a first conductivity type semiconductor layer is formed below and in contact with the second conductivity type semiconductor layer; It is characterized in that the layer is completely depleted. This second
The complete depletion of the conductive semiconductor layer can be realized, for example, by applying a reverse bias between the first conductive semiconductor layer and the second conductive semiconductor layer.
【０００８】[0008]
【発明の実施の形態】図１（ａ）は、本発明の実施の形
態を説明するための断面図である。本発明のＭＯＳＦＥ
Ｔでは、例えばｎ型シリコン基板１０１上に、ｐ型不純
物層１０２が形成され、その上にチャネル領域１０３を
挟んでｎ+ 型不純物層であるソース・ドレイン領域１０
６が形成される。さらに、チャネル領域１０３上には、
ゲート絶縁膜１０４を介してゲート電極１０５が形成さ
れる。DESCRIPTION OF THE PREFERRED EMBODIMENTS FIG. 1A is a sectional view for explaining an embodiment of the present invention. MOSFE of the present invention
In T, for example on the n-type silicon substrate 101, p-type impurity layer 102 is formed, the source and drain regions 10 and n + -type impurity layer on the sides of the channel region 103 thereof
6 are formed. Further, on the channel region 103,
A gate electrode 105 is formed via the gate insulating film 104.
【０００９】そして、ｐ型不純物層１０２は、少なくと
も実動作時において、基板側から伸びる空乏層によって
完全に空乏化される。この空乏化は、例えばｎ型半導体
基板とｐ型不純物層間に逆バイアスを印加することによ
って達成することができる。図示した例では、ｐ型不純
物層がｎ型シリコン基板上に形成されているが、ｐ型不
純物層を完全に空乏化することができれば必ずしも基板
上に直接形成する必要はなく、ｐ型不純物層をｎ型不純
物層上に形成し、ｎ型不純物層によりｐ型不純物層を空
乏化するようにしてもよい。また、上述の導電型を全部
逆にしてｐ型トランジスタに対して本発明を適用するこ
とができる。The p-type impurity layer 102 is completely depleted at least during actual operation by a depletion layer extending from the substrate side. This depletion can be achieved, for example, by applying a reverse bias between the n-type semiconductor substrate and the p-type impurity layer. In the illustrated example, the p-type impurity layer is formed on the n-type silicon substrate. However, if the p-type impurity layer can be completely depleted, it is not always necessary to form the p-type impurity layer directly on the substrate. May be formed on the n-type impurity layer, and the p-type impurity layer may be depleted by the n-type impurity layer. Further, the present invention can be applied to a p-type transistor by reversing the above-mentioned conductivity types.
【００１０】以上のように構成されたＭＯＳＦＥＴで
は、ソース・ドレイン領域およびチャネル領域の直下に
厚い空乏層が形成される。したがって、本発明によれ
ば、ソース・ドレイン領域およびゲート電極に係る寄生
容量をＳＯＩ基板を用いたＭＯＳＦＥＴと同程度に低減
することができる。しかも、トランジスタが絶縁膜によ
って囲まれていないので、放熱性に優れており、また、
正孔が発生することがあっても、ｐ型不純物層のバイア
ス電源に引き抜くことができるので、正孔蓄積による異
常動作を防止することができる。In the MOSFET configured as described above, a thick depletion layer is formed immediately below the source / drain region and the channel region. Therefore, according to the present invention, the parasitic capacitance relating to the source / drain region and the gate electrode can be reduced to the same extent as that of a MOSFET using an SOI substrate. Moreover, since the transistor is not surrounded by an insulating film, it has excellent heat dissipation,
Even if holes are generated, the holes can be extracted to the bias power supply of the p-type impurity layer, so that abnormal operation due to hole accumulation can be prevented.
【００１１】[0011]
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図２は、本発明の一実施例を示す断面図で
ある。同図に示されるように、シリコン基板１上には、
下から順にｎ型不純物層２、ｐ型不純物層３が形成され
ており、ｐ型不純物層３上にはチャネル領域４とｎ型の
ソース・ドレイン領域５が形成されている。シリコン基
板上には、素子分離絶縁膜６および７ａ〜７ｃが形成さ
れており、ｎ型不純物層２は素子分離絶縁膜７ａ、７ｃ
によって区画された領域内に形成され、ｐ型不純物層３
は素子分離絶縁膜７ａ、７ｂによって区画された領域内
に形成され、またチャネル領域４およびソース・ドレイ
ン領域５は素子分離絶縁膜７ａ、６によって区画された
領域内に形成されている。ｎ型不純物層２およびｐ型不
純物層３の一端部には、それぞれ配線と接続するための
ｎ+ 型コンタクト層８とｐ+ 型コンタクト層９が形成さ
れている。チャネル領域４上にはゲート絶縁膜１０を介
してポリシリコンからなるゲート電極１１が形成されて
いる。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 2 is a sectional view showing one embodiment of the present invention. As shown in the figure, on a silicon substrate 1,
An n-type impurity layer 2 and a p-type impurity layer 3 are formed in this order from the bottom, and a channel region 4 and n-type source / drain regions 5 are formed on the p-type impurity layer 3. Element isolation insulating films 6 and 7a to 7c are formed on a silicon substrate, and n-type impurity layer 2 is formed of element isolation insulating films 7a and 7c.
P-type impurity layer 3 formed in a region partitioned by
Is formed in a region defined by the element isolation insulating films 7a and 7b, and the channel region 4 and the source / drain region 5 are formed in a region defined by the element isolation insulating films 7a and 6. At one end of the n-type impurity layer 2 and the p-type impurity layer 3, an n + -type contact layer 8 and a p + -type contact layer 9 for connecting to wirings are formed, respectively. A gate electrode 11 made of polysilicon is formed on the channel region 4 with a gate insulating film 10 interposed therebetween.
【００１２】次に、図２に示した実施例の製造方法につ
いてその工程順断面図である図３（ａ）〜（ｅ）を参照
して説明する。シリコン基板１上に、シリコン窒化膜１
４を素子領域となる領域上を覆うように形成した後、熱
酸化を行い素子分離絶縁膜６、１５を形成する〔図３
（ａ）〕。シリコン窒化膜１４を除去し、新たに素子領
域となる領域上および素子分離絶縁膜６上を覆うシリコ
ン窒化膜１６を形成した後、熱酸化を行い厚い素子分離
絶縁膜７を形成する〔図３（ｂ）〕。Next, the manufacturing method of the embodiment shown in FIG. 2 will be described with reference to FIGS. A silicon nitride film 1 on a silicon substrate 1
4 is formed so as to cover the element region, and then thermal oxidation is performed to form element isolation insulating films 6 and 15 [FIG.
(A)]. After removing the silicon nitride film 14 and forming a new silicon nitride film 16 covering the element region and the element isolation insulating film 6, thermal oxidation is performed to form a thick element isolation insulating film 7 (FIG. 3). (B)].
【００１３】次に、イオン注入法により、ｎ型不純物層
２、ｐ型不純物層３およびチャネル領域となるｐ型不純
物層４ａを形成する〔図３（ｃ）〕。熱酸化を行ってゲ
ート絶縁膜１０を形成した後、ポリシリコンの堆積を行
いこれをパターニングしてゲート電極１１を形成する
〔図３（ｄ）〕。次に、フォトレジストマスクを形成し
てリンのイオン注入を行って、ソース・ドレイン領域５
およびｎ+ 型コンタクト層８を形成した後、再びフォト
レジストマスクを形成してボロンのイオン注入をおこな
ってｐ+ 型コンタクト層９を形成する〔図３（ｅ）〕。Next, an n-type impurity layer 2, a p-type impurity layer 3, and a p-type impurity layer 4a to be a channel region are formed by ion implantation [FIG. 3 (c)]. After the gate insulating film 10 is formed by thermal oxidation, polysilicon is deposited and patterned to form the gate electrode 11 (FIG. 3D). Next, a photoresist mask is formed and phosphorus ions are implanted to form source / drain regions 5.
After the formation of the n + -type contact layer 8, a photoresist mask is formed again, and boron ions are implanted to form the p + -type contact layer 9 (FIG. 3E).
【００１４】このようにして形成された本実施例のＭＯ
Ｓ型半導体装置に、ｎ型不純物層２とｐ型不純物層３と
に逆バイアスとなる電圧を印加した場合、図４に示すよ
うに、ｐｎ接合から伸びる空乏層１２をソース・ドレイ
ン領域およびゲート電極の直下に到達させることができ
る。いま、ゲート長Ａが０．１μｍ、ゲート酸化膜厚が
５ｎｍ、チャネル領域４の不純物濃度が５×１０17ｃｍ
-3、ソース・ドレイン領域５の不純物層濃度が１×１０
20ｃｍ-3、ｐ型不純物層３の不純物濃度が５×１０16ｃ
ｍ-3で厚さが０．２１μｍ、ｎ型不純物層２の不純物濃
度が１×１０20ｃｍ-3で厚さが０．１μｍであるとする
とき、ゲート電極およびドレイン電極とｎ型不純物層２
に１．５Ｖの電圧を加え、ソース電極とｐ型不純物層を
アースした場合、ドレイン領域の直下に厚さ：Ｂ＝０．
３１μｍの空乏層が、ゲート電極の直下に厚さ：Ｃ＝
０．３６μｍの空乏層が形成される。The thus formed MO of this embodiment is
When a reverse bias voltage is applied to the n-type impurity layer 2 and the p-type impurity layer 3 to the S-type semiconductor device, as shown in FIG. 4, the depletion layer 12 extending from the pn junction is formed in the source / drain region and the gate. It can be reached directly below the electrode. Now, the gate length A is 0.1 μm, the gate oxide film thickness is 5 nm, and the impurity concentration of the channel region 4 is 5 × 10 17 cm.
-3 , the impurity concentration of the source / drain region 5 is 1 × 10
20 cm −3 , the impurity concentration of the p-type impurity layer 3 is 5 × 10 16 c
When the thickness is 0.21 μm at m −3 and the impurity concentration of the n-type impurity layer 2 is 1 × 10 20 cm −3 and the thickness is 0.1 μm, the gate electrode and the drain electrode and the n-type impurity layer 2
When a voltage of 1.5V is applied to the source electrode and the p-type impurity layer are grounded, the thickness: B = 0.
A 31 μm depletion layer has a thickness: C =
A 0.36 μm depletion layer is formed.
【００１５】上述したように、図６に示す従来例では、
同様のバイアス条件により、空乏層厚Ｅ、Ｆはそれぞれ
Ｅ＝０．０９μｍ、Ｆ＝０．０５μｍとなる。図６に示
した従来例と本実施例での寄生容量と回路の遅延時間と
の関係を図５に示す。ここで、オーバーラップ容量は、
ゲート電極とソース・ドレイン領域の重なり部分の容量
を、フリンジ容量は、ゲート電極側面とソース・ドレイ
ン領域間の容量を意味している。同図に示されるよう
に、本発明により、ゲート直下の空乏層とソースおよび
ドレインの空乏層による寄生容量を従来例の約３分の１
に抑えることができ、また遅延時間を従来例の２分の１
程度に小さくすることができる。また、本発明により、
ゲート電極の直下の空乏層による容量を小さくすること
により、サブスレッショルド特性を従来の電界効果トラ
ンジスタより改善することができる（ＶSG−ＩD 特性に
おけるサブスレッショルド領域での電流の立ち上がりを
急峻にすることができる）。ｐｎ接合への電圧印加方法
としては、常時印加しておく方法とゲート電圧を加えた
場合のみに印加する方法がある。As described above, in the conventional example shown in FIG.
Under the same bias condition, the depletion layer thicknesses E and F are E = 0.09 μm and F = 0.05 μm, respectively. FIG. 5 shows the relationship between the parasitic capacitance and the circuit delay time in the conventional example shown in FIG. 6 and this embodiment. Here, the overlap capacity is
The fringe capacitance means the capacitance between the side surface of the gate electrode and the source / drain region. As shown in the figure, according to the present invention, the parasitic capacitance caused by the depletion layer immediately below the gate and the depletion layers of the source and drain is reduced to about one third of the conventional example.
And the delay time is reduced to half that of the conventional example.
Can be as small as possible. Also, according to the present invention,
By reducing the capacitance of the depletion layer immediately below the gate electrode, a steep rise of the current in the subthreshold region of (V SG -I D characteristic that can improve the sub-threshold characteristics than conventional field effect transistor be able to). As a method of applying a voltage to the pn junction, there are a method of always applying a voltage and a method of applying a voltage only when a gate voltage is applied.
【００１６】[0016]
【発明の効果】以上説明したように、本発明のＭＯＳ型
半導体装置は、電界効果トランジスタのソース・ドレイ
ン領域とチャネル領域の直下に、ドレイン領域と異なる
極性の不純物層を上層に、ドレイン領域と同じ極性の不
純物層を下層にしたｐｎ接合を形成し、ドレイン領域直
下の不純物層を空乏化するものであるので、本発明によ
れば、ソース・ドレイン領域およびゲート電極直下に厚
い空乏層を設けて、ゲート電極と基板の間の容量とソー
ス・ドレイン領域と基板との間の容量をＳＯＩ基板を用
いた場合と同程度に減らすことができ、放熱性を犠牲に
することなくまた異常動作を招くことなく、回路動作を
ＳＯＩ基板上の薄膜トランジスタ並に高速化することが
できる。また、本発明により、ゲート電極の直下の空乏
層による容量を小さくすることにより、サブスレッショ
ルド特性を従来の電界効果トランジスタより改善するこ
とができる。As described above, the MOS type semiconductor device of the present invention has an impurity layer having a polarity different from that of the drain region above the source / drain region and the channel region of the field effect transistor, According to the present invention, a thick depletion layer is provided immediately below the source / drain region and the gate electrode because a pn junction in which an impurity layer of the same polarity is used as a lower layer is formed to deplete the impurity layer immediately below the drain region. As a result, the capacitance between the gate electrode and the substrate and the capacitance between the source / drain region and the substrate can be reduced to the same extent as when an SOI substrate is used. Without inviting, the circuit operation can be performed at a speed as high as that of the thin film transistor on the SOI substrate. Further, according to the present invention, by reducing the capacitance due to the depletion layer immediately below the gate electrode, the sub-threshold characteristic can be improved as compared with the conventional field effect transistor.
【図１】本発明の実施の形態を説明するための断面図。FIG. 1 is a cross-sectional view illustrating an embodiment of the present invention.
【図２】本発明の一実施例の断面図。FIG. 2 is a sectional view of one embodiment of the present invention.
【図３】本発明の一実施例の製造方法を説明するための
工程順断面図。FIG. 3 is a cross-sectional view in a process order for explaining a manufacturing method according to an embodiment of the present invention.
【図４】本発明の一実施例の動作を説明するための断面
図。FIG. 4 is a sectional view for explaining the operation of one embodiment of the present invention.
【図５】本発明の一実施例の効果を説明するための図。FIG. 5 is a diagram for explaining an effect of one embodiment of the present invention.
【図６】従来のバルク型のＭＯＳＦＥＴの断面図。FIG. 6 is a cross-sectional view of a conventional bulk MOSFET.
【図７】従来のＳＯＩ基板を用いたＭＯＳＦＥＴの断面
図。FIG. 7 is a cross-sectional view of a MOSFET using a conventional SOI substrate.
１、２１、３１ シリコン基板 ２ ｎ型不純物層 ３、４ａ、１０２ ｐ型不純物層 ４、３３、１０３ チャネル領域 ５、２６、３６、１０６ ソース・ドレイン領域 ６、７、７ａ〜７ｃ、１５、２２ 素子分離絶縁膜 ８ ｎ+ 型コンタクト層 ９ ｐ+ 型コンタクト層 １０、２４、３４、１０４ ゲート絶縁膜 １１、２５、３５、１０５ ゲート電極 １２、２７ 空乏層 １４、１６ シリコン窒化膜 ２３ ｐ型ウェル ３２ 埋め込み絶縁膜 １０１ ｎ型シリコン基板1, 21, 31 silicon substrate 2 n-type impurity layer 3, 4a, 102 p-type impurity layer 4, 33, 103 channel region 5, 26, 36, 106 source / drain region 6, 7, 7a to 7c, 15, 22 Device isolation insulating film 8 n + -type contact layer 9 p + -type contact layer 10, 24, 34, 104 Gate insulating film 11, 25, 35, 105 Gate electrode 12, 27 Depletion layer 14, 16 Silicon nitride film 23 P-type well 32 embedded insulating film 101 n-type silicon substrate
Claims (2)
ス領域およびドレイン領域が形成され、これらチャネル
領域およびソース・ドレイン領域下にこれらに接して第
２導電型半導体層が形成され、該第２導電型半導体層下
にこれに接して第１導電型半導体層が形成されているＭ
ＯＳ型半導体装置において、前記第２導電型半導体層が
完全に空乏化されていることを特徴とするＭＯＳ型半導
体装置。A source region and a drain region of a first conductivity type are formed sandwiching the channel region; a second conductivity type semiconductor layer is formed below and in contact with the channel region and the source / drain region; The first conductive type semiconductor layer is formed below and in contact with the second conductive type semiconductor layer.
A MOS type semiconductor device, wherein the second conductivity type semiconductor layer is completely depleted in the OS type semiconductor device.
型半導体層との間に逆バイアスが印加されていることを
特徴とする請求項１記載のＭＯＳ型半導体装置。2. The MOS semiconductor device according to claim 1, wherein a reverse bias is applied between said first conductivity type semiconductor layer and said second conductivity type semiconductor layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33850295A JP2734436B2 (en) | 1995-12-26 | 1995-12-26 | MOS type semiconductor device |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP33850295A JP2734436B2 (en) | 1995-12-26 | 1995-12-26 | MOS type semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181302A JPH09181302A (en) | 1997-07-11 |
| JP2734436B2 true JP2734436B2 (en) | 1998-03-30 |
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ID=18318767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP33850295A Expired - Lifetime JP2734436B2 (en) | 1995-12-26 | 1995-12-26 | MOS type semiconductor device |
Country Status (1)
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| CN106098562A (en) * | 2016-08-03 | 2016-11-09 | 上海华虹宏力半导体制造有限公司 | Semiconductor structure and forming method thereof |
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1995
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