JP2734435B2 - トンネルトランジスタ及び記憶回路 - Google Patents
トンネルトランジスタ及び記憶回路Info
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明はトンネルトランジス
タ及び記憶回路に係り、特に複数の負性抵抗特性を有す
るトンネルトランジスタ及び超高集積回路の基本素子及
び基本回路として利用される多値記憶回路に関する。
タ及び記憶回路に係り、特に複数の負性抵抗特性を有す
るトンネルトランジスタ及び超高集積回路の基本素子及
び基本回路として利用される多値記憶回路に関する。
【０００２】
【従来の技術】データを記憶する基本回路として、スタ
ティック・メモリ・セルやダイナミック・メモリ・セル
が使われており、微細加工技術の向上と共に年々その集
積密度が向上している。今後、更に大容量のメモリが必
要とされるが、近年、発熱の問題や微細化の限界が取り
沙汰されるようになってきており、集積度をこれ以上高
めることは容易ではない。少ない素子数で記憶回路を構
成することが必要になってくる。また、更に記憶容量を
高めるためには、これまでの１ビット／メモリセルでは
なく、単位メモリセルで複数のビットを記憶する新しい
記憶回路が望まれる。
ティック・メモリ・セルやダイナミック・メモリ・セル
が使われており、微細加工技術の向上と共に年々その集
積密度が向上している。今後、更に大容量のメモリが必
要とされるが、近年、発熱の問題や微細化の限界が取り
沙汰されるようになってきており、集積度をこれ以上高
めることは容易ではない。少ない素子数で記憶回路を構
成することが必要になってくる。また、更に記憶容量を
高めるためには、これまでの１ビット／メモリセルでは
なく、単位メモリセルで複数のビットを記憶する新しい
記憶回路が望まれる。
【０００３】少ない素子数で記憶回路を構成する方法の
一つとして、従来より通常使われるシリコン（Ｓｉ）Ｍ
ＯＳ型電界効果トランジスタ（ＦＥＴ）や、Ｓｉに比べ
て電子移動度が数倍高いＧａＡｓを基板とし、その基板
表面の導電層上に直接ゲート電極を形成した構造のショ
ットキ接合型電界効果トランジスタ（ＭＥＳＦＥＴ）と
はそれぞれ動作原理が異なり、負性抵抗特性を有するト
ンネルトランジスタを用いたものが提案されている。こ
の従来のトンネルトランジスタ及び記憶回路（双安定回
路）としては、例えば本発明者が提案したものがある
（特開平５−４１５２０号公報：発明の名称「半導体装
置」）。
一つとして、従来より通常使われるシリコン（Ｓｉ）Ｍ
ＯＳ型電界効果トランジスタ（ＦＥＴ）や、Ｓｉに比べ
て電子移動度が数倍高いＧａＡｓを基板とし、その基板
表面の導電層上に直接ゲート電極を形成した構造のショ
ットキ接合型電界効果トランジスタ（ＭＥＳＦＥＴ）と
はそれぞれ動作原理が異なり、負性抵抗特性を有するト
ンネルトランジスタを用いたものが提案されている。こ
の従来のトンネルトランジスタ及び記憶回路（双安定回
路）としては、例えば本発明者が提案したものがある
（特開平５−４１５２０号公報：発明の名称「半導体装
置」）。
【０００４】この従来のトンネルトランジスタは、ＭＯ
ＳＦＥＴの微細化の極限で問題となってくるトンネル効
果を積極的に利用したものであり、微細化に適する構造
と共に負性抵抗特性の利用により多機能動作ができ、記
憶集積回路の高密度化を可能としようとするものであ
る。
ＳＦＥＴの微細化の極限で問題となってくるトンネル効
果を積極的に利用したものであり、微細化に適する構造
と共に負性抵抗特性の利用により多機能動作ができ、記
憶集積回路の高密度化を可能としようとするものであ
る。
【０００５】図６は上記の従来のトンネルトランジスタ
の一例の模式断面構成図を示す。同図において、基板１
上には一導電型を生じる不純物を高濃度に含み縮退した
半導体からなるソース２と、ソース２と異なる導電型を
生じる不純物を高濃度に含むと共に急峻な不純物分布を
有し、縮退した半導体からなるドレイン３と、ソース２
と同一導電型を有する縮退したチャネル層４が形成され
ており、チャネル層４はソース・ドレイン間に形成され
ている。
の一例の模式断面構成図を示す。同図において、基板１
上には一導電型を生じる不純物を高濃度に含み縮退した
半導体からなるソース２と、ソース２と異なる導電型を
生じる不純物を高濃度に含むと共に急峻な不純物分布を
有し、縮退した半導体からなるドレイン３と、ソース２
と同一導電型を有する縮退したチャネル層４が形成され
ており、チャネル層４はソース・ドレイン間に形成され
ている。
【０００６】また、チャネル層４上とソース２及びドレ
イン３の各一部の上には、禁止帯幅が広い材料からなる
絶縁層５が形成され、絶縁層５の上にはゲート電極６が
形成されている。更に、ソース２とオーミック接合を形
成するソース電極７と、ドレイン３とオーミック接合を
形成するドレイン電極８が形成されている。
イン３の各一部の上には、禁止帯幅が広い材料からなる
絶縁層５が形成され、絶縁層５の上にはゲート電極６が
形成されている。更に、ソース２とオーミック接合を形
成するソース電極７と、ドレイン３とオーミック接合を
形成するドレイン電極８が形成されている。
【０００７】図７（ａ）はこの従来のトンネルトランジ
スタと抵抗を用いた記憶回路を示し、図７（ｂ）はこの
記憶回路の電流ー電圧特性を示す。図７（ａ）におい
て、ＳＴＴは図６に示した構造の従来のトンネルトラン
ジスタで、そのソースは抵抗Ｒを介して電源電圧Ｖｄｄ
端子に接続されると共に出力端子に接続され、そのゲー
トは入力端子に接続され、そのドレインは接地されてい
る。また、図７（ｂ）において、縦軸は電流Ｉ、横軸は
電圧Ｖを示し、トンネルトランジスタの特性Ｔ、負荷線
Ｌ、第１の安定点Ｓ１及び第２の安定点Ｓ２を示す。
スタと抵抗を用いた記憶回路を示し、図７（ｂ）はこの
記憶回路の電流ー電圧特性を示す。図７（ａ）におい
て、ＳＴＴは図６に示した構造の従来のトンネルトラン
ジスタで、そのソースは抵抗Ｒを介して電源電圧Ｖｄｄ
端子に接続されると共に出力端子に接続され、そのゲー
トは入力端子に接続され、そのドレインは接地されてい
る。また、図７（ｂ）において、縦軸は電流Ｉ、横軸は
電圧Ｖを示し、トンネルトランジスタの特性Ｔ、負荷線
Ｌ、第１の安定点Ｓ１及び第２の安定点Ｓ２を示す。
【０００８】この従来のトンネルトランジスタの動作及
び記憶回路の動作について基板１にｉ−ＧａＡｓ（ここ
で、ｉは真性又は実質的に真性と見なせるノンドープ半
導体を意味する略号：以下同じ）、ソース２にｎ+-Ｇａ
Ａｓ、ドレイン３にｐ+-ＧａＡｓ、チャネル層４にｎ+-
ＧａＡｓ、絶縁層５にｉ−Ａｌ0.5Ｇａ0.5 Ａｓ、ゲー
ト電極６にアルミニウム（Ａｌ）、ソース電極７及びド
レイン電極８に金（Ａｕ）を用いた例について説明す
る。
び記憶回路の動作について基板１にｉ−ＧａＡｓ（ここ
で、ｉは真性又は実質的に真性と見なせるノンドープ半
導体を意味する略号：以下同じ）、ソース２にｎ+-Ｇａ
Ａｓ、ドレイン３にｐ+-ＧａＡｓ、チャネル層４にｎ+-
ＧａＡｓ、絶縁層５にｉ−Ａｌ0.5Ｇａ0.5 Ａｓ、ゲー
ト電極６にアルミニウム（Ａｌ）、ソース電極７及びド
レイン電極８に金（Ａｕ）を用いた例について説明す
る。
【０００９】ソース電極７をアース電位とし、ゲート電
極６には電圧を印加せず、ドレイン電極８に正の電圧を
印加すると、ソース２（ｎ+-ＧａＡｓ）とドレイン３
（ｐ+-ＧａＡｓ）との間は、チャネル層４（ｎ+-ＧａＡ
ｓ）を介して順方向バイアスになる。このバイアス方向
は逆方向バイアスに比べてドレイン電流が流れ易いが、
キャリアの拡散電流が顕著とならない電圧以下（ＧａＡ
ｓの場合、０．７Ｖ以下）では、この拡散電流は殆ど流
れない。しかし、チャネル層４（ｎ+-ＧａＡｓ）とドレ
イン３（ｐ+-ＧａＡｓ）との間は、幅の薄いエサキダイ
オード（ｎ+−ｐ+トンネル接合によるトンネルダイオー
ド）となっているため、トンネル効果によるトンネル電
流が流れる。
極６には電圧を印加せず、ドレイン電極８に正の電圧を
印加すると、ソース２（ｎ+-ＧａＡｓ）とドレイン３
（ｐ+-ＧａＡｓ）との間は、チャネル層４（ｎ+-ＧａＡ
ｓ）を介して順方向バイアスになる。このバイアス方向
は逆方向バイアスに比べてドレイン電流が流れ易いが、
キャリアの拡散電流が顕著とならない電圧以下（ＧａＡ
ｓの場合、０．７Ｖ以下）では、この拡散電流は殆ど流
れない。しかし、チャネル層４（ｎ+-ＧａＡｓ）とドレ
イン３（ｐ+-ＧａＡｓ）との間は、幅の薄いエサキダイ
オード（ｎ+−ｐ+トンネル接合によるトンネルダイオー
ド）となっているため、トンネル効果によるトンネル電
流が流れる。
【００１０】ソース・ドレイン間の順方向電圧を増加さ
せていくと、初めのうちはチャネル層４の伝導帯の電子
がドレイン３の価電子帯の空の状態にトンネルするよう
になるため、トンネル電流が増加する。ソース・ドレイ
ン間の順方向電圧を更に増加させると、この伝導帯と価
電子帯のエネルギー的な重なりが少なくなってくるた
め、電流が減少する。更に、ソース・ドレイン間の順方
向電圧を増加させると、チャネル層４の伝導帯の電子や
ドレイン３の正孔が熱的に接合部のポテンシャル障壁を
乗り越えるようになり、再び電流（拡散電流）が増加す
る。
せていくと、初めのうちはチャネル層４の伝導帯の電子
がドレイン３の価電子帯の空の状態にトンネルするよう
になるため、トンネル電流が増加する。ソース・ドレイ
ン間の順方向電圧を更に増加させると、この伝導帯と価
電子帯のエネルギー的な重なりが少なくなってくるた
め、電流が減少する。更に、ソース・ドレイン間の順方
向電圧を増加させると、チャネル層４の伝導帯の電子や
ドレイン３の正孔が熱的に接合部のポテンシャル障壁を
乗り越えるようになり、再び電流（拡散電流）が増加す
る。
【００１１】従って、図７（ｂ）にＴで示すように、こ
のトンネルトランジスタの電圧−電流特性はＮ字状にな
り、電圧の増加に伴ってドレイン電流が減少する負性抵
抗特性部分が現われる。トンネル電流の大きさは半導体
チャネル層４に誘起される電子の濃度に依存するため、
ゲート電極６に印加する電圧（すなわち、ゲート電圧）
によりこの負性抵抗特性が制御されることになり、機能
性を有するトランジスタの動作が得られる。
のトンネルトランジスタの電圧−電流特性はＮ字状にな
り、電圧の増加に伴ってドレイン電流が減少する負性抵
抗特性部分が現われる。トンネル電流の大きさは半導体
チャネル層４に誘起される電子の濃度に依存するため、
ゲート電極６に印加する電圧（すなわち、ゲート電圧）
によりこの負性抵抗特性が制御されることになり、機能
性を有するトランジスタの動作が得られる。
【００１２】このトンネルトランジスタと適当な抵抗値
の抵抗を直列に接続すると、図７（ａ）に示すような記
憶回路が構成できる。図７（ｂ）に示すような電圧−電
流特性が得られる場合は、出力としてはＳ１とＳ２で示
す２つの安定点が存在することになる。どちらの状態に
なるかはその履歴により決定される。トンネルトランジ
スタは、上記のようにゲート電圧により負性抵抗特性を
変化させることができるため、ゲート電圧を適当に選ぶ
ことにより安定点が１つだけの状態も作り出すことがで
きる。
の抵抗を直列に接続すると、図７（ａ）に示すような記
憶回路が構成できる。図７（ｂ）に示すような電圧−電
流特性が得られる場合は、出力としてはＳ１とＳ２で示
す２つの安定点が存在することになる。どちらの状態に
なるかはその履歴により決定される。トンネルトランジ
スタは、上記のようにゲート電圧により負性抵抗特性を
変化させることができるため、ゲート電圧を適当に選ぶ
ことにより安定点が１つだけの状態も作り出すことがで
きる。
【００１３】従って、パルス電圧により一瞬でも１つの
安定点だけの状態を作り出すことにより、その後の状態
はその時の状態に近い方に決定され、決定された状態は
入力が変化しない限り保持される。このため、この記録
回路は入力のパルスにより動作するスタティック・メモ
リとなる。すなわち、この従来のトンネルトランジスタ
によれば、負性抵抗特性を利用した機能動作により、１
つのトンネルトランジスタＳＴＴと１つの抵抗Ｒだけ
で、すなわち、これまでよりも半分の素子数で記憶回路
を構成できる。
安定点だけの状態を作り出すことにより、その後の状態
はその時の状態に近い方に決定され、決定された状態は
入力が変化しない限り保持される。このため、この記録
回路は入力のパルスにより動作するスタティック・メモ
リとなる。すなわち、この従来のトンネルトランジスタ
によれば、負性抵抗特性を利用した機能動作により、１
つのトンネルトランジスタＳＴＴと１つの抵抗Ｒだけ
で、すなわち、これまでよりも半分の素子数で記憶回路
を構成できる。
【００１４】
【発明が解決しようとする課題】しかるに、上記の従来
のトンネルトランジスタを用いて構成される一つの記憶
回路で記憶できるのは１ビットだけであり、情報の記憶
密度としては２倍程度にしかならない。従って、更に記
憶密度を増加させるために、一つの記憶回路で他ビット
の情報が記憶できるような多値記憶回路が望まれる。
のトンネルトランジスタを用いて構成される一つの記憶
回路で記憶できるのは１ビットだけであり、情報の記憶
密度としては２倍程度にしかならない。従って、更に記
憶密度を増加させるために、一つの記憶回路で他ビット
の情報が記憶できるような多値記憶回路が望まれる。
【００１５】本発明は上記の点に鑑みなされたもので、
複数の負性抵抗特性を有する新規なトンネルトランジス
タと、そのトンネルトランジスタを利用して多値を記憶
しうる記憶回路を提供することを目的とする。
複数の負性抵抗特性を有する新規なトンネルトランジス
タと、そのトンネルトランジスタを利用して多値を記憶
しうる記憶回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明のトンネルトランジスタは、基板上に互いに
離間して形成された、それぞれ高濃度の不純物を含む半
導体からなるソース及びドレインと、ソースとドレイン
の間の基板上に形成された、第１の導電型の不純物を高
濃度に含み急峻な不純物分布を有する縮退した半導体か
らなる１つ以上の接続領域と、ソース、１つ以上の接続
領域及びドレインのそれぞれの間を接合するように基板
上に形成され、第１の導電型とは異なる第２の導電型の
キャリアを誘起する複数のチャネル層と、ソース、ドレ
イン、接続領域及びチャネル層上に形成された絶縁層
と、ソース、ドレイン及び絶縁層上にそれぞれ形成され
たソース電極、ドレイン電極及びゲート電極とを有する
構成としたものである。
め、本発明のトンネルトランジスタは、基板上に互いに
離間して形成された、それぞれ高濃度の不純物を含む半
導体からなるソース及びドレインと、ソースとドレイン
の間の基板上に形成された、第１の導電型の不純物を高
濃度に含み急峻な不純物分布を有する縮退した半導体か
らなる１つ以上の接続領域と、ソース、１つ以上の接続
領域及びドレインのそれぞれの間を接合するように基板
上に形成され、第１の導電型とは異なる第２の導電型の
キャリアを誘起する複数のチャネル層と、ソース、ドレ
イン、接続領域及びチャネル層上に形成された絶縁層
と、ソース、ドレイン及び絶縁層上にそれぞれ形成され
たソース電極、ドレイン電極及びゲート電極とを有する
構成としたものである。
【００１７】この本発明のトンネルトランジスタでは、
ソース及びドレイン間に複数のチャネル層と接続領域と
の間、ソースとチャネル層の間、及びドレインとチャネ
ル層の間のうち、少なくとも複数のチャネル層と接続領
域のそれぞれの間にはバンド間トンネル接合が形成され
る。
ソース及びドレイン間に複数のチャネル層と接続領域と
の間、ソースとチャネル層の間、及びドレインとチャネ
ル層の間のうち、少なくとも複数のチャネル層と接続領
域のそれぞれの間にはバンド間トンネル接合が形成され
る。
【００１８】また、上記の目的を達成するため、本発明
の記憶回路は、上記の構成で、かつ、ドレイン電極又は
ソース電極が出力端子に接続され、ソース電極又はドレ
イン電極が低電位側電源端子に接続され、ゲート電極に
リセットパルス又は書き込みパルスが印加される第１の
トンネルトランジスタと、第１のトンネルトランジスタ
と前記出力端子の接続点に一端が接続され、他端が高電
位側電源端子に接続された抵抗性負荷とよりなる構成と
したものである。
の記憶回路は、上記の構成で、かつ、ドレイン電極又は
ソース電極が出力端子に接続され、ソース電極又はドレ
イン電極が低電位側電源端子に接続され、ゲート電極に
リセットパルス又は書き込みパルスが印加される第１の
トンネルトランジスタと、第１のトンネルトランジスタ
と前記出力端子の接続点に一端が接続され、他端が高電
位側電源端子に接続された抵抗性負荷とよりなる構成と
したものである。
【００１９】また、本発明の記憶回路は、前記抵抗性負
荷に代えて、第１のトンネルトランジスタと同様の構造
の第２のトンネルトランジスタを用い、第２のトンネル
トランジスタのゲート電極及びドレイン電極を高電位側
電源端子に接続し、ソース電極を前記第１のトンネルト
ランジスタと前記出力端子の接続点に接続したものであ
る。
荷に代えて、第１のトンネルトランジスタと同様の構造
の第２のトンネルトランジスタを用い、第２のトンネル
トランジスタのゲート電極及びドレイン電極を高電位側
電源端子に接続し、ソース電極を前記第１のトンネルト
ランジスタと前記出力端子の接続点に接続したものであ
る。
【００２０】この本発明の記憶回路では、複数のバンド
間トンネル接合を有する第１のトンネルトランジスタを
用いているため、その電圧−電流特性が複数の負性抵抗
特性を有し、複数の安定点が存在するように構成でき
る。
間トンネル接合を有する第１のトンネルトランジスタを
用いているため、その電圧−電流特性が複数の負性抵抗
特性を有し、複数の安定点が存在するように構成でき
る。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。
て図面と共に説明する。
【００２２】図１は本発明になるトンネルトランジスタ
の第１の実施の形態の層構造を示す模式断面図である。
同図中、図６と同一構成部分には同一符号を付してあ
る。図１において、チャネル層４は３つに分割されてお
り、このチャネル層４と異なる導電型の不純物を高濃度
に含み急峻な不純物分布を有する縮退した半導体からな
る接続領域９がこれら３つのチャネル層４の間に設けら
れている。従って、この第１の実施の形態では、３つの
チャネル層４と２つの接続領域９とがあり、ソース２と
ドレイン３との間には５つのｎ+−ｐ+バンド間トンネル
接合が形成されている。
の第１の実施の形態の層構造を示す模式断面図である。
同図中、図６と同一構成部分には同一符号を付してあ
る。図１において、チャネル層４は３つに分割されてお
り、このチャネル層４と異なる導電型の不純物を高濃度
に含み急峻な不純物分布を有する縮退した半導体からな
る接続領域９がこれら３つのチャネル層４の間に設けら
れている。従って、この第１の実施の形態では、３つの
チャネル層４と２つの接続領域９とがあり、ソース２と
ドレイン３との間には５つのｎ+−ｐ+バンド間トンネル
接合が形成されている。
【００２３】次に、この第１の実施の形態の動作につい
て、基板１にｉ−ＧａＡｓ、ソース２にｎ+−ＧａＡ
ｓ、ドレイン３にｐ+−ＧａＡｓ、チャネル層４にｎ+−
ＧａＡｓ、絶縁層５にｉ−Ａｌ0.5Ｇａ0.5Ａｓ、ゲート
電極６にＡｌ、ソース電極７及びドレイン電極８にそれ
ぞれＡｕ、接続領域９にｐ+−ＧａＡｓを例にとって説
明する。
て、基板１にｉ−ＧａＡｓ、ソース２にｎ+−ＧａＡ
ｓ、ドレイン３にｐ+−ＧａＡｓ、チャネル層４にｎ+−
ＧａＡｓ、絶縁層５にｉ−Ａｌ0.5Ｇａ0.5Ａｓ、ゲート
電極６にＡｌ、ソース電極７及びドレイン電極８にそれ
ぞれＡｕ、接続領域９にｐ+−ＧａＡｓを例にとって説
明する。
【００２４】ソース電極７をアース電位とし、ゲート電
極６には電圧を印加せず、ドレイン電極８に正の電圧を
印加すると、ｐ+-ＧａＡｓ接続領域９の各左端及びｐ+
−ＧａＡｓドレイン３の左端とチャネル層４との間の全
部で３つのｎ+−ｐ+トンネル接合は、負性抵抗の現われ
る順方向にバイアスされ、ｐ+-ＧａＡｓ接続領域９の各
右端とチャネル層４との間の全部で２つのｎ+−ｐ+トン
ネル接合は、低抵抗特性を示す逆方向にバイアスされ
る。このため、５つのｎ+−ｐ+トンネル接合のうち、３
つのトンネル接合が順方向にバイアスされ、２つのトン
ネル接合が逆方向にバイアスされる。
極６には電圧を印加せず、ドレイン電極８に正の電圧を
印加すると、ｐ+-ＧａＡｓ接続領域９の各左端及びｐ+
−ＧａＡｓドレイン３の左端とチャネル層４との間の全
部で３つのｎ+−ｐ+トンネル接合は、負性抵抗の現われ
る順方向にバイアスされ、ｐ+-ＧａＡｓ接続領域９の各
右端とチャネル層４との間の全部で２つのｎ+−ｐ+トン
ネル接合は、低抵抗特性を示す逆方向にバイアスされ
る。このため、５つのｎ+−ｐ+トンネル接合のうち、３
つのトンネル接合が順方向にバイアスされ、２つのトン
ネル接合が逆方向にバイアスされる。
【００２５】逆方向バイアスされたトンネル接合は順方
向バイアスされたトンネル接合に比べて抵抗が非常に低
いため、ソース２とドレイン３の間の電流は主に抵抗の
高い順方向バイアスされたトンネル接合の特性で決ま
る。従って、ドレイン電極８に正の電圧を印加した場合
は、３つの負性抵抗特性が連続して現われることにな
る。
向バイアスされたトンネル接合に比べて抵抗が非常に低
いため、ソース２とドレイン３の間の電流は主に抵抗の
高い順方向バイアスされたトンネル接合の特性で決ま
る。従って、ドレイン電極８に正の電圧を印加した場合
は、３つの負性抵抗特性が連続して現われることにな
る。
【００２６】また、逆に、ドレイン電極８に負の電圧を
印加した場合は、ｐ+-ＧａＡｓ接続領域９の各左端及び
ｐ+−ＧａＡｓドレイン３の左端とチャネル層４との間
の全部で３つのｎ+−ｐ+トンネル接合は逆方向にバイア
スされ、ｐ+-ＧａＡｓ接続領域９の各右端とチャネル層
４との間の全部で２つのｎ+−ｐ+トンネル接合は、負性
抵抗の現われる順方向にバイアスされるため、このとき
のソース・ドレイン間電圧とドレイン電流との特性は、
図４（ｂ）に曲線Ｔで示すように、２つの連続した負性
抵抗特性が現われる。このように、この実施の形態で
は、従来のトンネルトランジスタでは一つしか得られな
かった負性抵抗特性を複数出現させることができる。
印加した場合は、ｐ+-ＧａＡｓ接続領域９の各左端及び
ｐ+−ＧａＡｓドレイン３の左端とチャネル層４との間
の全部で３つのｎ+−ｐ+トンネル接合は逆方向にバイア
スされ、ｐ+-ＧａＡｓ接続領域９の各右端とチャネル層
４との間の全部で２つのｎ+−ｐ+トンネル接合は、負性
抵抗の現われる順方向にバイアスされるため、このとき
のソース・ドレイン間電圧とドレイン電流との特性は、
図４（ｂ）に曲線Ｔで示すように、２つの連続した負性
抵抗特性が現われる。このように、この実施の形態で
は、従来のトンネルトランジスタでは一つしか得られな
かった負性抵抗特性を複数出現させることができる。
【００２７】次に、この第１の実施の形態のトンネルト
ランジスタの製造方法について、動作の説明で用いた材
料と同一の材料を用いて説明する。
ランジスタの製造方法について、動作の説明で用いた材
料と同一の材料を用いて説明する。
【００２８】まず、半絶縁性ＧａＡｓ基板上に厚さ５０
０ｎｍのｉ−ＧａＡｓ及び厚さ１４ｎｍのテルル（Ｔ
ｅ）ドープのｎ+−ＧａＡｓ（Ｔｅ＝１×１０19ｃ
ｍ-3）を分子線結晶成長（ＭＢＥ：Moleculer Beam Epi
taxy）法により成長する。続いて、ソース領域となる基
板位置をエッチングで堀り、そこにセレン（Ｓｅ）ドー
プのｎ+−ＧａＡｓを気相成長法により埋め込み、前記
ソース２を形成する。続いて、ドレイン領域及び接続領
域となる基板位置をエッチング除去して、そこに炭素
（Ｃ）ドープのｐ+−ＧａＡｓを有機金属ＭＢＥ（ＭＯ
ＭＢＥ：Metal Organic Moleculer Beam Epitaxy）法に
より埋め込み、前記ドレイン３及び接続領域９をそれぞ
れ形成する。
０ｎｍのｉ−ＧａＡｓ及び厚さ１４ｎｍのテルル（Ｔ
ｅ）ドープのｎ+−ＧａＡｓ（Ｔｅ＝１×１０19ｃ
ｍ-3）を分子線結晶成長（ＭＢＥ：Moleculer Beam Epi
taxy）法により成長する。続いて、ソース領域となる基
板位置をエッチングで堀り、そこにセレン（Ｓｅ）ドー
プのｎ+−ＧａＡｓを気相成長法により埋め込み、前記
ソース２を形成する。続いて、ドレイン領域及び接続領
域となる基板位置をエッチング除去して、そこに炭素
（Ｃ）ドープのｐ+−ＧａＡｓを有機金属ＭＢＥ（ＭＯ
ＭＢＥ：Metal Organic Moleculer Beam Epitaxy）法に
より埋め込み、前記ドレイン３及び接続領域９をそれぞ
れ形成する。
【００２９】続いて、この構造の上に厚さ３０ｎｍのｉ
−Ａｌ0.5Ｇａ0.5ＡｓをＭＢＥ法により成長させ、前記
絶縁層５を形成する。最後にＡｌを絶縁層の上に蒸着し
てゲート形状に加工して前記ゲート電極６を形成した
後、Ａｕをｎ+−ＧａＡｓソース及びｐ+−ＧａＡｓドレ
イン上に蒸着して前記ソース電極７及びドレイン電極８
を形成して、この第１の実施の形態のトンネルトランジ
スタの構造を完成する。
−Ａｌ0.5Ｇａ0.5ＡｓをＭＢＥ法により成長させ、前記
絶縁層５を形成する。最後にＡｌを絶縁層の上に蒸着し
てゲート形状に加工して前記ゲート電極６を形成した
後、Ａｕをｎ+−ＧａＡｓソース及びｐ+−ＧａＡｓドレ
イン上に蒸着して前記ソース電極７及びドレイン電極８
を形成して、この第１の実施の形態のトンネルトランジ
スタの構造を完成する。
【００３０】作製したこのトンネルトランジスタの特性
を評価したところ、正のドレイン電圧印加時には３つの
負性抵抗特性が観測され、負のドレイン電圧印加時には
２つの負性抵抗特性が観測され、また、これらの負性抵
抗特性はゲート電圧により、その大きさが変調されるこ
とが確認された。
を評価したところ、正のドレイン電圧印加時には３つの
負性抵抗特性が観測され、負のドレイン電圧印加時には
２つの負性抵抗特性が観測され、また、これらの負性抵
抗特性はゲート電圧により、その大きさが変調されるこ
とが確認された。
【００３１】次に、本発明になるトンネルトランジスタ
の第２の実施の形態について説明する。
の第２の実施の形態について説明する。
【００３２】図２は本発明になるトンネルトランジスタ
の第２の実施の形態の層構造を示す模式断面図である。
同図中、図１及び図６と同一構成部分には同一符号を付
し、その説明を省略する。図２において、ソース２１は
接続領域９と同一の導電型の不純物を高濃度に含み急峻
な不純物分布を有する縮退した半導体からなる。この第
２の実施の形態では、３つのチャネル層４と２つの接続
領域９とがあり、ソース２１とドレイン３との間には６
つのｎ+−ｐ+バンド間トンネル接合が形成されている。
この構造では、ソース２１とドレイン３が同一構造であ
るため、第１の実施の形態に比べて作製プロセスが簡略
化されるという特徴がある。
の第２の実施の形態の層構造を示す模式断面図である。
同図中、図１及び図６と同一構成部分には同一符号を付
し、その説明を省略する。図２において、ソース２１は
接続領域９と同一の導電型の不純物を高濃度に含み急峻
な不純物分布を有する縮退した半導体からなる。この第
２の実施の形態では、３つのチャネル層４と２つの接続
領域９とがあり、ソース２１とドレイン３との間には６
つのｎ+−ｐ+バンド間トンネル接合が形成されている。
この構造では、ソース２１とドレイン３が同一構造であ
るため、第１の実施の形態に比べて作製プロセスが簡略
化されるという特徴がある。
【００３３】次に、この第２の実施の形態の動作につい
て、基板１にｉ−ＧａＡｓ、ソース２１にｐ+−ＧａＡ
ｓ、ドレイン３にｐ+−ＧａＡｓ、チャネル層４にｎ+−
ＧａＡｓ、絶縁層５にｉ−Ａｌ0.5Ｇａ0.5Ａｓ、ゲート
電極６にＡｌ、ソース電極７及びドレイン電極８にそれ
ぞれＡｕ、接続領域９にｐ+−ＧａＡｓを例にとって説
明する。
て、基板１にｉ−ＧａＡｓ、ソース２１にｐ+−ＧａＡ
ｓ、ドレイン３にｐ+−ＧａＡｓ、チャネル層４にｎ+−
ＧａＡｓ、絶縁層５にｉ−Ａｌ0.5Ｇａ0.5Ａｓ、ゲート
電極６にＡｌ、ソース電極７及びドレイン電極８にそれ
ぞれＡｕ、接続領域９にｐ+−ＧａＡｓを例にとって説
明する。
【００３４】ソース電極７をアース電位とし、ゲート電
極６には電圧を印加せず、ドレイン電極８に正の電圧を
印加すると、ｐ+-ＧａＡｓ接続領域９の各左端及びｐ+
−ＧａＡｓドレイン３の左端とチャネル層４との間の全
部で３つのｎ+−ｐ+トンネル接合は、負性抵抗の現われ
る順方向にバイアスされ、ｐ+-ＧａＡｓ接続領域９の各
右端及びｐ+ −ＧａＡｓソース２１の右端とチャネル層
４との間の全部で３つのｎ+−ｐ+トンネル接合は、低抵
抗特性を示す逆方向にバイアスされる。このため、６つ
のｎ+−ｐ+トンネル接合のうち、３つのトンネル接合が
順方向にバイアスされ、３つのトンネル接合が逆方向に
バイアスされる。
極６には電圧を印加せず、ドレイン電極８に正の電圧を
印加すると、ｐ+-ＧａＡｓ接続領域９の各左端及びｐ+
−ＧａＡｓドレイン３の左端とチャネル層４との間の全
部で３つのｎ+−ｐ+トンネル接合は、負性抵抗の現われ
る順方向にバイアスされ、ｐ+-ＧａＡｓ接続領域９の各
右端及びｐ+ −ＧａＡｓソース２１の右端とチャネル層
４との間の全部で３つのｎ+−ｐ+トンネル接合は、低抵
抗特性を示す逆方向にバイアスされる。このため、６つ
のｎ+−ｐ+トンネル接合のうち、３つのトンネル接合が
順方向にバイアスされ、３つのトンネル接合が逆方向に
バイアスされる。
【００３５】従って、この第２の実施の形態では、ソー
ス２１とドレイン３の間は対称構造となっているため、
ドレイン電極８に負の電圧を印加しても正の電圧を印加
した場合と同様に、３つの順方向バイアスされたトンネ
ル接合と３つの逆方向バイアスされたトンネル接合に分
かれる。従って、どちらの方向のドレイン電圧を印加し
た場合にも３つの負性抵抗特性が連続して現われること
になる。
ス２１とドレイン３の間は対称構造となっているため、
ドレイン電極８に負の電圧を印加しても正の電圧を印加
した場合と同様に、３つの順方向バイアスされたトンネ
ル接合と３つの逆方向バイアスされたトンネル接合に分
かれる。従って、どちらの方向のドレイン電圧を印加し
た場合にも３つの負性抵抗特性が連続して現われること
になる。
【００３６】次に、この第２の実施の形態のトンネルト
ランジスタの製造方法について、動作の説明で用いた材
料と同一の材料を用いて説明する。
ランジスタの製造方法について、動作の説明で用いた材
料と同一の材料を用いて説明する。
【００３７】まず、半絶縁性ＧａＡｓ基板上に厚さ５０
０ｎｍのｉ−ＧａＡｓ及び厚さ１４ｎｍのＴｅドープの
ｎ+−ＧａＡｓ（Ｔｅ＝１×１０19ｃｍ-3）をＭＢＥ法
により成長する。続いて、ソース領域、ドレイン領域及
び接続領域となる基板各位置をエッチング除去して、そ
こにＣドープのｐ+−ＧａＡｓをＭＯＭＢＥ法により埋
め込み、前記ソース２１、ドレイン３及び接続領域９を
それぞれ形成する。
０ｎｍのｉ−ＧａＡｓ及び厚さ１４ｎｍのＴｅドープの
ｎ+−ＧａＡｓ（Ｔｅ＝１×１０19ｃｍ-3）をＭＢＥ法
により成長する。続いて、ソース領域、ドレイン領域及
び接続領域となる基板各位置をエッチング除去して、そ
こにＣドープのｐ+−ＧａＡｓをＭＯＭＢＥ法により埋
め込み、前記ソース２１、ドレイン３及び接続領域９を
それぞれ形成する。
【００３８】続いて、この構造の上に厚さ３０ｎｍのｉ
−Ａｌ0.5Ｇａ0.5ＡｓをＭＢＥ法により成長させ、前記
絶縁層５を形成する。最後にＡｌを絶縁層の上に蒸着し
てゲート形状に加工して前記ゲート電極６を形成した
後、Ａｕをｐ+−ＧａＡｓソース及びｐ+−ＧａＡｓドレ
イン上に蒸着して前記ソース電極７及びドレイン電極８
を形成して、この第２の実施の形態のトンネルトランジ
スタの構造を完成する。
−Ａｌ0.5Ｇａ0.5ＡｓをＭＢＥ法により成長させ、前記
絶縁層５を形成する。最後にＡｌを絶縁層の上に蒸着し
てゲート形状に加工して前記ゲート電極６を形成した
後、Ａｕをｐ+−ＧａＡｓソース及びｐ+−ＧａＡｓドレ
イン上に蒸着して前記ソース電極７及びドレイン電極８
を形成して、この第２の実施の形態のトンネルトランジ
スタの構造を完成する。
【００３９】作製したこのトンネルトランジスタの特性
を評価したところ、正及び負のドレイン電圧印加時には
いずれも３つの負性抵抗特性が観測され、また、これら
の負性抵抗特性はゲート電圧により、その大きさが変調
されることが確認された。
を評価したところ、正及び負のドレイン電圧印加時には
いずれも３つの負性抵抗特性が観測され、また、これら
の負性抵抗特性はゲート電圧により、その大きさが変調
されることが確認された。
【００４０】次に、本発明になるトンネルトランジスタ
の第３の実施の形態について説明する。
の第３の実施の形態について説明する。
【００４１】図３は本発明になるトンネルトランジスタ
の第３の実施の形態の層構造を示す模式断面図である。
同図中、図１、図２及び図６と同一構成部分には同一符
号を付し、その説明を省略する。図３において、ドレイ
ン３１はソース２及び接続領域９と同一の導電型の不純
物を高濃度に含む縮退した半導体からなる。この第３の
実施の形態では、３つのチャネル層４と２つの接続領域
９とがあり、ソース２とドレイン３１との間には４つの
ｎ+−ｐ+バンド間トンネル接合が形成されている。この
構造では、ソース２とドレイン３１が同一構造であるた
め、第１の実施の形態に比べて作製プロセスが簡略化さ
れ、また、接続領域９が無い場合は通常のトランジスタ
構造となるため、通常のトランジスタ（ＦＥＴ）との複
合回路が構成し易いという特徴がある。
の第３の実施の形態の層構造を示す模式断面図である。
同図中、図１、図２及び図６と同一構成部分には同一符
号を付し、その説明を省略する。図３において、ドレイ
ン３１はソース２及び接続領域９と同一の導電型の不純
物を高濃度に含む縮退した半導体からなる。この第３の
実施の形態では、３つのチャネル層４と２つの接続領域
９とがあり、ソース２とドレイン３１との間には４つの
ｎ+−ｐ+バンド間トンネル接合が形成されている。この
構造では、ソース２とドレイン３１が同一構造であるた
め、第１の実施の形態に比べて作製プロセスが簡略化さ
れ、また、接続領域９が無い場合は通常のトランジスタ
構造となるため、通常のトランジスタ（ＦＥＴ）との複
合回路が構成し易いという特徴がある。
【００４２】次に、この第３の実施の形態の動作につい
て、基板１にｉ−ＧａＡｓ、ソース２にｎ+−ＧａＡ
ｓ、ドレイン３１にｎ+−ＧａＡｓ、チャネル層４にｎ+
−ＧａＡｓ、絶縁層５にｉ−Ａｌ0.5Ｇａ0.5Ａｓ、ゲー
ト電極６にＡｌ、ソース電極７及びドレイン電極８にそ
れぞれＡｕ、接続領域９にｐ+−ＧａＡｓを例にとって
説明する。
て、基板１にｉ−ＧａＡｓ、ソース２にｎ+−ＧａＡ
ｓ、ドレイン３１にｎ+−ＧａＡｓ、チャネル層４にｎ+
−ＧａＡｓ、絶縁層５にｉ−Ａｌ0.5Ｇａ0.5Ａｓ、ゲー
ト電極６にＡｌ、ソース電極７及びドレイン電極８にそ
れぞれＡｕ、接続領域９にｐ+−ＧａＡｓを例にとって
説明する。
【００４３】ソース電極７をアース電位とし、ゲート電
極６には電圧を印加せず、ドレイン電極８に正の電圧を
印加すると、ｐ+-ＧａＡｓ接続領域９の各左端とチャネ
ル層４との間の全部で２つのｎ+−ｐ+トンネル接合は、
負性抵抗の現われる順方向にバイアスされ、ｐ+-ＧａＡ
ｓ接続領域９の各右端とチャネル層４との間の全部で２
つのｎ+−ｐ+トンネル接合は、低抵抗特性を示す逆方向
にバイアスされる。このため、４つのｎ+−ｐ+トンネル
接合のうち、２つのトンネル接合が順方向にバイアスさ
れ、２つのトンネル接合が逆方向にバイアスされる。
極６には電圧を印加せず、ドレイン電極８に正の電圧を
印加すると、ｐ+-ＧａＡｓ接続領域９の各左端とチャネ
ル層４との間の全部で２つのｎ+−ｐ+トンネル接合は、
負性抵抗の現われる順方向にバイアスされ、ｐ+-ＧａＡ
ｓ接続領域９の各右端とチャネル層４との間の全部で２
つのｎ+−ｐ+トンネル接合は、低抵抗特性を示す逆方向
にバイアスされる。このため、４つのｎ+−ｐ+トンネル
接合のうち、２つのトンネル接合が順方向にバイアスさ
れ、２つのトンネル接合が逆方向にバイアスされる。
【００４４】従って、この第３の実施の形態では、ソー
ス２とドレイン３１の間は対称構造となっているため、
ドレイン電極８に負の電圧を印加しても正の電圧を印加
した場合と同様に、２つの順方向バイアスされたトンネ
ル接合と２つの逆方向バイアスされたトンネル接合に分
かれる。従って、どちらの方向のドレイン電圧を印加し
た場合にも２つの負性抵抗特性が連続して現われること
になる。
ス２とドレイン３１の間は対称構造となっているため、
ドレイン電極８に負の電圧を印加しても正の電圧を印加
した場合と同様に、２つの順方向バイアスされたトンネ
ル接合と２つの逆方向バイアスされたトンネル接合に分
かれる。従って、どちらの方向のドレイン電圧を印加し
た場合にも２つの負性抵抗特性が連続して現われること
になる。
【００４５】次に、この第３の実施の形態のトンネルト
ランジスタの製造方法について、動作の説明で用いた材
料と同一の材料を用いて説明する。
ランジスタの製造方法について、動作の説明で用いた材
料と同一の材料を用いて説明する。
【００４６】まず、半絶縁性ＧａＡｓ基板上に厚さ５０
０ｎｍのｉ−ＧａＡｓ及び厚さ１４ｎｍのＴｅドープの
ｎ+−ＧａＡｓ（Ｔｅ＝１×１０19ｃｍ-3）をＭＢＥ法
により成長する。続いて、ソース領域及びドレイン領域
となる基板各位置をエッチングで堀り、そこにＳｅドー
プのｎ+−ＧａＡｓを気相成長法により埋め込み前記ソ
ース２及びドレイン３１をそれぞれ形成する。続いて、
接続領域９となる基板位置をエッチング除去して、そこ
にＣドープのｐ+−ＧａＡｓをＭＯＭＢＥ法により埋め
込み、前記接続領域９を形成する。
０ｎｍのｉ−ＧａＡｓ及び厚さ１４ｎｍのＴｅドープの
ｎ+−ＧａＡｓ（Ｔｅ＝１×１０19ｃｍ-3）をＭＢＥ法
により成長する。続いて、ソース領域及びドレイン領域
となる基板各位置をエッチングで堀り、そこにＳｅドー
プのｎ+−ＧａＡｓを気相成長法により埋め込み前記ソ
ース２及びドレイン３１をそれぞれ形成する。続いて、
接続領域９となる基板位置をエッチング除去して、そこ
にＣドープのｐ+−ＧａＡｓをＭＯＭＢＥ法により埋め
込み、前記接続領域９を形成する。
【００４７】続いて、この構造の上に厚さ３０ｎｍのｉ
−Ａｌ0.5Ｇａ0.5ＡｓをＭＢＥ法により成長させ、前記
絶縁層５を形成する。最後にＡｌを絶縁層の上に蒸着し
てゲート形状に加工して前記ゲート電極６を形成した
後、Ａｕをｐ+−ＧａＡｓソース及びｐ+−ＧａＡｓドレ
イン上に蒸着して前記ソース電極７及びドレイン電極８
を形成して、この第３の実施の形態のトンネルトランジ
スタの構造を完成する。
−Ａｌ0.5Ｇａ0.5ＡｓをＭＢＥ法により成長させ、前記
絶縁層５を形成する。最後にＡｌを絶縁層の上に蒸着し
てゲート形状に加工して前記ゲート電極６を形成した
後、Ａｕをｐ+−ＧａＡｓソース及びｐ+−ＧａＡｓドレ
イン上に蒸着して前記ソース電極７及びドレイン電極８
を形成して、この第３の実施の形態のトンネルトランジ
スタの構造を完成する。
【００４８】作製したこのトンネルトランジスタの特性
を評価したところ、正及び負のドレイン電圧印加時には
いずれも２つの負性抵抗特性が観測され、また、これら
の負性抵抗特性はゲート電圧により、その大きさが変調
されることが確認された。また、同時に作製した通常の
ｎチャネルトランジスタにおいては、ディプレッション
モード特性を示し、この実施の形態のトランジスタと通
常の構造のトランジスタとが容易に混在できることが確
認された。
を評価したところ、正及び負のドレイン電圧印加時には
いずれも２つの負性抵抗特性が観測され、また、これら
の負性抵抗特性はゲート電圧により、その大きさが変調
されることが確認された。また、同時に作製した通常の
ｎチャネルトランジスタにおいては、ディプレッション
モード特性を示し、この実施の形態のトランジスタと通
常の構造のトランジスタとが容易に混在できることが確
認された。
【００４９】次に、本発明になる記憶回路の第１の実施
の形態について説明する。図４（ａ）は本発明になる記
憶回路の第１の実施の形態の回路図、同図（ｂ）はその
電圧−電流特性図を示す。図４（ａ）において、この実
施の形態の記憶回路は、本発明のトンネルトランジスタ
Ｍ−ＳＴＴのドレイン又はソースが抵抗Ｒを介して電源
電圧Ｖｄｄ入力端子に接続される一方、出力端子ＯＵＴ
に接続され、そのソース又はドレインが接地され、その
ゲートが入力端子ＩＮに接続された構成である。
の形態について説明する。図４（ａ）は本発明になる記
憶回路の第１の実施の形態の回路図、同図（ｂ）はその
電圧−電流特性図を示す。図４（ａ）において、この実
施の形態の記憶回路は、本発明のトンネルトランジスタ
Ｍ−ＳＴＴのドレイン又はソースが抵抗Ｒを介して電源
電圧Ｖｄｄ入力端子に接続される一方、出力端子ＯＵＴ
に接続され、そのソース又はドレインが接地され、その
ゲートが入力端子ＩＮに接続された構成である。
【００５０】ここで、トンネルトランジスタＭ−ＳＴＴ
として図３に示した第３の実施の形態のトンネルトラン
ジスタを用い、かつ、抵抗Ｒを適当な抵抗値とすると、
図４（ａ）のトンネルトランジスタＭ−ＳＴＴのドレイ
ン・ソース間電圧Ｖとドレイン電流Ｉとの関係は、図３
と共に説明したように、図４（ｂ）にＴで示すように、
２つの負性抵抗特性を有する特性となり、出力として
は、抵抗Ｒの負荷線Ｌとの交点であるＳ１、Ｓ２及びＳ
３の３つの安定点が存在する。
として図３に示した第３の実施の形態のトンネルトラン
ジスタを用い、かつ、抵抗Ｒを適当な抵抗値とすると、
図４（ａ）のトンネルトランジスタＭ−ＳＴＴのドレイ
ン・ソース間電圧Ｖとドレイン電流Ｉとの関係は、図３
と共に説明したように、図４（ｂ）にＴで示すように、
２つの負性抵抗特性を有する特性となり、出力として
は、抵抗Ｒの負荷線Ｌとの交点であるＳ１、Ｓ２及びＳ
３の３つの安定点が存在する。
【００５１】この図４（ａ）に示す記憶回路は、入力に
リセットパルスと書き込みパルスを印加することによ
り、３つの安定点のいずれかで安定状態となる多値記憶
回路として動作する。
リセットパルスと書き込みパルスを印加することによ
り、３つの安定点のいずれかで安定状態となる多値記憶
回路として動作する。
【００５２】次に、この記憶回路の動作について説明す
る。まず、所定電圧に対して正極性のリセットパルスを
入力端子ＩＮに入力して一時的にトンネルトランジスタ
Ｍ−ＳＴＴの特性を図４（ｂ）にＴＲで示す特性とする
と、リセットパルス入力後は安定状態が特性ＴＲと負荷
線Ｌとの交点に近いＳ１で示す初期状態に一義的に定ま
る。
る。まず、所定電圧に対して正極性のリセットパルスを
入力端子ＩＮに入力して一時的にトンネルトランジスタ
Ｍ−ＳＴＴの特性を図４（ｂ）にＴＲで示す特性とする
と、リセットパルス入力後は安定状態が特性ＴＲと負荷
線Ｌとの交点に近いＳ１で示す初期状態に一義的に定ま
る。
【００５３】次に、入力端子ＩＮを介してトンネルトラ
ンジスタＭ−ＳＴＴのゲートに所定電圧に対して負極性
の第２の書き込みパルスＶ２を印加すると、トンネルト
ランジスタＭ−ＳＴＴの特性が一瞬、図４（ｂ）にＴ２
で示す特性となり、その後安定状態がＳ１から特性Ｔ２
と負荷線Ｌとの交点に近いＳ２で示す状態に移行する。
ンジスタＭ−ＳＴＴのゲートに所定電圧に対して負極性
の第２の書き込みパルスＶ２を印加すると、トンネルト
ランジスタＭ−ＳＴＴの特性が一瞬、図４（ｂ）にＴ２
で示す特性となり、その後安定状態がＳ１から特性Ｔ２
と負荷線Ｌとの交点に近いＳ２で示す状態に移行する。
【００５４】次に、入力端子ＩＮを介してトンネルトラ
ンジスタＭ−ＳＴＴのゲートに所定電圧に対して負極性
で、かつ、第２の書き込みパルスＶ２よりも波高値の絶
対値が小である第１の書き込みパルスＶ１を印加する
と、トンネルトランジスタＭ−ＳＴＴの特性が一瞬、図
４（ｂ）にＴ１で示す特性となり、その後安定状態がＳ
１で示す状態に移行する。
ンジスタＭ−ＳＴＴのゲートに所定電圧に対して負極性
で、かつ、第２の書き込みパルスＶ２よりも波高値の絶
対値が小である第１の書き込みパルスＶ１を印加する
と、トンネルトランジスタＭ−ＳＴＴの特性が一瞬、図
４（ｂ）にＴ１で示す特性となり、その後安定状態がＳ
１で示す状態に移行する。
【００５５】同様に、入力端子ＩＮを介してトンネルト
ランジスタＭ−ＳＴＴのゲートに所定電圧に対して負極
性で、かつ、第２の書き込みパルスＶ２よりも波高値の
絶対値が大である第３の書き込みパルスＶ３を印加する
と、トンネルトランジスタＭ−ＳＴＴの特性が一瞬、図
４（ｂ）にＴ３で示す特性となり、その後安定状態が特
性Ｔ３と負荷線Ｌとの交点からＳ３で示す状態に移行す
る。
ランジスタＭ−ＳＴＴのゲートに所定電圧に対して負極
性で、かつ、第２の書き込みパルスＶ２よりも波高値の
絶対値が大である第３の書き込みパルスＶ３を印加する
と、トンネルトランジスタＭ−ＳＴＴの特性が一瞬、図
４（ｂ）にＴ３で示す特性となり、その後安定状態が特
性Ｔ３と負荷線Ｌとの交点からＳ３で示す状態に移行す
る。
【００５６】このように、書き込みパルスとしてＶ１、
Ｖ２又はＶ３をトンネルトランジスタＭ−ＳＴＴのゲー
トに印加して、特性を一時的に図４（ｂ）のＴ１、Ｔ２
又はＴ３とすると、書き込みパルス印加後の安定状態は
負荷線Ｌに沿って移動してＳ１、Ｓ２又はＳ３に一意的
に決まる。従って、この図４（ａ）に示した構成の記憶
回路は、本発明のトンネルトランジスタＭ−ＳＴＴ１つ
と、１つの負荷抵抗Ｒを直列に接続するだけの少ない素
子数の回路構成で、３値の状態を記憶できるスタティッ
クメモリ（多値記憶回路）を構成する。
Ｖ２又はＶ３をトンネルトランジスタＭ−ＳＴＴのゲー
トに印加して、特性を一時的に図４（ｂ）のＴ１、Ｔ２
又はＴ３とすると、書き込みパルス印加後の安定状態は
負荷線Ｌに沿って移動してＳ１、Ｓ２又はＳ３に一意的
に決まる。従って、この図４（ａ）に示した構成の記憶
回路は、本発明のトンネルトランジスタＭ−ＳＴＴ１つ
と、１つの負荷抵抗Ｒを直列に接続するだけの少ない素
子数の回路構成で、３値の状態を記憶できるスタティッ
クメモリ（多値記憶回路）を構成する。
【００５７】本発明の第３の実施の形態のトンネルトラ
ンジスタＭ−ＳＴＴと抵抗Ｒを図４（ａ）のように直列
に接続した回路構成で、３値記憶の動作を確認した。な
お、トンネルトランジスタＭ−ＳＴＴとして、図１や図
２に示した他の実施の形態のトンネルトランジスタを用
いることができることは勿論である。
ンジスタＭ−ＳＴＴと抵抗Ｒを図４（ａ）のように直列
に接続した回路構成で、３値記憶の動作を確認した。な
お、トンネルトランジスタＭ−ＳＴＴとして、図１や図
２に示した他の実施の形態のトンネルトランジスタを用
いることができることは勿論である。
【００５８】次に、本発明になる記憶回路の第２の実施
の形態について説明する。図５（ａ）は本発明になる記
憶回路の第２の実施の形態の回路図、同図（ｂ）はその
電圧−電流特性図を示す。図５（ａ）において、この実
施の形態の記憶回路は、本発明の第１のトンネルトラン
ジスタＭ−ＳＴＴ１のドレイン又はソースが、本発明の
第２のトンネルトランジスタＭ−ＳＴＴ２のソースに接
続される一方、出力端子ＯＵＴに接続され、Ｍ−ＳＴＴ
１のソース又はドレインが接地され、Ｍ−ＳＴＴ１のゲ
ートが入力端子ＩＮに接続され、更に第２のトンネルト
ランジスタＭ−ＳＴＴ２のゲートとドレインがそれぞれ
電源電圧Ｖｄｄ端子に接続された構成である。
の形態について説明する。図５（ａ）は本発明になる記
憶回路の第２の実施の形態の回路図、同図（ｂ）はその
電圧−電流特性図を示す。図５（ａ）において、この実
施の形態の記憶回路は、本発明の第１のトンネルトラン
ジスタＭ−ＳＴＴ１のドレイン又はソースが、本発明の
第２のトンネルトランジスタＭ−ＳＴＴ２のソースに接
続される一方、出力端子ＯＵＴに接続され、Ｍ−ＳＴＴ
１のソース又はドレインが接地され、Ｍ−ＳＴＴ１のゲ
ートが入力端子ＩＮに接続され、更に第２のトンネルト
ランジスタＭ−ＳＴＴ２のゲートとドレインがそれぞれ
電源電圧Ｖｄｄ端子に接続された構成である。
【００５９】すなわち、この実施の形態は、図４の実施
の形態における抵抗Ｒを第２のトンネルトランジスタＭ
−ＳＴＴ２に置き換えたものである。これにより、トン
ネルトランジスタＭ−ＳＴＴ１及びＭ−ＳＴＴ２とし
て、それぞれ図３に示した第３の実施の形態のトンネル
トランジスタを用いた場合、Ｍ−ＳＴＴ１のドレイン・
ソース間電圧対ドレイン電流特性は図５（ｂ）にＴで示
され、また負荷線は図５（ｂ）にＬ’で示すようになる
ので、出力としては両者の交点であるＳ１、Ｓ２及びＳ
３の３つの安定点が存在する。
の形態における抵抗Ｒを第２のトンネルトランジスタＭ
−ＳＴＴ２に置き換えたものである。これにより、トン
ネルトランジスタＭ−ＳＴＴ１及びＭ−ＳＴＴ２とし
て、それぞれ図３に示した第３の実施の形態のトンネル
トランジスタを用いた場合、Ｍ−ＳＴＴ１のドレイン・
ソース間電圧対ドレイン電流特性は図５（ｂ）にＴで示
され、また負荷線は図５（ｂ）にＬ’で示すようになる
ので、出力としては両者の交点であるＳ１、Ｓ２及びＳ
３の３つの安定点が存在する。
【００６０】従って、この場合も動作は前記図４（ａ）
に示した第１の実施の形態の記憶回路と同様になる。こ
の実施の形態の記憶回路も、少ない素子数の回路構成
で、３値の状態を記憶できるスタティックメモリ（多値
記憶回路）を構成でき、更に、抵抗を別に作る必要がな
いので、作製プロセスが簡単になるという利点もある。
に示した第１の実施の形態の記憶回路と同様になる。こ
の実施の形態の記憶回路も、少ない素子数の回路構成
で、３値の状態を記憶できるスタティックメモリ（多値
記憶回路）を構成でき、更に、抵抗を別に作る必要がな
いので、作製プロセスが簡単になるという利点もある。
【００６１】実際に、本発明の第３の実施の形態のトン
ネルトランジスタＭ−ＳＴＴ１及びＭ−ＳＴＴ２を図５
（ａ）のように直列に接続した回路を作製したところ、
正常な３値記憶の動作を確認した。なお、トンネルトラ
ンジスタＭ−ＳＴＴ１及びＭ−ＳＴＴ２として、図１や
図２に示した他の実施の形態のトンネルトランジスタを
用いることができることは勿論である。
ネルトランジスタＭ−ＳＴＴ１及びＭ−ＳＴＴ２を図５
（ａ）のように直列に接続した回路を作製したところ、
正常な３値記憶の動作を確認した。なお、トンネルトラ
ンジスタＭ−ＳＴＴ１及びＭ−ＳＴＴ２として、図１や
図２に示した他の実施の形態のトンネルトランジスタを
用いることができることは勿論である。
【００６２】なお、本発明は以上の実施の形態に限定さ
れるものではなく、例えばトンネルトランジスタを構成
する半導体材料としてはＧａＡｓ以外の、Ｓｉ、Ｇｅ、
ＳｉＧｅ、ＩｎＰ、ＩｎＧａＡｓ、ＧａＳｂなどの他の
半導体でも本発明を適用できる。また、基板１、ソース
２，２１、ドレイン３，３１、チャネル層４、接続領域
９の半導体は、同種の半導体からなるホモ接合だけでは
なく、異種の半導体からなるヘテロ接合でもよい。ま
た、絶縁層５としてはＡｌ0.5Ｇａ0.5Ａｓを用いたが、
ＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＰなどの絶縁性を示すそ
の他の半導体や、ＳｉＯ2、Ｓｉ3Ｎ4、ＡｌＮなどの絶
縁体であってもよい。
れるものではなく、例えばトンネルトランジスタを構成
する半導体材料としてはＧａＡｓ以外の、Ｓｉ、Ｇｅ、
ＳｉＧｅ、ＩｎＰ、ＩｎＧａＡｓ、ＧａＳｂなどの他の
半導体でも本発明を適用できる。また、基板１、ソース
２，２１、ドレイン３，３１、チャネル層４、接続領域
９の半導体は、同種の半導体からなるホモ接合だけでは
なく、異種の半導体からなるヘテロ接合でもよい。ま
た、絶縁層５としてはＡｌ0.5Ｇａ0.5Ａｓを用いたが、
ＧａＡｓ、ＩｎＡｌＡｓ、ＩｎＰなどの絶縁性を示すそ
の他の半導体や、ＳｉＯ2、Ｓｉ3Ｎ4、ＡｌＮなどの絶
縁体であってもよい。
【００６３】また、ゲート電極材料としてはＡｌしか示
さなかったが、ショットキ接合を形成する他の金属や低
抵抗の半導体材料でもよい。更に、上記の実施の形態で
はチャネル層４の伝導型をｎ型として説明したが、ここ
がｐ型となるようにすべての他の領域の伝導型を実施の
形態と反対としても、本発明を適用できることは明らか
である。また、更に接続領域９の数は２つのものしか説
明しなかったが、所望する負性抵抗特性の数に応じて、
１つあるいは３つ以上設けた構造としてもよいことは明
らかである。
さなかったが、ショットキ接合を形成する他の金属や低
抵抗の半導体材料でもよい。更に、上記の実施の形態で
はチャネル層４の伝導型をｎ型として説明したが、ここ
がｐ型となるようにすべての他の領域の伝導型を実施の
形態と反対としても、本発明を適用できることは明らか
である。また、更に接続領域９の数は２つのものしか説
明しなかったが、所望する負性抵抗特性の数に応じて、
１つあるいは３つ以上設けた構造としてもよいことは明
らかである。
【００６４】多値記憶回路の負荷は、図４（ａ）に示し
た抵抗Ｒ、図５（ａ）に示した本発明のトンネルトラン
ジスタＭ−ＳＴＴ２に限定されるものではなく、通常の
トランジスタや非線形特性を有するその他の素子でもよ
いことも明らかである。また、ここでは３値の記憶回路
の例しか示さなかったが、本発明トンネルトランジスタ
の接続領域の数を変えることにより、４値以上の記憶回
路を構成できることも明らかである。
た抵抗Ｒ、図５（ａ）に示した本発明のトンネルトラン
ジスタＭ−ＳＴＴ２に限定されるものではなく、通常の
トランジスタや非線形特性を有するその他の素子でもよ
いことも明らかである。また、ここでは３値の記憶回路
の例しか示さなかったが、本発明トンネルトランジスタ
の接続領域の数を変えることにより、４値以上の記憶回
路を構成できることも明らかである。
【００６５】
【発明の効果】以上説明したように、本発明のトンネル
トランジスタによれば、少なくとも複数のチャネル層と
接続領域のそれぞれの間にはバンド間トンネル接合が形
成されるため、複数の負性抵抗特性が連続的に現われる
電圧−電流特性を実現できる。
トランジスタによれば、少なくとも複数のチャネル層と
接続領域のそれぞれの間にはバンド間トンネル接合が形
成されるため、複数の負性抵抗特性が連続的に現われる
電圧−電流特性を実現できる。
【００６６】また、本発明の記憶回路によれば、電圧−
電流特性が複数の負性抵抗特性を有する第１のトンネル
トランジスタを用い抵抗性負荷に直列接続することで、
電圧−電流特性に複数の安定点が存在するように構成し
たため、１つのトンネルトランジスタで多値記憶がで
き、従来に比べて情報記憶密度を向上できる。
電流特性が複数の負性抵抗特性を有する第１のトンネル
トランジスタを用い抵抗性負荷に直列接続することで、
電圧−電流特性に複数の安定点が存在するように構成し
たため、１つのトンネルトランジスタで多値記憶がで
き、従来に比べて情報記憶密度を向上できる。
【００６７】また、本発明の記憶回路において、抵抗性
負荷に代えて、第１のトンネルトランジスタと同様の構
造の第２のトンネルトランジスタを負荷として用いた場
合は、抵抗性負荷を別に作製する必要がなく同じ作製プ
ロセスで２つのトンネルトランジスタを作製できるの
で、作製プロセスが簡単な多値記憶回路を実現できる。
負荷に代えて、第１のトンネルトランジスタと同様の構
造の第２のトンネルトランジスタを負荷として用いた場
合は、抵抗性負荷を別に作製する必要がなく同じ作製プ
ロセスで２つのトンネルトランジスタを作製できるの
で、作製プロセスが簡単な多値記憶回路を実現できる。
【図１】本発明になるトンネルトランジスタの第１の実
施の形態の模式断面図である。
施の形態の模式断面図である。
【図２】本発明になるトンネルトランジスタの第２の実
施の形態の模式断面図である。
施の形態の模式断面図である。
【図３】本発明になるトンネルトランジスタの第３の実
施の形態の模式断面図である。
施の形態の模式断面図である。
【図４】本発明になる記憶回路の第１の実施の形態の回
路図及び電圧−電流特性図である。
路図及び電圧−電流特性図である。
【図５】本発明になる記憶回路の第２の実施の形態の回
路図及び電圧−電流特性図である。
路図及び電圧−電流特性図である。
【図６】従来のトンネルトランジスタの一例の模式断面
図である。
図である。
【図７】従来の記憶回路の一例の回路図及び電圧−電流
特性図である。
特性図である。
１ 基板 ２ ソース ３ ドレイン ４ チャネル層 ５ 絶縁層 ６ ゲート電極 ７ ソース電極 ８ ドレイン電極 ９ 接続領域 ２１ ソース ３１ ドレイン Ｍ−ＳＴＴ、Ｍ−ＳＴＴ１、Ｍ−ＳＴＴ２ 本発明のト
ンネルトランジスタ Ｒ抵抗
ンネルトランジスタ Ｒ抵抗
Claims (6)
- 【請求項１】 基板上に互いに離間して形成された、そ
れぞれ高濃度の不純物を含む半導体からなるソース及び
ドレインと、 前記ソースとドレインの間の前記基板上に形成された、
第１の導電型の不純物を高濃度に含み急峻な不純物分布
を有する縮退した半導体からなる１つ以上の接続領域
と、 前記ソース、１つ以上の接続領域及びドレインのそれぞ
れの間を接合するように前記基板上に形成され、前記第
１の導電型とは異なる第２の導電型のキャリアを誘起す
る複数のチャネル層と、 前記ソース、ドレイン、接続領域及びチャネル層上に形
成された絶縁層と、 前記ソース、ドレイン及び絶縁層上にそれぞれ形成され
たソース電極、ドレイン電極及びゲート電極とを有する
ことを特徴とするトンネルトランジスタ。 - 【請求項２】 前記ソースは、前記チャネル層と同一の
前記第２の導電型の不純物を高濃度に含む縮退した半導
体からなり、前記ドレインは、前記接続領域と同一の前
記第１の導電型の不純物を高濃度に含み急峻な不純物分
布を有する縮退した半導体からなることを特徴とする請
求項１記載のトンネルトランジスタ。 - 【請求項３】 前記ソース及びドレインは、それぞれ前
記接続領域と同一の前記第１の導電型の不純物を高濃度
に含み急峻な不純物分布を有する縮退した半導体からな
ることを特徴とする請求項１記載のトンネルトランジス
タ。 - 【請求項４】 前記ソース及びドレインは、それぞれ前
記チャネル層と同一の前記第２の導電型の不純物を高濃
度に含む縮退した半導体からなることを特徴とする請求
項１記載のトンネルトランジスタ。 - 【請求項５】 ドレイン電極又はソース電極が出力端子
に接続され、ソース電極又はドレイン電極が低電位側電
源端子に接続され、ゲート電極にリセットパルス又は書
き込みパルスが印加される第１のトンネルトランジスタ
と、 前記第１のトンネルトランジスタと前記出力端子の接続
点に一端が接続され、他端が高電位側電源端子に接続さ
れた抵抗性負荷とよりなり、前記第１のトンネルトラン
ジスタは、基板上に互いに離間して形成された、それぞ
れ高濃度の不純物を含む半導体からなるソース及びドレ
インと、前記ソースとドレインの間の前記基板上に形成
された、第１の導電型の不純物を高濃度に含み急峻な不
純物分布を有する縮退した半導体からなる１つ以上の接
続領域と、前記ソース、１つ以上の接続領域及びドレイ
ンのそれぞれの間を接合するように前記基板上に形成さ
れ、前記第１の導電型とは異なる第２の導電型のキャリ
アを誘起する複数のチャネル層と、前記ソース、ドレイ
ン、接続領域及びチャネル層上に形成された絶縁層と、
前記ソース、ドレイン及び絶縁層上にそれぞれ形成され
たソース電極、ドレイン電極及びゲート電極とを有する
ことを特徴とする記憶回路。 - 【請求項６】 前記抵抗性負荷に代えて、前記第１のト
ンネルトランジスタと同様の構造の第２のトンネルトラ
ンジスタを用い、該第２のトンネルトランジスタのゲー
ト電極及びドレイン電極を前記高電位側電源端子に接続
し、ソース電極を前記第１のトンネルトランジスタと前
記出力端子の接続点に接続したことを特徴とする請求項
５記載の記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320200A JP2734435B2 (ja) | 1995-12-08 | 1995-12-08 | トンネルトランジスタ及び記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7320200A JP2734435B2 (ja) | 1995-12-08 | 1995-12-08 | トンネルトランジスタ及び記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162394A JPH09162394A (ja) | 1997-06-20 |
| JP2734435B2 true JP2734435B2 (ja) | 1998-03-30 |
Family
ID=18118829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7320200A Expired - Fee Related JP2734435B2 (ja) | 1995-12-08 | 1995-12-08 | トンネルトランジスタ及び記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734435B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9614042B2 (en) | 2015-03-06 | 2017-04-04 | International Business Machines Corporation | Heterojunction tunnel field effect transistor fabrication using limited lithography steps |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004047610B4 (de) | 2004-09-30 | 2006-08-24 | Infineon Technologies Ag | Integrierte Speicher-Schaltungsanordnung mit Tunnel-Feldeffekttransistor als Ansteuertransistor |
| DE102005007822B4 (de) * | 2005-02-21 | 2014-05-22 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Tunnel-Feldeffekttransistor |
| JP5688751B2 (ja) * | 2010-06-22 | 2015-03-25 | 日本電信電話株式会社 | 半導体装置 |
| JP5701831B2 (ja) * | 2012-09-06 | 2015-04-15 | 株式会社東芝 | パスゲートを備えた半導体記憶装置 |
-
1995
- 1995-12-08 JP JP7320200A patent/JP2734435B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9614042B2 (en) | 2015-03-06 | 2017-04-04 | International Business Machines Corporation | Heterojunction tunnel field effect transistor fabrication using limited lithography steps |
| US10276685B2 (en) | 2015-03-06 | 2019-04-30 | International Business Machines Corporation | Heterojunction tunnel field effect transistor fabrication using limited lithography steps |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162394A (ja) | 1997-06-20 |
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