JP2734435B2 - トンネルトランジスタ及び記憶回路 - Google Patents
トンネルトランジスタ及び記憶回路Info
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Description
タ及び記憶回路に係り、特に複数の負性抵抗特性を有す
るトンネルトランジスタ及び超高集積回路の基本素子及
び基本回路として利用される多値記憶回路に関する。
ティック・メモリ・セルやダイナミック・メモリ・セル
が使われており、微細加工技術の向上と共に年々その集
積密度が向上している。今後、更に大容量のメモリが必
要とされるが、近年、発熱の問題や微細化の限界が取り
沙汰されるようになってきており、集積度をこれ以上高
めることは容易ではない。少ない素子数で記憶回路を構
成することが必要になってくる。また、更に記憶容量を
高めるためには、これまでの1ビット/メモリセルでは
なく、単位メモリセルで複数のビットを記憶する新しい
記憶回路が望まれる。
一つとして、従来より通常使われるシリコン(Si)M
OS型電界効果トランジスタ(FET)や、Siに比べ
て電子移動度が数倍高いGaAsを基板とし、その基板
表面の導電層上に直接ゲート電極を形成した構造のショ
ットキ接合型電界効果トランジスタ(MESFET)と
はそれぞれ動作原理が異なり、負性抵抗特性を有するト
ンネルトランジスタを用いたものが提案されている。こ
の従来のトンネルトランジスタ及び記憶回路(双安定回
路)としては、例えば本発明者が提案したものがある
(特開平5−41520号公報:発明の名称「半導体装
置」)。
SFETの微細化の極限で問題となってくるトンネル効
果を積極的に利用したものであり、微細化に適する構造
と共に負性抵抗特性の利用により多機能動作ができ、記
憶集積回路の高密度化を可能としようとするものであ
る。
の一例の模式断面構成図を示す。同図において、基板1
上には一導電型を生じる不純物を高濃度に含み縮退した
半導体からなるソース2と、ソース2と異なる導電型を
生じる不純物を高濃度に含むと共に急峻な不純物分布を
有し、縮退した半導体からなるドレイン3と、ソース2
と同一導電型を有する縮退したチャネル層4が形成され
ており、チャネル層4はソース・ドレイン間に形成され
ている。
イン3の各一部の上には、禁止帯幅が広い材料からなる
絶縁層5が形成され、絶縁層5の上にはゲート電極6が
形成されている。更に、ソース2とオーミック接合を形
成するソース電極7と、ドレイン3とオーミック接合を
形成するドレイン電極8が形成されている。
スタと抵抗を用いた記憶回路を示し、図7(b)はこの
記憶回路の電流ー電圧特性を示す。図7(a)におい
て、STTは図6に示した構造の従来のトンネルトラン
ジスタで、そのソースは抵抗Rを介して電源電圧Vdd
端子に接続されると共に出力端子に接続され、そのゲー
トは入力端子に接続され、そのドレインは接地されてい
る。また、図7(b)において、縦軸は電流I、横軸は
電圧Vを示し、トンネルトランジスタの特性T、負荷線
L、第1の安定点S1及び第2の安定点S2を示す。
び記憶回路の動作について基板1にi−GaAs(ここ
で、iは真性又は実質的に真性と見なせるノンドープ半
導体を意味する略号:以下同じ)、ソース2にn+-Ga
As、ドレイン3にp+-GaAs、チャネル層4にn+-
GaAs、絶縁層5にi−Al0.5Ga0.5 As、ゲー
ト電極6にアルミニウム(Al)、ソース電極7及びド
レイン電極8に金(Au)を用いた例について説明す
る。
極6には電圧を印加せず、ドレイン電極8に正の電圧を
印加すると、ソース2(n+-GaAs)とドレイン3
(p+-GaAs)との間は、チャネル層4(n+-GaA
s)を介して順方向バイアスになる。このバイアス方向
は逆方向バイアスに比べてドレイン電流が流れ易いが、
キャリアの拡散電流が顕著とならない電圧以下(GaA
sの場合、0.7V以下)では、この拡散電流は殆ど流
れない。しかし、チャネル層4(n+-GaAs)とドレ
イン3(p+-GaAs)との間は、幅の薄いエサキダイ
オード(n+−p+トンネル接合によるトンネルダイオー
ド)となっているため、トンネル効果によるトンネル電
流が流れる。
せていくと、初めのうちはチャネル層4の伝導帯の電子
がドレイン3の価電子帯の空の状態にトンネルするよう
になるため、トンネル電流が増加する。ソース・ドレイ
ン間の順方向電圧を更に増加させると、この伝導帯と価
電子帯のエネルギー的な重なりが少なくなってくるた
め、電流が減少する。更に、ソース・ドレイン間の順方
向電圧を増加させると、チャネル層4の伝導帯の電子や
ドレイン3の正孔が熱的に接合部のポテンシャル障壁を
乗り越えるようになり、再び電流(拡散電流)が増加す
る。
のトンネルトランジスタの電圧−電流特性はN字状にな
り、電圧の増加に伴ってドレイン電流が減少する負性抵
抗特性部分が現われる。トンネル電流の大きさは半導体
チャネル層4に誘起される電子の濃度に依存するため、
ゲート電極6に印加する電圧(すなわち、ゲート電圧)
によりこの負性抵抗特性が制御されることになり、機能
性を有するトランジスタの動作が得られる。
の抵抗を直列に接続すると、図7(a)に示すような記
憶回路が構成できる。図7(b)に示すような電圧−電
流特性が得られる場合は、出力としてはS1とS2で示
す2つの安定点が存在することになる。どちらの状態に
なるかはその履歴により決定される。トンネルトランジ
スタは、上記のようにゲート電圧により負性抵抗特性を
変化させることができるため、ゲート電圧を適当に選ぶ
ことにより安定点が1つだけの状態も作り出すことがで
きる。
安定点だけの状態を作り出すことにより、その後の状態
はその時の状態に近い方に決定され、決定された状態は
入力が変化しない限り保持される。このため、この記録
回路は入力のパルスにより動作するスタティック・メモ
リとなる。すなわち、この従来のトンネルトランジスタ
によれば、負性抵抗特性を利用した機能動作により、1
つのトンネルトランジスタSTTと1つの抵抗Rだけ
で、すなわち、これまでよりも半分の素子数で記憶回路
を構成できる。
のトンネルトランジスタを用いて構成される一つの記憶
回路で記憶できるのは1ビットだけであり、情報の記憶
密度としては2倍程度にしかならない。従って、更に記
憶密度を増加させるために、一つの記憶回路で他ビット
の情報が記憶できるような多値記憶回路が望まれる。
複数の負性抵抗特性を有する新規なトンネルトランジス
タと、そのトンネルトランジスタを利用して多値を記憶
しうる記憶回路を提供することを目的とする。
め、本発明のトンネルトランジスタは、基板上に互いに
離間して形成された、それぞれ高濃度の不純物を含む半
導体からなるソース及びドレインと、ソースとドレイン
の間の基板上に形成された、第1の導電型の不純物を高
濃度に含み急峻な不純物分布を有する縮退した半導体か
らなる1つ以上の接続領域と、ソース、1つ以上の接続
領域及びドレインのそれぞれの間を接合するように基板
上に形成され、第1の導電型とは異なる第2の導電型の
キャリアを誘起する複数のチャネル層と、ソース、ドレ
イン、接続領域及びチャネル層上に形成された絶縁層
と、ソース、ドレイン及び絶縁層上にそれぞれ形成され
たソース電極、ドレイン電極及びゲート電極とを有する
構成としたものである。
ソース及びドレイン間に複数のチャネル層と接続領域と
の間、ソースとチャネル層の間、及びドレインとチャネ
ル層の間のうち、少なくとも複数のチャネル層と接続領
域のそれぞれの間にはバンド間トンネル接合が形成され
る。
の記憶回路は、上記の構成で、かつ、ドレイン電極又は
ソース電極が出力端子に接続され、ソース電極又はドレ
イン電極が低電位側電源端子に接続され、ゲート電極に
リセットパルス又は書き込みパルスが印加される第1の
トンネルトランジスタと、第1のトンネルトランジスタ
と前記出力端子の接続点に一端が接続され、他端が高電
位側電源端子に接続された抵抗性負荷とよりなる構成と
したものである。
荷に代えて、第1のトンネルトランジスタと同様の構造
の第2のトンネルトランジスタを用い、第2のトンネル
トランジスタのゲート電極及びドレイン電極を高電位側
電源端子に接続し、ソース電極を前記第1のトンネルト
ランジスタと前記出力端子の接続点に接続したものであ
る。
間トンネル接合を有する第1のトンネルトランジスタを
用いているため、その電圧−電流特性が複数の負性抵抗
特性を有し、複数の安定点が存在するように構成でき
る。
て図面と共に説明する。
の第1の実施の形態の層構造を示す模式断面図である。
同図中、図6と同一構成部分には同一符号を付してあ
る。図1において、チャネル層4は3つに分割されてお
り、このチャネル層4と異なる導電型の不純物を高濃度
に含み急峻な不純物分布を有する縮退した半導体からな
る接続領域9がこれら3つのチャネル層4の間に設けら
れている。従って、この第1の実施の形態では、3つの
チャネル層4と2つの接続領域9とがあり、ソース2と
ドレイン3との間には5つのn+−p+バンド間トンネル
接合が形成されている。
て、基板1にi−GaAs、ソース2にn+−GaA
s、ドレイン3にp+−GaAs、チャネル層4にn+−
GaAs、絶縁層5にi−Al0.5Ga0.5As、ゲート
電極6にAl、ソース電極7及びドレイン電極8にそれ
ぞれAu、接続領域9にp+−GaAsを例にとって説
明する。
極6には電圧を印加せず、ドレイン電極8に正の電圧を
印加すると、p+-GaAs接続領域9の各左端及びp+
−GaAsドレイン3の左端とチャネル層4との間の全
部で3つのn+−p+トンネル接合は、負性抵抗の現われ
る順方向にバイアスされ、p+-GaAs接続領域9の各
右端とチャネル層4との間の全部で2つのn+−p+トン
ネル接合は、低抵抗特性を示す逆方向にバイアスされ
る。このため、5つのn+−p+トンネル接合のうち、3
つのトンネル接合が順方向にバイアスされ、2つのトン
ネル接合が逆方向にバイアスされる。
向バイアスされたトンネル接合に比べて抵抗が非常に低
いため、ソース2とドレイン3の間の電流は主に抵抗の
高い順方向バイアスされたトンネル接合の特性で決ま
る。従って、ドレイン電極8に正の電圧を印加した場合
は、3つの負性抵抗特性が連続して現われることにな
る。
印加した場合は、p+-GaAs接続領域9の各左端及び
p+−GaAsドレイン3の左端とチャネル層4との間
の全部で3つのn+−p+トンネル接合は逆方向にバイア
スされ、p+-GaAs接続領域9の各右端とチャネル層
4との間の全部で2つのn+−p+トンネル接合は、負性
抵抗の現われる順方向にバイアスされるため、このとき
のソース・ドレイン間電圧とドレイン電流との特性は、
図4(b)に曲線Tで示すように、2つの連続した負性
抵抗特性が現われる。このように、この実施の形態で
は、従来のトンネルトランジスタでは一つしか得られな
かった負性抵抗特性を複数出現させることができる。
ランジスタの製造方法について、動作の説明で用いた材
料と同一の材料を用いて説明する。
0nmのi−GaAs及び厚さ14nmのテルル(T
e)ドープのn+−GaAs(Te=1×1019c
m-3)を分子線結晶成長(MBE:Moleculer Beam Epi
taxy)法により成長する。続いて、ソース領域となる基
板位置をエッチングで堀り、そこにセレン(Se)ドー
プのn+−GaAsを気相成長法により埋め込み、前記
ソース2を形成する。続いて、ドレイン領域及び接続領
域となる基板位置をエッチング除去して、そこに炭素
(C)ドープのp+−GaAsを有機金属MBE(MO
MBE:Metal Organic Moleculer Beam Epitaxy)法に
より埋め込み、前記ドレイン3及び接続領域9をそれぞ
れ形成する。
−Al0.5Ga0.5AsをMBE法により成長させ、前記
絶縁層5を形成する。最後にAlを絶縁層の上に蒸着し
てゲート形状に加工して前記ゲート電極6を形成した
後、Auをn+−GaAsソース及びp+−GaAsドレ
イン上に蒸着して前記ソース電極7及びドレイン電極8
を形成して、この第1の実施の形態のトンネルトランジ
スタの構造を完成する。
を評価したところ、正のドレイン電圧印加時には3つの
負性抵抗特性が観測され、負のドレイン電圧印加時には
2つの負性抵抗特性が観測され、また、これらの負性抵
抗特性はゲート電圧により、その大きさが変調されるこ
とが確認された。
の第2の実施の形態について説明する。
の第2の実施の形態の層構造を示す模式断面図である。
同図中、図1及び図6と同一構成部分には同一符号を付
し、その説明を省略する。図2において、ソース21は
接続領域9と同一の導電型の不純物を高濃度に含み急峻
な不純物分布を有する縮退した半導体からなる。この第
2の実施の形態では、3つのチャネル層4と2つの接続
領域9とがあり、ソース21とドレイン3との間には6
つのn+−p+バンド間トンネル接合が形成されている。
この構造では、ソース21とドレイン3が同一構造であ
るため、第1の実施の形態に比べて作製プロセスが簡略
化されるという特徴がある。
て、基板1にi−GaAs、ソース21にp+−GaA
s、ドレイン3にp+−GaAs、チャネル層4にn+−
GaAs、絶縁層5にi−Al0.5Ga0.5As、ゲート
電極6にAl、ソース電極7及びドレイン電極8にそれ
ぞれAu、接続領域9にp+−GaAsを例にとって説
明する。
極6には電圧を印加せず、ドレイン電極8に正の電圧を
印加すると、p+-GaAs接続領域9の各左端及びp+
−GaAsドレイン3の左端とチャネル層4との間の全
部で3つのn+−p+トンネル接合は、負性抵抗の現われ
る順方向にバイアスされ、p+-GaAs接続領域9の各
右端及びp+ −GaAsソース21の右端とチャネル層
4との間の全部で3つのn+−p+トンネル接合は、低抵
抗特性を示す逆方向にバイアスされる。このため、6つ
のn+−p+トンネル接合のうち、3つのトンネル接合が
順方向にバイアスされ、3つのトンネル接合が逆方向に
バイアスされる。
ス21とドレイン3の間は対称構造となっているため、
ドレイン電極8に負の電圧を印加しても正の電圧を印加
した場合と同様に、3つの順方向バイアスされたトンネ
ル接合と3つの逆方向バイアスされたトンネル接合に分
かれる。従って、どちらの方向のドレイン電圧を印加し
た場合にも3つの負性抵抗特性が連続して現われること
になる。
ランジスタの製造方法について、動作の説明で用いた材
料と同一の材料を用いて説明する。
0nmのi−GaAs及び厚さ14nmのTeドープの
n+−GaAs(Te=1×1019cm-3)をMBE法
により成長する。続いて、ソース領域、ドレイン領域及
び接続領域となる基板各位置をエッチング除去して、そ
こにCドープのp+−GaAsをMOMBE法により埋
め込み、前記ソース21、ドレイン3及び接続領域9を
それぞれ形成する。
−Al0.5Ga0.5AsをMBE法により成長させ、前記
絶縁層5を形成する。最後にAlを絶縁層の上に蒸着し
てゲート形状に加工して前記ゲート電極6を形成した
後、Auをp+−GaAsソース及びp+−GaAsドレ
イン上に蒸着して前記ソース電極7及びドレイン電極8
を形成して、この第2の実施の形態のトンネルトランジ
スタの構造を完成する。
を評価したところ、正及び負のドレイン電圧印加時には
いずれも3つの負性抵抗特性が観測され、また、これら
の負性抵抗特性はゲート電圧により、その大きさが変調
されることが確認された。
の第3の実施の形態について説明する。
の第3の実施の形態の層構造を示す模式断面図である。
同図中、図1、図2及び図6と同一構成部分には同一符
号を付し、その説明を省略する。図3において、ドレイ
ン31はソース2及び接続領域9と同一の導電型の不純
物を高濃度に含む縮退した半導体からなる。この第3の
実施の形態では、3つのチャネル層4と2つの接続領域
9とがあり、ソース2とドレイン31との間には4つの
n+−p+バンド間トンネル接合が形成されている。この
構造では、ソース2とドレイン31が同一構造であるた
め、第1の実施の形態に比べて作製プロセスが簡略化さ
れ、また、接続領域9が無い場合は通常のトランジスタ
構造となるため、通常のトランジスタ(FET)との複
合回路が構成し易いという特徴がある。
て、基板1にi−GaAs、ソース2にn+−GaA
s、ドレイン31にn+−GaAs、チャネル層4にn+
−GaAs、絶縁層5にi−Al0.5Ga0.5As、ゲー
ト電極6にAl、ソース電極7及びドレイン電極8にそ
れぞれAu、接続領域9にp+−GaAsを例にとって
説明する。
極6には電圧を印加せず、ドレイン電極8に正の電圧を
印加すると、p+-GaAs接続領域9の各左端とチャネ
ル層4との間の全部で2つのn+−p+トンネル接合は、
負性抵抗の現われる順方向にバイアスされ、p+-GaA
s接続領域9の各右端とチャネル層4との間の全部で2
つのn+−p+トンネル接合は、低抵抗特性を示す逆方向
にバイアスされる。このため、4つのn+−p+トンネル
接合のうち、2つのトンネル接合が順方向にバイアスさ
れ、2つのトンネル接合が逆方向にバイアスされる。
ス2とドレイン31の間は対称構造となっているため、
ドレイン電極8に負の電圧を印加しても正の電圧を印加
した場合と同様に、2つの順方向バイアスされたトンネ
ル接合と2つの逆方向バイアスされたトンネル接合に分
かれる。従って、どちらの方向のドレイン電圧を印加し
た場合にも2つの負性抵抗特性が連続して現われること
になる。
ランジスタの製造方法について、動作の説明で用いた材
料と同一の材料を用いて説明する。
0nmのi−GaAs及び厚さ14nmのTeドープの
n+−GaAs(Te=1×1019cm-3)をMBE法
により成長する。続いて、ソース領域及びドレイン領域
となる基板各位置をエッチングで堀り、そこにSeドー
プのn+−GaAsを気相成長法により埋め込み前記ソ
ース2及びドレイン31をそれぞれ形成する。続いて、
接続領域9となる基板位置をエッチング除去して、そこ
にCドープのp+−GaAsをMOMBE法により埋め
込み、前記接続領域9を形成する。
−Al0.5Ga0.5AsをMBE法により成長させ、前記
絶縁層5を形成する。最後にAlを絶縁層の上に蒸着し
てゲート形状に加工して前記ゲート電極6を形成した
後、Auをp+−GaAsソース及びp+−GaAsドレ
イン上に蒸着して前記ソース電極7及びドレイン電極8
を形成して、この第3の実施の形態のトンネルトランジ
スタの構造を完成する。
を評価したところ、正及び負のドレイン電圧印加時には
いずれも2つの負性抵抗特性が観測され、また、これら
の負性抵抗特性はゲート電圧により、その大きさが変調
されることが確認された。また、同時に作製した通常の
nチャネルトランジスタにおいては、ディプレッション
モード特性を示し、この実施の形態のトランジスタと通
常の構造のトランジスタとが容易に混在できることが確
認された。
の形態について説明する。図4(a)は本発明になる記
憶回路の第1の実施の形態の回路図、同図(b)はその
電圧−電流特性図を示す。図4(a)において、この実
施の形態の記憶回路は、本発明のトンネルトランジスタ
M−STTのドレイン又はソースが抵抗Rを介して電源
電圧Vdd入力端子に接続される一方、出力端子OUT
に接続され、そのソース又はドレインが接地され、その
ゲートが入力端子INに接続された構成である。
として図3に示した第3の実施の形態のトンネルトラン
ジスタを用い、かつ、抵抗Rを適当な抵抗値とすると、
図4(a)のトンネルトランジスタM−STTのドレイ
ン・ソース間電圧Vとドレイン電流Iとの関係は、図3
と共に説明したように、図4(b)にTで示すように、
2つの負性抵抗特性を有する特性となり、出力として
は、抵抗Rの負荷線Lとの交点であるS1、S2及びS
3の3つの安定点が存在する。
リセットパルスと書き込みパルスを印加することによ
り、3つの安定点のいずれかで安定状態となる多値記憶
回路として動作する。
る。まず、所定電圧に対して正極性のリセットパルスを
入力端子INに入力して一時的にトンネルトランジスタ
M−STTの特性を図4(b)にTRで示す特性とする
と、リセットパルス入力後は安定状態が特性TRと負荷
線Lとの交点に近いS1で示す初期状態に一義的に定ま
る。
ンジスタM−STTのゲートに所定電圧に対して負極性
の第2の書き込みパルスV2を印加すると、トンネルト
ランジスタM−STTの特性が一瞬、図4(b)にT2
で示す特性となり、その後安定状態がS1から特性T2
と負荷線Lとの交点に近いS2で示す状態に移行する。
ンジスタM−STTのゲートに所定電圧に対して負極性
で、かつ、第2の書き込みパルスV2よりも波高値の絶
対値が小である第1の書き込みパルスV1を印加する
と、トンネルトランジスタM−STTの特性が一瞬、図
4(b)にT1で示す特性となり、その後安定状態がS
1で示す状態に移行する。
ランジスタM−STTのゲートに所定電圧に対して負極
性で、かつ、第2の書き込みパルスV2よりも波高値の
絶対値が大である第3の書き込みパルスV3を印加する
と、トンネルトランジスタM−STTの特性が一瞬、図
4(b)にT3で示す特性となり、その後安定状態が特
性T3と負荷線Lとの交点からS3で示す状態に移行す
る。
V2又はV3をトンネルトランジスタM−STTのゲー
トに印加して、特性を一時的に図4(b)のT1、T2
又はT3とすると、書き込みパルス印加後の安定状態は
負荷線Lに沿って移動してS1、S2又はS3に一意的
に決まる。従って、この図4(a)に示した構成の記憶
回路は、本発明のトンネルトランジスタM−STT1つ
と、1つの負荷抵抗Rを直列に接続するだけの少ない素
子数の回路構成で、3値の状態を記憶できるスタティッ
クメモリ(多値記憶回路)を構成する。
ンジスタM−STTと抵抗Rを図4(a)のように直列
に接続した回路構成で、3値記憶の動作を確認した。な
お、トンネルトランジスタM−STTとして、図1や図
2に示した他の実施の形態のトンネルトランジスタを用
いることができることは勿論である。
の形態について説明する。図5(a)は本発明になる記
憶回路の第2の実施の形態の回路図、同図(b)はその
電圧−電流特性図を示す。図5(a)において、この実
施の形態の記憶回路は、本発明の第1のトンネルトラン
ジスタM−STT1のドレイン又はソースが、本発明の
第2のトンネルトランジスタM−STT2のソースに接
続される一方、出力端子OUTに接続され、M−STT
1のソース又はドレインが接地され、M−STT1のゲ
ートが入力端子INに接続され、更に第2のトンネルト
ランジスタM−STT2のゲートとドレインがそれぞれ
電源電圧Vdd端子に接続された構成である。
の形態における抵抗Rを第2のトンネルトランジスタM
−STT2に置き換えたものである。これにより、トン
ネルトランジスタM−STT1及びM−STT2とし
て、それぞれ図3に示した第3の実施の形態のトンネル
トランジスタを用いた場合、M−STT1のドレイン・
ソース間電圧対ドレイン電流特性は図5(b)にTで示
され、また負荷線は図5(b)にL’で示すようになる
ので、出力としては両者の交点であるS1、S2及びS
3の3つの安定点が存在する。
に示した第1の実施の形態の記憶回路と同様になる。こ
の実施の形態の記憶回路も、少ない素子数の回路構成
で、3値の状態を記憶できるスタティックメモリ(多値
記憶回路)を構成でき、更に、抵抗を別に作る必要がな
いので、作製プロセスが簡単になるという利点もある。
ネルトランジスタM−STT1及びM−STT2を図5
(a)のように直列に接続した回路を作製したところ、
正常な3値記憶の動作を確認した。なお、トンネルトラ
ンジスタM−STT1及びM−STT2として、図1や
図2に示した他の実施の形態のトンネルトランジスタを
用いることができることは勿論である。
れるものではなく、例えばトンネルトランジスタを構成
する半導体材料としてはGaAs以外の、Si、Ge、
SiGe、InP、InGaAs、GaSbなどの他の
半導体でも本発明を適用できる。また、基板1、ソース
2,21、ドレイン3,31、チャネル層4、接続領域
9の半導体は、同種の半導体からなるホモ接合だけでは
なく、異種の半導体からなるヘテロ接合でもよい。ま
た、絶縁層5としてはAl0.5Ga0.5Asを用いたが、
GaAs、InAlAs、InPなどの絶縁性を示すそ
の他の半導体や、SiO2、Si3N4、AlNなどの絶
縁体であってもよい。
さなかったが、ショットキ接合を形成する他の金属や低
抵抗の半導体材料でもよい。更に、上記の実施の形態で
はチャネル層4の伝導型をn型として説明したが、ここ
がp型となるようにすべての他の領域の伝導型を実施の
形態と反対としても、本発明を適用できることは明らか
である。また、更に接続領域9の数は2つのものしか説
明しなかったが、所望する負性抵抗特性の数に応じて、
1つあるいは3つ以上設けた構造としてもよいことは明
らかである。
た抵抗R、図5(a)に示した本発明のトンネルトラン
ジスタM−STT2に限定されるものではなく、通常の
トランジスタや非線形特性を有するその他の素子でもよ
いことも明らかである。また、ここでは3値の記憶回路
の例しか示さなかったが、本発明トンネルトランジスタ
の接続領域の数を変えることにより、4値以上の記憶回
路を構成できることも明らかである。
トランジスタによれば、少なくとも複数のチャネル層と
接続領域のそれぞれの間にはバンド間トンネル接合が形
成されるため、複数の負性抵抗特性が連続的に現われる
電圧−電流特性を実現できる。
電流特性が複数の負性抵抗特性を有する第1のトンネル
トランジスタを用い抵抗性負荷に直列接続することで、
電圧−電流特性に複数の安定点が存在するように構成し
たため、1つのトンネルトランジスタで多値記憶がで
き、従来に比べて情報記憶密度を向上できる。
負荷に代えて、第1のトンネルトランジスタと同様の構
造の第2のトンネルトランジスタを負荷として用いた場
合は、抵抗性負荷を別に作製する必要がなく同じ作製プ
ロセスで2つのトンネルトランジスタを作製できるの
で、作製プロセスが簡単な多値記憶回路を実現できる。
施の形態の模式断面図である。
施の形態の模式断面図である。
施の形態の模式断面図である。
路図及び電圧−電流特性図である。
路図及び電圧−電流特性図である。
図である。
特性図である。
ンネルトランジスタ R抵抗
Claims (6)
- 【請求項1】 基板上に互いに離間して形成された、そ
れぞれ高濃度の不純物を含む半導体からなるソース及び
ドレインと、 前記ソースとドレインの間の前記基板上に形成された、
第1の導電型の不純物を高濃度に含み急峻な不純物分布
を有する縮退した半導体からなる1つ以上の接続領域
と、 前記ソース、1つ以上の接続領域及びドレインのそれぞ
れの間を接合するように前記基板上に形成され、前記第
1の導電型とは異なる第2の導電型のキャリアを誘起す
る複数のチャネル層と、 前記ソース、ドレイン、接続領域及びチャネル層上に形
成された絶縁層と、 前記ソース、ドレイン及び絶縁層上にそれぞれ形成され
たソース電極、ドレイン電極及びゲート電極とを有する
ことを特徴とするトンネルトランジスタ。 - 【請求項2】 前記ソースは、前記チャネル層と同一の
前記第2の導電型の不純物を高濃度に含む縮退した半導
体からなり、前記ドレインは、前記接続領域と同一の前
記第1の導電型の不純物を高濃度に含み急峻な不純物分
布を有する縮退した半導体からなることを特徴とする請
求項1記載のトンネルトランジスタ。 - 【請求項3】 前記ソース及びドレインは、それぞれ前
記接続領域と同一の前記第1の導電型の不純物を高濃度
に含み急峻な不純物分布を有する縮退した半導体からな
ることを特徴とする請求項1記載のトンネルトランジス
タ。 - 【請求項4】 前記ソース及びドレインは、それぞれ前
記チャネル層と同一の前記第2の導電型の不純物を高濃
度に含む縮退した半導体からなることを特徴とする請求
項1記載のトンネルトランジスタ。 - 【請求項5】 ドレイン電極又はソース電極が出力端子
に接続され、ソース電極又はドレイン電極が低電位側電
源端子に接続され、ゲート電極にリセットパルス又は書
き込みパルスが印加される第1のトンネルトランジスタ
と、 前記第1のトンネルトランジスタと前記出力端子の接続
点に一端が接続され、他端が高電位側電源端子に接続さ
れた抵抗性負荷とよりなり、前記第1のトンネルトラン
ジスタは、基板上に互いに離間して形成された、それぞ
れ高濃度の不純物を含む半導体からなるソース及びドレ
インと、前記ソースとドレインの間の前記基板上に形成
された、第1の導電型の不純物を高濃度に含み急峻な不
純物分布を有する縮退した半導体からなる1つ以上の接
続領域と、前記ソース、1つ以上の接続領域及びドレイ
ンのそれぞれの間を接合するように前記基板上に形成さ
れ、前記第1の導電型とは異なる第2の導電型のキャリ
アを誘起する複数のチャネル層と、前記ソース、ドレイ
ン、接続領域及びチャネル層上に形成された絶縁層と、
前記ソース、ドレイン及び絶縁層上にそれぞれ形成され
たソース電極、ドレイン電極及びゲート電極とを有する
ことを特徴とする記憶回路。 - 【請求項6】 前記抵抗性負荷に代えて、前記第1のト
ンネルトランジスタと同様の構造の第2のトンネルトラ
ンジスタを用い、該第2のトンネルトランジスタのゲー
ト電極及びドレイン電極を前記高電位側電源端子に接続
し、ソース電極を前記第1のトンネルトランジスタと前
記出力端子の接続点に接続したことを特徴とする請求項
5記載の記憶回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7320200A JP2734435B2 (ja) | 1995-12-08 | 1995-12-08 | トンネルトランジスタ及び記憶回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7320200A JP2734435B2 (ja) | 1995-12-08 | 1995-12-08 | トンネルトランジスタ及び記憶回路 |
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Publication Number | Publication Date |
---|---|
JPH09162394A JPH09162394A (ja) | 1997-06-20 |
JP2734435B2 true JP2734435B2 (ja) | 1998-03-30 |
Family
ID=18118829
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7320200A Expired - Fee Related JP2734435B2 (ja) | 1995-12-08 | 1995-12-08 | トンネルトランジスタ及び記憶回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2734435B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9614042B2 (en) | 2015-03-06 | 2017-04-04 | International Business Machines Corporation | Heterojunction tunnel field effect transistor fabrication using limited lithography steps |
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Publication number | Priority date | Publication date | Assignee | Title |
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DE102004047610B4 (de) | 2004-09-30 | 2006-08-24 | Infineon Technologies Ag | Integrierte Speicher-Schaltungsanordnung mit Tunnel-Feldeffekttransistor als Ansteuertransistor |
DE102005007822B4 (de) * | 2005-02-21 | 2014-05-22 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Tunnel-Feldeffekttransistor |
JP5688751B2 (ja) * | 2010-06-22 | 2015-03-25 | 日本電信電話株式会社 | 半導体装置 |
JP5701831B2 (ja) * | 2012-09-06 | 2015-04-15 | 株式会社東芝 | パスゲートを備えた半導体記憶装置 |
-
1995
- 1995-12-08 JP JP7320200A patent/JP2734435B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US9614042B2 (en) | 2015-03-06 | 2017-04-04 | International Business Machines Corporation | Heterojunction tunnel field effect transistor fabrication using limited lithography steps |
US10276685B2 (en) | 2015-03-06 | 2019-04-30 | International Business Machines Corporation | Heterojunction tunnel field effect transistor fabrication using limited lithography steps |
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---|---|
JPH09162394A (ja) | 1997-06-20 |
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