JP2732838B2 - Wiring formation method - Google Patents
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- JP2732838B2 JP2732838B2 JP62089002A JP8900287A JP2732838B2 JP 2732838 B2 JP2732838 B2 JP 2732838B2 JP 62089002 A JP62089002 A JP 62089002A JP 8900287 A JP8900287 A JP 8900287A JP 2732838 B2 JP2732838 B2 JP 2732838B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、配線形成方法に関する。本発明は例えば、
半導体装置などん電子部品を形成する場合等において、
多層配線などを形成する手段として利用することができ
る。
〔発明の概要〕
本発明の配線形成方法は、半導体基板上に第１の導電
層を形成する工程と、上記第１の導電層をパターニング
して第１の配線層を形成する工程と、上記半導体基板上
に第１の絶縁層を形成する工程と、上記第１の絶縁層の
所定の箇所にスルーホールを形成する工程と、上記スル
ーホールを形成した後に、上記半導体基板上に第２の導
電層を形成するとともに、この場合に該第２の導電層
は、上記第１の配線層上の上記第１の絶縁層の最上面よ
りも高い高さまで形成するものである工程と、上記第２
の導電層上に平坦化膜を形成する工程と、該平坦化膜
と、上記第２の導電層とを、これら平坦化膜と第２の導
電層の両者のエッチングレートをほぼ等しくして全面的
にエッチングすることにより、上記第２の導電層を上記
スルーホールの開口上面位置までエッチングして、同時
に上記平坦化膜を完全に除去するとともに、上記第２の
導電層をほぼ平坦な表面として、上記スルーホール内全
体に第２の導電層を埋め込む工程と、上記第２の導電層
上に第３の導電層を形成する工程と、上記第２の導電層
と上記第３の導電層を同時に選択的にエッチングして第
２の配線層を形成する工程とを備える構成とすることに
よって、パターニングした第１の配線層上に形成される
ことにより段差を有するようになっている第１の絶縁層
に形成したスルーホール内に第２の導電層を埋め込む場
合も、段切れのおそれなく埋め込みを達成でき、しか
も、段差にも拘らず、安定した平坦化を可能として、被
覆性の良好な、信頼性の高い配線の形成を可能ならしめ
たものである。
〔従来の技術〕
従来の配線方法、例えば従来のアルミニウム多層配線
技術にあっては、段差を有する絶縁膜上に配線を形成す
る場合、平坦化が十分でなく、従って高集積化に限界が
あるという問題がある。例えば層間絶縁膜にプラズマナ
イトライドなどを使ったとき、該絶縁膜に段差がある場
合、通常のエッチバックでは滑らかにはなるが、平坦に
はならない。これからさらに高集積化を図るには、平坦
化が必要となる。
平坦化の方法としては、第３図に示すような従来技術
が知られている。
これは、第３図（ａ）に示すように、基板上のSiO21
上に形成された下層アルミニウム２にSiO23を被覆し、
更に層間膜としての窒化シリコン（例えばプラズマシリ
コンナイトライドＰ−SiN）膜41を形成した場合、下層
アルミニウム２を反映して段差ができるのを平坦化する
ものであるが、この従来技術においてはレジスト５を用
い、レジストとS1O2とのエッチングレートを等しくてエ
ッチングし、第３図（ｂ）の如く平坦にして、その後ス
ルーホール31を形成し上層アルミニウム配線７を成長し
て第３図（ｃ）のように形成するものである（上記SiO2
に代えてリンシリケートガラスPSGを用い、レジストとP
SGとのエッチングレートを等しくするものでもよ
い。）。しかしこの方法においてはエッチバックガスと
して用いるのはCHF3にO2を添加したものが好ましいが、
このようにするとレジストのエッチングレートがO2の量
に敏感で、O2の量により該エッチングレートが大きく変
わり、コントロールが難しい。
〔発明が解決しようとする問題点〕
上記のように従来技術にあっては、使用するエッチン
グガスの組成によりエッチングレートが敏感に変化する
ので、そのコントロールが難しいという問題がある。多
少ガス比が変わってもエッチングレートがそれほど変わ
らないようなエッチンバックでないと、安定な平坦化は
難しく、大量生産には向かない。例えばエッチングの時
にオーバーエッチをかけると、従来技術では層間膜が薄
くなって、配線キャパシタンスが増えたり、上下層アル
ミニウム間の短絡のおそれなどがある。よってこのよう
な問題を解決した配線形成方法の開発が望まれている。
また従来技術にあっては、段差上のスルーホール31上
に上層アルミニウム配線７等の導電層を形成する場合
に、配線７が段切れするおそれがあり、特に、最も段差
の大きいスルーホール31の端部において配線の段切れが
生じるおそれがある。
本発明は上記事情に鑑みてなされたもので、安定な平
坦化が達成できるとともに、段差上のスルーホール上に
導電層を形成する場合も、段切れが生じるおそれを防止
した配線形成方法を提供することを目的とする。
〔問題点を解決するための手段〕
上記した問題点を解決するため、本発明の配線形成方
法においては、
半導体基板上に第１の導電層を形成する工程と、
上記第１の導電層をパターニングして第１の配線層を
形成する工程と、
上記半導体基板上に第１の絶縁層を形成する工程と、
上記第１の絶縁層の所定の箇所にスルーホールを形成
する工程と、
上記スルーホールを形成した後に、上記半導体基板上
に第２の導電層を形成するとともに、この場合に該第２
の導電層は、上記第１の配線層上の上記第１の絶縁層の
最上面よりも高い高さまで形成するものである工程と、
上記第２の導電層上に平坦化膜を形成する工程と、
該平坦化膜と、上記第２の導電層とを、
これら平坦化膜と第２の導電層の両者のエッチングレ
ートをほぼ等しくして全面的にエッチングすることによ
り、上記第２の導電層を上記スルーホールの開口上面位
置までエッチングして、
同時に上記平坦化膜を完全に除去するとともに、上記
第２の導電層をほぼ平坦な表面にして、上記スルーホー
ル内全体に第２の導電層を埋め込む工程と、
上記第２の導電層上に第３の導電層を形成する工程
と、
上記第２の導電層と上記第３の導電層を同時に選択的
にエッチングして第２の配線層を形成する工程と
を備えてなる構成をとる。
本発明の構成について、後記詳述する本発明の一実施
例を示す第１図及び第２図を用いて更に説明すると、次
のとおりである。
本発明においては、まず第１図に例示する如く、半導
体基板上（図示例では具体的には下地をなすSiO21上に
第１の導電層（アルミニウム）を形成し、この第１の導
電層をパターニングして第１の配線層を形成して図示例
のごとく下層アルミニウム配線２を形成し、更に半導体
基板上に第１の絶縁層３（SiO2膜）を形成する。第１の
絶縁層３は、パターニングして形成された下層アルミニ
ウム配線２を反映して段差32を有するようになってい
る。このような段差32を有する第１の絶縁層３の所定の
箇所にスルーホール31を形成する。スルーホール31を形
成した後に、上記半導体基板上に第２の導電層４を形成
する。この場合に該第２の導電層４は、上記第１の配線
層（下層アルミニウム配線２）上の上記第１の絶縁層３
の最上面よりも高い高さまで形成する。（このように第
２の導電層４を絶縁層３の最上面よりも高く充填し形成
することによって、後に形成する平坦化膜５を充分に平
坦化することが可能になるのであり、よってその後エッ
チンバックされた第２の導電層４は配線領域全域にわた
って平坦に形成され、配線を十分に厚く、しかも均一な
厚さに容易に形成でき、抵抗率の安定した、低抵抗のは
いせんを容易に得ることができるのである）。
上記した第２の導電層４上に、レジストなどの平坦化
膜５を形成して、第１図に示すような状態にする。
次に該平坦化膜５と、上記第２の導電層４とを、これ
ら平坦化膜５と第２の導電層４の両者のエッチングレー
トをほぼ等しくして全面的にエッチングすることによ
り、第２図（ａ）に示す如く、上記第２の導電層４を上
記スルーホール31の開口上面位置までエッチングして、
同時に上記平坦化膜５を完全に除去するとともに、上記
第２の導電層４をほぼ平坦な表面にして、上記スルーホ
ール31内全体に第２の導電層を埋め込む。
更に上記第２の導電層４上に第３の導電層６を形成す
る。以上で第２図（ｂ）に示す構造とする。その後、本
発明においては、上記第２の導電層４と上記第３の導電
層６を同時に選択的にエッチングして、第２の配線層を
形成し、必要な配線を形成するのである。
〔作用〕
本発明の配線形成方法は、レジストなどの平坦化膜５
との選択比が小さい材料、例えばエッチングレートの等
しい材料を導電層４の材料として使うことができ、これ
により安定した平坦化が実現できる。
また本発明の配線形成方法は、上記の如く第１の導電
層４と第２の導電層６とを同時に選択的にエッチングし
てパターンニングでき、例えば各導電層4,6をアルミニ
ウムで形成することなどにより両導電層4,6のエッチン
グレートを等しくできるので、一回のレジスト工程で両
者のパターンニングが可能となり、また従来のようにエ
ッチングレートの差を特に問題にしなくても、容易に制
御性の良い平坦化を達成できる。
また本発明の配線形成方法は、段差を有する絶縁層３
にスルーホール31を形成した後に、第２の導電層４を形
成し、この第２の導電層４上にレジストなどの平坦化膜
５を形成して、平坦化膜５と第２の導電層４とを全面的
にエッチングして、第２の導電層４をほぼ平坦な表面と
するとともに、スルーホール31内に第２の導電層４を埋
め込むようにしたので、段差を有する絶縁層３のスルー
ホール31の埋め込みについても、段切れを防止した、信
頼性の高い配線形成を達成できる。
〔実施例〕
以下本発明の実施例について、図面を参照して説明す
る。なお当然のことではあるが、本発明は以下に述べる
実施例により限定されるものではない。
第１図及び第２図を参照して、本発明の一実施例を説
明する。この実施例は、本発明を、半導体装置の製造に
おける多層アルミニウム配線の形成技術に具体化したも
のである。
第１図を参照する。下地であるSiO21上に第１の導電
層としてアルミニウム層を形成する。この第１の導電層
であるアルミニウム層をパターニングして、第１の配線
層を形成し、下層アルミニウム配線２とする。このあ
と、本実施例では、SiO2により、層間膜として機能する
第１の絶縁層３を形成する。ここまでは、通常の多層配
線工程と同様である。
第１の絶縁層３は、パターニングして形成された下層
アルミニウム配線２を反映して、第１図のように段差32
を有している。なっている。本実施例では次に、このよ
うな段差32を有する第１の絶縁層３の所定の箇所にスル
ーホール31を形成する。
スルーホール31を形成した後に、まずアルミニウムに
より第２の導電層４を成長し、つづいて、この第２の導
電層４上にレジストを塗布することにより平坦化膜５を
形成する。こうすると、第１図に示すように、平坦化膜
５であるレジスト表面は平坦になる。
次いで本発明では、該平坦化膜５と、上記第２の導電
層４とを全面的にエッチングして、第２図（ａ）に示す
如く上記第２の導電層４をほぼ平坦な表面とするととも
に、上記スルーホール31内に第２の導電層４を埋め込
む。ここでは具体的には、エッチングガスとしてBCl3＋
PCl3を用いたガス条件で、エッチバックを行う。このよ
うにすると、平坦化膜５であるレジストと、第２の導電
層４を構成するアルミニウムとのエッチングレートを等
しくできるので、第２図（ａ）に示すような、低い部分
をアルミニウムで埋め込むとともに、同表面になるよう
にスルーホール31内にアルミニウムが埋め込まれた構造
に、エッチバックにより平坦化できる。本例において、
上記ガス条件では、BCl3の量を上げるとレジストとアル
ミニウムのアッシング量が増えるので、この量を調整し
てレジストとアルミニウムのエッチングレート比を１に
する。
つづいて本例では、やはりアルミニウムを用いて、上
記第２の導電層４上に第３の導電層６を形成する。ここ
ではアルミニウムを蒸着することにより、第３の導電層
６を形成した。以上で第２図（ｂ）に示す構造とした。
この後、通常の手段によりレジストをパターニングし
て、第３の導電層６をカットして配線パターニングを行
う。
このように選択的エッチングにより第３の導電層６の
パターニングを行うのであるが、この時オーバーエッチ
をかければ、第３の導電層６の下の第２の導電層４もカ
ットできるので、隣り合う第３の導電層６同士が第２の
導電層４で短絡するなどの障害は生じない。第２図
（ｂ）の状態では、第２の導電層４により第３の導電層
６が短絡するような構造に見えるが、このあと両導電層
4,6を同時にパターニングするので、その際に第２の導
電層４もカットされ、両導電層4,6を１回のレジスト工
程でカットできるとともに、短絡などの問題のない配線
形成が行われるのである。
上述のように本実施例によれば、従来例に比してエッ
チバックの安定性が増し、歩留りが向上し、かつ信頼性
が向上する。即ちエッチバックの時にオーバーエッチを
かけると、従来は層間膜が薄くなり、配線キャパシタン
スが増えたり、上下のアルミニウム層間の短絡の問題が
あったのに対し、本発明ではエッチバックをよけいにや
っても層間膜はほとんどエッチングされないので、この
問題は解決され、層間膜が厚いことによる効果も維持で
きる。
また本実施例によれば、段差を有する絶縁層３のスル
ーホール31の埋め込みについても、段切れを防止した、
信頼性の高い配線形成を達成できる。
上記例では第1,第２の導電層4,6の材料としてアルミ
ニウムを用いたが、本発明はこれに限られるものではな
く、例えばタングステンその他の高融点金属を導電層の
材料としてもよく、また一方はアルミニウムとして、他
方は高融点金属とするなど、第1,第２の導電層の材質を
互いに変えて構成することもできる。また絶縁層３も、
SiO2に限らず、例えばＰ−SiNなどで形成されるもので
もよい。
〔発明の効果〕
上述の如く本発明によれば、安定な平坦化が達成さ
れ、スルーホールの埋め込みも段切れなく達成できて、
信頼性の向上した配線を、歩留り良く形成することがで
きる。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a wiring forming method. The present invention, for example,
In the case of forming electronic components such as semiconductor devices,
It can be used as a means for forming a multilayer wiring or the like. [Summary of the Invention] A wiring forming method of the present invention includes a step of forming a first conductive layer on a semiconductor substrate, a step of patterning the first conductive layer to form a first wiring layer, Forming a first insulating layer on the semiconductor substrate, forming a through hole in a predetermined portion of the first insulating layer, forming a second hole on the semiconductor substrate after forming the through hole; Forming a conductive layer, in which case the second conductive layer is formed to a height higher than the uppermost surface of the first insulating layer on the first wiring layer; 2
Forming a flattening film on the conductive layer, and forming the flattening film and the second conductive layer by substantially equalizing the etching rates of both the flattening film and the second conductive layer. Etching, the second conductive layer is etched to the position of the upper surface of the opening of the through hole, and at the same time, the flattening film is completely removed, and the second conductive layer is formed as a substantially flat surface. Embedding a second conductive layer in the entire through-hole, forming a third conductive layer on the second conductive layer, forming the second conductive layer and the third conductive layer on the second conductive layer. Forming a second wiring layer by selectively etching at the same time, thereby forming a first wiring layer having a step by being formed on the patterned first wiring layer. Through hole formed on insulating layer In the case where the second conductive layer is buried in the wiring, the burying can be achieved without fear of step disconnection, and the flattening can be stably performed regardless of the step, so that a highly reliable wiring with good coverage can be obtained. Is made possible. [Prior Art] In a conventional wiring method, for example, in a conventional aluminum multilayer wiring technique, when wiring is formed on an insulating film having a step, planarization is not sufficient, and thus there is a limit to high integration. There is a problem. For example, when plasma nitride or the like is used for the interlayer insulating film, if there is a step in the insulating film, it becomes smooth but not flat by ordinary etch back. In order to achieve higher integration, flattening is required. As a flattening method, a conventional technique as shown in FIG. 3 is known. This is because, as shown in FIG. 3 (a), SiO 2 1 of substrate
SiO 2 3 is coated on the lower aluminum layer 2 formed on the upper layer,
Further, when a silicon nitride (for example, plasma silicon nitride P-SiN) film 41 is formed as an interlayer film, a step is formed by reflecting the lower aluminum layer 2 so as to be flattened. 5, the resist and S 1 O 2 are etched at the same etching rate, and flattened as shown in FIG. 3 (b). Thereafter, a through hole 31 is formed and the upper aluminum wiring 7 is grown. and forms as (c) (the SiO 2
Phosphosilicate glass PSG is used instead of resist and P
An etching rate equal to that of SG may be used. ). But it is preferable to use as the etch-back gas added with O 2 to CHF 3 in this way,
This way the resist etching rate is sensitive to the amount of O 2, the etch rate varies significantly depending on the amount of O 2, it can be difficult to control. [Problems to be Solved by the Invention] As described above, in the related art, since the etching rate is sensitively changed depending on the composition of the etching gas used, there is a problem that it is difficult to control the etching rate. Unless the etching rate does not change so much even if the gas ratio slightly changes, stable flattening is difficult and not suitable for mass production. For example, if overetching is performed at the time of etching, in the related art, the interlayer film is thinned, the wiring capacitance is increased, and a short circuit may occur between upper and lower aluminum layers. Therefore, development of a wiring forming method that solves such a problem is desired. Further, in the prior art, when a conductive layer such as the upper aluminum wiring 7 is formed on the through hole 31 on the step, the wiring 7 may be disconnected, and in particular, the through hole 31 having the largest step may be formed. There is a possibility that disconnection of the wiring occurs at the end. The present invention has been made in view of the above circumstances, and provides a wiring forming method capable of achieving stable flattening and preventing a possibility of disconnection when a conductive layer is formed on a through hole on a step. The purpose is to do. [Means for Solving the Problems] In order to solve the above problems, in the wiring forming method of the present invention, a step of forming a first conductive layer on a semiconductor substrate; Forming a first wiring layer by patterning; forming a first insulating layer on the semiconductor substrate; forming a through hole in a predetermined portion of the first insulating layer; After forming the through hole, a second conductive layer is formed on the semiconductor substrate, and in this case, the second conductive layer is formed.
Forming the conductive layer to a height higher than the uppermost surface of the first insulating layer on the first wiring layer; and forming a planarizing film on the second conductive layer. And etching the flattening film and the second conductive layer over the entire surface with the etching rates of both the flattening film and the second conductive layer being substantially equal to each other. The layer is etched to the position of the upper surface of the through hole, and at the same time, the flattening film is completely removed, and the second conductive layer is made to have a substantially flat surface. Embedding a layer; forming a third conductive layer on the second conductive layer; selectively etching the second conductive layer and the third conductive layer simultaneously to form a second wiring And a step of forming a layer. The configuration of the present invention will be further described below with reference to FIGS. 1 and 2 showing one embodiment of the present invention described in detail below. In the present invention, as shown in FIG. 1, first, a first conductive layer (aluminum) is formed on a semiconductor substrate (in the illustrated example, specifically, on SiO 2 1 serving as an underlayer), and the first conductive layer is formed. The first wiring layer is formed by patterning the layer, the lower aluminum wiring 2 is formed as shown in the illustrated example, and the first insulating layer 3 (SiO 2 film) is further formed on the semiconductor substrate. The layer 3 reflects the lower aluminum wiring 2 formed by patterning and has a step 32. A through hole 31 is formed in a predetermined portion of the first insulating layer 3 having such a step 32. After the formation of the through hole 31, a second conductive layer 4 is formed on the semiconductor substrate, in which case the second conductive layer 4 is formed of the first wiring layer (lower aluminum wiring 2). The above first insulating layer 3
Is formed to a height higher than the uppermost surface. (By filling and forming the second conductive layer 4 higher than the uppermost surface of the insulating layer 3 in this manner, the flattening film 5 to be formed later can be sufficiently flattened. The etched back second conductive layer 4 is formed flat over the entire wiring region, and the wiring can be formed sufficiently thick and easily to have a uniform thickness. Can be obtained). A flattening film 5 such as a resist is formed on the above-mentioned second conductive layer 4 to obtain a state as shown in FIG. Next, the flattening film 5 and the second conductive layer 4 are entirely etched by making the etching rates of both the flattening film 5 and the second conductive layer 4 substantially equal to each other. 2 As shown in FIG. 2A, the second conductive layer 4 is etched to the position of the upper surface of the opening of the through hole 31,
At the same time, the flattening film 5 is completely removed, the second conductive layer 4 is made to have a substantially flat surface, and the entire second through-hole 31 is filled with the second conductive layer. Further, a third conductive layer 6 is formed on the second conductive layer 4. Thus, the structure shown in FIG. 2B is obtained. Thereafter, in the present invention, the second conductive layer 4 and the third conductive layer 6 are simultaneously selectively etched to form a second wiring layer, and necessary wiring is formed. [Operation] The method of forming a wiring according to the present invention provides a method of forming a flattening film 5 such as a resist.
Can be used as the material of the conductive layer 4, for example, a material having a small selectivity to the conductive layer 4, thereby realizing stable planarization. Further, according to the wiring forming method of the present invention, the first conductive layer 4 and the second conductive layer 6 can be simultaneously selectively etched and patterned as described above. For example, each of the conductive layers 4 and 6 is formed of aluminum. This makes it possible to equalize the etching rates of both conductive layers 4 and 6, thereby enabling patterning of both in a single resist step. Flatness with good controllability can be achieved. Further, according to the wiring forming method of the present invention, the insulating layer 3 having a step is provided.
After a through hole 31 is formed in the second conductive layer 4, a second conductive layer 4 is formed, and a planarizing film 5 such as a resist is formed on the second conductive layer 4, so that the planarizing film 5 and the second conductive layer 4 are formed. 4 is entirely etched to make the second conductive layer 4 have a substantially flat surface, and the second conductive layer 4 is embedded in the through hole 31. Regarding the embedding of the through holes 31, it is possible to achieve highly reliable wiring formation in which step disconnection is prevented. Embodiment An embodiment of the present invention will be described below with reference to the drawings. Needless to say, the present invention is not limited by the embodiments described below. An embodiment of the present invention will be described with reference to FIG. 1 and FIG. In this embodiment, the present invention is embodied in a technique for forming a multilayer aluminum wiring in the manufacture of a semiconductor device. Please refer to FIG. An aluminum layer is formed as a first conductive layer on SiO 2 1 serving as a base. The aluminum layer which is the first conductive layer is patterned to form a first wiring layer, which is used as a lower aluminum wiring 2. Thereafter, in the present embodiment, the first insulating layer 3 functioning as an interlayer film is formed of SiO 2 . Up to this point, the process is the same as the ordinary multilayer wiring process. The first insulating layer 3 has a step 32 as shown in FIG. 1 reflecting the lower aluminum wiring 2 formed by patterning.
have. Has become. Next, in this embodiment, a through hole 31 is formed at a predetermined position of the first insulating layer 3 having such a step 32. After forming the through-holes 31, first, the second conductive layer 4 is grown with aluminum, and then a resist is applied on the second conductive layer 4 to form the planarization film 5. Thus, as shown in FIG. 1, the surface of the resist which is the flattening film 5 becomes flat. Next, in the present invention, the flattening film 5 and the second conductive layer 4 are entirely etched so that the second conductive layer 4 has a substantially flat surface as shown in FIG. At the same time, the second conductive layer 4 is embedded in the through hole 31. Here, specifically, BCl 3 + is used as an etching gas.
Gas conditions using PCl 3, and etched back. By doing so, the etching rate of the resist that is the planarizing film 5 and the aluminum that forms the second conductive layer 4 can be made equal, so that a low portion as shown in FIG. 2A is filled with aluminum. At the same time, the structure in which aluminum is buried in the through hole 31 so as to have the same surface can be flattened by etch back. In this example,
Under the above gas conditions, increasing the amount of BCl 3 increases the amount of ashing between the resist and aluminum. Therefore, this amount is adjusted to set the etching rate ratio between the resist and aluminum to 1. Subsequently, in this example, the third conductive layer 6 is formed on the second conductive layer 4 also using aluminum. Here, the third conductive layer 6 was formed by evaporating aluminum. Thus, the structure shown in FIG. 2 (b) is obtained. Thereafter, the resist is patterned by ordinary means, and the third conductive layer 6 is cut to perform wiring patterning. As described above, the third conductive layer 6 is patterned by the selective etching. At this time, if the overetching is performed, the second conductive layer 4 below the third conductive layer 6 can be cut. An obstacle such as a short circuit between the matching third conductive layers 6 at the second conductive layer 4 does not occur. In the state shown in FIG. 2 (b), it looks like a structure in which the third conductive layer 6 is short-circuited by the second conductive layer 4;
Since the second and fourth conductive layers 4 and 6 are simultaneously patterned, the second conductive layer 4 is also cut at that time, so that both the conductive layers 4 and 6 can be cut by one resist process, and a wiring without trouble such as short circuit is formed. It is. As described above, according to the present embodiment, the stability of the etch back is increased, the yield is improved, and the reliability is improved as compared with the conventional example. That is, if overetching is performed at the time of etchback, the interlayer film is conventionally thinned, the wiring capacitance is increased, or there is a problem of short circuit between the upper and lower aluminum layers. However, since the interlayer film is hardly etched, this problem is solved, and the effect of the thick interlayer film can be maintained. In addition, according to the present embodiment, the embedding of the through hole 31 in the insulating layer 3 having the step is prevented from being disconnected.
Reliable wiring formation can be achieved. Although aluminum was used as the material of the first and second conductive layers 4 and 6 in the above example, the present invention is not limited to this. For example, tungsten or other high melting point metal may be used as the material of the conductive layer. Alternatively, the first and second conductive layers may be made of different materials, such as one made of aluminum and the other made of a high melting point metal. Also, the insulating layer 3
The material is not limited to SiO 2, and may be made of, for example, P-SiN. [Effects of the Invention] As described above, according to the present invention, stable flattening is achieved, and embedding of through holes can be achieved without any break,
Wiring with improved reliability can be formed with high yield.
【図面の簡単な説明】
第１図及び第２図（ａ）（ｂ）は、本発明の一実施例を
工程順に断面図で示すものである。第３図は従来技術を
示す。
１……下地、２……第１の導電層（下層アルミニウム配
線）、３……第１の絶縁層、４……第２の導電層、５…
…平坦化膜（レジスト）、６……第３の導電層。BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 and 2 (a) and (b) are cross-sectional views showing an embodiment of the present invention in the order of steps. FIG. 3 shows the prior art. 1... Underlayer 2... First conductive layer (lower aluminum wiring) 3... First insulating layer 4... Second conductive layer 5.
... planarization film (resist), 6 ... third conductive layer.
Claims (1)
成する工程と、 上記半導体基板上に第１の絶縁層を形成する工程と、 上記第１の絶縁層の所定の箇所にスルーホールを形成す
る工程と、 上記スルーホールを形成した後に、上記半導体基板上に
第２の導電層を形成するとともに、この場合に該第２の
導電層は、上記第１の配線層上の上記第１の絶縁層の最
上面よりも高い高さまで形成するものである工程と、 上記第２の導電層上に平坦化膜を形成する工程と、 該平坦化膜と、上記第２の導電層とを、 これら平坦化膜と第２の導電層の両者のエッチングレー
トをほぼ等しくして全面的にエッチングすることによ
り、上記第２の導電層を上記スルーホールの開口上面位
置までエッチングして、 同時に上記平坦化膜を完全に除去するとともに、上記第
２の導電層をほぼ平坦な表面にして、上記スルーホール
内全体に第２の導電層を埋め込む工程と、 上記第２の導電層上に第３の導電層を形成する工程と、 上記第２の導電層と上記第３の導電層を同時に選択的に
エッチングして第２の配線層を形成する工程と を備えてなる配線形成方法。(57) [Claims] Forming a first conductive layer on a semiconductor substrate, patterning the first conductive layer to form a first wiring layer, and forming a first insulating layer on the semiconductor substrate Forming a through hole at a predetermined location in the first insulating layer; forming a second conductive layer on the semiconductor substrate after forming the through hole; Forming the conductive layer to a height higher than the uppermost surface of the first insulating layer on the first wiring layer; and forming a planarizing film on the second conductive layer. And etching the flattening film and the second conductive layer over the entire surface with the etching rates of both the flattening film and the second conductive layer being substantially equal to each other. Etch the layer to the top surface of the through hole Simultaneously removing the planarization film completely, making the second conductive layer a substantially flat surface, and embedding the second conductive layer in the entire through hole; Forming a third conductive layer thereon; and forming a second wiring layer by simultaneously selectively etching the second conductive layer and the third conductive layer to form a second wiring layer. Method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089002A JP2732838B2 (en) | 1987-04-11 | 1987-04-11 | Wiring formation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62089002A JP2732838B2 (en) | 1987-04-11 | 1987-04-11 | Wiring formation method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63254746A JPS63254746A (en) | 1988-10-21 |
| JP2732838B2 true JP2732838B2 (en) | 1998-03-30 |
Family
ID=13958604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62089002A Expired - Fee Related JP2732838B2 (en) | 1987-04-11 | 1987-04-11 | Wiring formation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732838B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04342129A (en) * | 1991-05-17 | 1992-11-27 | Sony Corp | Flattening method of interlayer insulating film |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57157543A (en) * | 1981-03-25 | 1982-09-29 | Toshiba Corp | Manufacture of semiconductor device |
| JPS57154543A (en) * | 1982-02-19 | 1982-09-24 | Houyuu Gomme Kk | Buffer material |
| JPS61136244A (en) * | 1984-12-07 | 1986-06-24 | Sumitomo Electric Ind Ltd | Wiring process of semiconductor device |
-
1987
- 1987-04-11 JP JP62089002A patent/JP2732838B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63254746A (en) | 1988-10-21 |
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Legal Events
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