JP2731025B2 - Display control device - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、たとえば液晶表示装置などの表示手段にお
ける表示制御をハードウエアで行う表示制御装置に関す
る。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display control device that performs display control on display means such as a liquid crystal display device by hardware.

従来の技術 第７図は、典型的な従来例の表示制御回路101の構成
例を示すブロック図である。表示制御回路101は、たと
えば単純マトリクス型であって表示領域全面に亘り行列
状にアドレスが設定された液晶表示素子102に列方向の
アドレスを出力するコモン駆動回路103と、液晶表示素
子102の行方向アドレスと、各行方向アドレス毎の表示
データとを出力するセグメント駆動回路104と、これら
駆動回路103,104にアドレスデータおよび表示データを
出力するCPU（中央処理回路）105とを含んで構成され、
これらの間はバスライン106で相互に接続される。2. Description of the Related Art FIG. 7 is a block diagram showing a configuration example of a display control circuit 101 of a typical conventional example. The display control circuit 101 includes, for example, a common drive circuit 103 that outputs an address in a column direction to a liquid crystal display element 102 of a simple matrix type, in which addresses are set in a matrix over the entire display area, and a row of the liquid crystal display element 102. A segment drive circuit 104 for outputting a direction address and display data for each row direction address, and a CPU (central processing circuit) 105 for outputting address data and display data to these drive circuits 103 and 104;
These are interconnected by a bus line 106.

CPU105は、液晶表示素子102に新たなデータを書込む
場合の書込みデータを格納する書込みバッファ107と、
セグメント駆動回路104から液晶表示素子102で表示して
いる表示データをCPU105に読出した場合の読出しデータ
が格納される読出しバッファ108と、書込みバッファ107
と読出しバッファ108との各格納内容に関して論理演算
処理（SET,OR,AND,XORなど）を施す演算部109とを備え
る。演算結果は、結果バッファ110に記憶され、マスク
レジスタ111にCPU105によって設定されているマスクデ
ータとの間で、マスク処理部112でマスキング処理が成
され、得られた結果はマスク結果バッファ113に格納さ
れ、セグメント駆動回路104に転送される。The CPU 105 includes a write buffer 107 that stores write data when writing new data to the liquid crystal display element 102,
A read buffer 108 for storing read data when the display data displayed on the liquid crystal display element 102 is read from the segment drive circuit 104 to the CPU 105, and a write buffer 107
And an operation unit 109 that performs logical operation processing (SET, OR, AND, XOR, etc.) on the contents stored in the read buffer 108 and the read buffer 108. The operation result is stored in a result buffer 110, and a masking process is performed in a mask processing unit 112 between the mask data set in a mask register 111 and the CPU 105, and the obtained result is stored in a mask result buffer 113. Then, it is transferred to the segment drive circuit 104.

この従来例では、前述した一連の動作は全てCPU105を
介するソフトウエア処理により行われている。In this conventional example, the above-described series of operations are all performed by software processing via the CPU 105.

発明が解決しようとする課題 前述したように、液晶表示素子102における表示動作
は全てCPU105を介するソフトウエア処理によって行われ
ており、ソフトウエアしたがってCPU105の負担が大き
く、また表示動作に時間を要し高速処理が困難であると
いう課題がある。またこのような従来例の表示制御回路
101を備える電子機器が、いわゆる携帯型のデータ処理
装置などのように電池で駆動され、CPU105に比較的小さ
な駆動電力を供給する場合では、CPU105の演算速度を向
上することができず、前記表示処理が遅く前記問題点が
特に顕著であった。Problems to be Solved by the Invention As described above, all display operations in the liquid crystal display element 102 are performed by software processing via the CPU 105, so that the software and thus the load on the CPU 105 are large, and the display operation requires time. There is a problem that high-speed processing is difficult. Also, such a conventional display control circuit
In the case where an electronic device including 101 is driven by a battery such as a so-called portable data processing device and supplies relatively small driving power to the CPU 105, the calculation speed of the CPU 105 cannot be improved, and the display The processing is slow, and the above problem is particularly noticeable.

本発明の目的は上述の技術的課題を解消し、ソフトウ
エアの負担を軽減すると共に、高速表示処理を実現でき
る表示制御装置を提供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide a display control device which solves the above technical problems, reduces the load on software, and can realize high-speed display processing.

課題を解決するための手段 本発明は、（ａ）Ｘ方向およびＹ方向に画素が配置さ
れ、画素に表示データを表示する表示装置11と、 （ｂ）処理手段12であって、 第１複数のビットを１つのビット単位とする表示デー
タa7〜a0と、 その表示データa7〜a0のアドレスを表すアドレスデー
タとを導出し、 表示データa7〜a0の各ビットは、表示装置11の各画素
にそれぞれ対応している処理手段12と、 （ｃ）処理手段12からの表示データa7〜a0をストアする
データレジスタ61,36と、 （ｄ）演算手段63,64,35であって、 第２複数の種類の各演算モード（NOT,SET,XOR,AND,O
R）をそれぞれ達成する演算処理回路を有し、 各演算処理回路は、データレジスタ61,36からの表示
データの第１複数の並列の各ビットa7〜a0がそれぞれ与
えられる第１複数の論理演算素子70を有し、 各論理演算素子70から第１複数の並列ビットの処理後
のデータa7′〜a0′,WD7〜WD0を導出する演算手段63,6
4,35と、 （ｅ）演算モード選択手段37であって、 演算手段63,64,35に含まれる前記第２複数の演算処理
回路のうちの１つを選択して演算処理させ、 前記処理後のデータa7′〜a0′,WD7〜WD0を、処理手
段12からのアドレスデータと対応して表示装置11に与え
て表示させる演算モード選択手段37とを含むことを特徴
とする表示制御装置である。Means for Solving the Problems The present invention provides: (a) a display device 11 in which pixels are arranged in an X direction and a Y direction, and display data on the pixels; The display data a7 to a0 in which each bit of the display data is one bit unit and the address data representing the addresses of the display data a7 to a0 are derived, and each bit of the display data a7 to a0 is output to each pixel of the display device 11. (C) data registers 61 and 36 for storing display data a7 to a0 from the processing means 12, and (d) arithmetic means 63, 64 and 35, respectively. Operation modes (NOT, SET, XOR, AND, O
R), each of which includes a first plurality of logical operations to which the first plurality of parallel bits a7 to a0 of the display data from the data registers 61 and 36 are respectively given. Calculating means 63, 6 for deriving data a7 'to a0', WD7 to WD0 after processing the first plurality of parallel bits from each logical operation element 70
(E) operation mode selection means 37, wherein one of the second plurality of operation processing circuits included in the operation means 63, 64, 35 is selected and operated for processing; A display mode control means 37 for providing the subsequent data a7 'to a0' and WD7 to WD0 to the display device 11 in correspondence with the address data from the processing means 12 to display the data. is there.

また本発明は、第１複数のビットから成るマスクデー
タMSK7〜MSK0をストアするマスクデータレジスタ67,47
を、さらに含み、 演算処理回路は、 データレジスタ61,36からの表示データa7〜a0と、マ
スクデータレジスタ67,47にストアされているマスクデ
ータMSK7〜MSK0とを、各ビット毎の前記論理演算素子70
によってそれぞれ演算して、処理後のデータWD7〜WD0を
導出することを特徴とする。The present invention also provides a mask data register 67, 47 for storing mask data MSK7-MSK0 consisting of a first plurality of bits.
The arithmetic processing circuit further performs the logical operation for each bit by using the display data a7 to a0 from the data registers 61 and 36 and the mask data MSK7 to MSK0 stored in the mask data registers 67 and 47. Element 70
, Respectively, to derive the processed data WD7 to WD0.

作用 請求項１の本発明に従えば、表示手段12は、第１複数
（たとえば８）のビットを１つのビット単位とする表示
データa7〜a0と、そのアドレスデータとを導出し、この
表示データa7〜a0は、データレジスタ61,36に一旦、ス
トアされ、演算モード選択手段37によって選択された演
算手段63,64,35に含まれる第２複数の演算処理回路のう
ちの１つを選択し、これによって第２複数の種類のうち
の１つの各演算モード（NOT,SET,XOR,AND,OR）を演算処
理し、これらの各演算処理回路は、データレジスタ61,3
6からの並列ビットa7〜a0が個別的に与えられる論理演
算素子70によって構成され、こうして得られた処理後の
データa7′〜a0′,WD7〜WD0を、処理手段17からのアド
レスデータと対応して表示装置11に与えて表示が行われ
る。したがってこのような表示処理が、データレジスタ
61,36からの並列ビットの表示データa7〜a0を、第１複
数（たとえば上述のように８）の論理演算素子70を用い
てハードウエアによって演算処理を実現する。したがっ
て処理手段12における表示処理のためのソフトウエアの
負担を軽減することができ、表示処理の全てをソフトウ
エア処理によって実現する構成に比べて、高速の表示処
理を実現することができる。According to the first aspect of the present invention, the display means 12 derives display data a7 to a0 having the first plurality (for example, 8) bits as one bit unit, and the address data thereof. a7 to a0 are temporarily stored in the data registers 61 and 36, and select one of the second plurality of arithmetic processing circuits included in the arithmetic means 63, 64 and 35 selected by the arithmetic mode selecting means 37. Thereby, each operation mode (NOT, SET, XOR, AND, OR) of one of the second plurality of types is operated, and each of these operation processing circuits is a data register 61, 3
6 are constituted by logical operation elements 70 to which parallel bits a7 to a0 are individually given, and the processed data a7 'to a0' and WD7 to WD0 thus obtained correspond to the address data from the processing means 17. Then, it is provided to the display device 11 to perform display. Therefore, such display processing is performed by the data register.
Arithmetic processing of the parallel bit display data a7 to a0 from 61 and 36 is realized by hardware using a first plurality (for example, 8 as described above) of logical operation elements 70. Therefore, the load on software for display processing in the processing means 12 can be reduced, and high-speed display processing can be realized as compared with a configuration in which all display processing is realized by software processing.

さらに請求項２の本発明に従えば、マスクデータレジ
スタ67,47には、１つのビット単位である表示データa7
〜a0と同一数である第１複数のマスクデータMSK7〜MSK0
をストアし、演算処理回路の第１複数の論理演算素子70
は、データレジスタ61,36に一旦ストアされている表示
データa7〜a0とマスクデータMSK7〜MSK0とを演算して、
処理後のデータWD7〜WD0を導出する。こうして外部から
得られるマスクデータMSK7〜MSK0に基づく第１複数の表
示データa7〜a0毎の論理演算を容易に行うことができ
る。Further, according to the second aspect of the present invention, the mask data registers 67 and 47 store the display data a7 in one bit unit.
To the first plurality of mask data MSK7 to MSK0
And the first plurality of logical operation elements 70 of the arithmetic processing circuit
Calculates display data a7 to a0 temporarily stored in the data registers 61 and 36 and mask data MSK7 to MSK0,
The processed data WD7 to WD0 are derived. Thus, a logical operation can be easily performed for each of the first plurality of display data a7 to a0 based on the mask data MSK7 to MSK0 obtained from the outside.

実施例 第１図は本発明の一実施例の構成を示すブロック図で
あり、第２図はコモン駆動回路１が用いられるデータ処
理装置２のブロック図であり、第３図はデータ処理装置
２の平面図である。このデータ処理装置２はいわゆる手
帳サイズであって、第１操作部３と第２操作部４とが結
合部５で開閉自在に構成される。第２操作部４はカーソ
ルキー６、機能設定キー７、キャラクタ入力キー８およ
び置数キー９などが配置される。一方、第１操作部３に
はいわゆる透明タッチキー10と、液晶表示素子11とが配
置される。Embodiment FIG. 1 is a block diagram showing a configuration of an embodiment of the present invention, FIG. 2 is a block diagram of a data processing device 2 using a common drive circuit 1, and FIG. FIG. The data processing device 2 has a so-called notebook size, and the first operation unit 3 and the second operation unit 4 are configured to be freely opened and closed by a coupling unit 5. The second operation unit 4 includes a cursor key 6, a function setting key 7, a character input key 8, a numeric key 9, and the like. On the other hand, a so-called transparent touch key 10 and a liquid crystal display element 11 are arranged on the first operation unit 3.

このようなデータ処理装置２はたとえばマイクロプロ
セッサなどを含んで構成されるCPU（中央処理回路）12
を備え、このCPU12に前記透明タッチキー10および第２
操作部４の各キー入力手段が接続され、また各種入力デ
ータの記憶や動作時のデータのワーキング領域などとし
て用いられるRAM（ランダムアクセスメモリ）13や、CPU
12の制御動作を規定するプログラムや表示用フォントデ
ータまたカレンダデータなどが記憶されているROM（リ
ードオンリメモリ）14が接続される。Such a data processing device 2 includes, for example, a CPU (central processing circuit) 12 including a microprocessor or the like.
The CPU 12 has the transparent touch key 10 and the second
A RAM (random access memory) 13 to which each key input means of the operation unit 4 is connected and which is used as a storage area for various input data and a working area for data during operation, and a CPU
A ROM (read only memory) 14 in which programs for defining the control operations of 12, font data for display, calendar data, and the like are stored is connected.

さらにCPU12には、計時用の計時回路15と、液晶表示
装置11の表示動作を後述するように制御するコモン駆動
回路１と、コモン駆動回路１からのコントラスト信号に
基づいてコモン駆動回路１に供給する液晶電池電位を変
化し、またCPU12からの制御信号によって動作状態／停
止状態が切り替えられる液晶電源回路16とが接続され
る。前記コモン駆動回路１には複数（本実施例では８
個）のセグメント駆動回路17が接続され、コモン駆動回
路１とともに液晶表示装置11の表示状態を制御する。液
晶表示装置11は一対の透明基板11a,11b上にコモン電極1
1c,セグメント電極11dを形成し、その間に液晶層11eを
介在して構成される。Further, the CPU 12 has a timing circuit 15 for timing, a common drive circuit 1 for controlling the display operation of the liquid crystal display device 11 as described later, and a common drive circuit 1 based on a contrast signal from the common drive circuit 1. A liquid crystal power supply circuit 16 that changes the potential of the liquid crystal battery to be operated and switches between the operation state and the stop state according to a control signal from the CPU 12 is connected. The common drive circuit 1 has a plurality (8 in this embodiment).
), And controls the display state of the liquid crystal display device 11 together with the common drive circuit 1. The liquid crystal display device 11 has a common electrode 1 on a pair of transparent substrates 11a and 11b.
1c, a segment electrode 11d is formed, and a liquid crystal layer 11e is interposed therebetween.

前記コモン駆動回路１のブロック図は第１図に示され
る。コモン駆動回路１は、CPU12から書込み／読出し制
御信号R/W、クロック信号φ、ビジー信号BYおよびチッ
プイネーブル信号CEなどが供給され、またアドレスデー
タAD、表示データDIなどが供給される制御回路19を備え
る。このうち、前記表示データDIはバッファ20を介して
入力される。また、コモン駆動回路１は、フレーム信号
FRと、セグメント電極による表示のON/OFFを制御する制
御信号DISと、クロック信号LCKとをセグメント駆動回路
17へ出力する。このようなデータ処理装置２は前述した
ように、手帳サイズの携帯用であり、データ処理装置２
の動作に必要な各種基準電圧は電池25に接続された電源
回路26から発生される。A block diagram of the common drive circuit 1 is shown in FIG. The common drive circuit 1 is supplied with a write / read control signal R / W, a clock signal φ, a busy signal BY, a chip enable signal CE, and the like from the CPU 12, and a control circuit 19 to which address data AD, display data DI, and the like are supplied. Is provided. The display data DI is input through the buffer 20. Further, the common drive circuit 1 outputs a frame signal
FR, a control signal DIS that controls ON / OFF of display by the segment electrode, and a clock signal LCK are used as segment drive circuits.
Output to 17. As described above, such a data processing device 2 is a notebook-sized portable device, and
The various reference voltages necessary for the operation of are generated from the power supply circuit 26 connected to the battery 25.

制御回路19にはデータ処理回路21が接続され、CPU12
から転送されるアドレスデータや表示データなどに予め
定められる論理演算（SET,AND,OR,XORなど）を施した
後、セグメント駆動回路17にデータを送出する。メモリ
制御回路22はCPU12から送出されたアドレスデータをど
のセグメント駆動回路17に転送するかを決定し、選択さ
れたセグメント駆動回路17のいずれかにおける相対アド
レスを発生する。タイミング発生回路23は、コモン駆動
回路１内の各種演算処理などに用いられるクロック信号
などを発生し、発振器24からの基準クロック信号が供給
される。A data processing circuit 21 is connected to the control circuit 19 and the CPU 12
After performing a predetermined logical operation (such as SET, AND, OR, XOR, etc.) on the address data and display data transferred from the device, the data is transmitted to the segment drive circuit 17. The memory control circuit 22 determines to which of the segment driving circuits 17 the address data sent from the CPU 12 is to be transferred, and generates a relative address in any of the selected segment driving circuits 17. The timing generation circuit 23 generates a clock signal used for various arithmetic processing in the common drive circuit 1 and the like, and receives a reference clock signal from the oscillator 24.

コモン信号制御回路27およびコモン側デコーダ28はタ
イミング発生回路23で発生されたクロック信号を用い
て、液晶表示装置11のコモン電極に供給されるコモン信
号を発生する。また制御回路19には後述するような構成
と作用とを有するウインド処理回路29が接続され、コン
トラスト調整回路46は液晶表示装置11における表示上の
濃度を記憶し、濃度データはCPU12から設定される。液
晶表示装置11のコントラスト調整はコントラスト調整回
路46における濃度データに基づいて、第２図に示す液晶
電源回路16で行われ、液晶電源回路16からの液晶電源電
位をコモン駆動回路１内に取込むための液晶電圧入力部
17が設けられる。The common signal control circuit 27 and the common-side decoder 28 use the clock signal generated by the timing generation circuit 23 to generate a common signal supplied to the common electrode of the liquid crystal display device 11. The control circuit 19 is connected to a window processing circuit 29 having a configuration and an operation as described later.The contrast adjustment circuit 46 stores the display density on the liquid crystal display device 11, and the density data is set from the CPU 12. . The contrast adjustment of the liquid crystal display device 11 is performed by the liquid crystal power supply circuit 16 shown in FIG. 2 based on the density data in the contrast adjustment circuit 46, and the liquid crystal power supply potential from the liquid crystal power supply circuit 16 is taken into the common drive circuit 1. LCD voltage input section for
17 are provided.

第４図はコモン駆動回路１の具体的構成例を示すブロ
ック図である。制御部30、ループカウンタ31、コマンド
レジスタ32、ステータスレジスタ33およびデータコント
ロール回路34は、第１図の制御回路19を構成する。制御
部30はコモン駆動回路１の全体の制御を行い、ループカ
ウンタ31はコマンドレジスタ32にCPU12から設定された
コマンドデータを連続して実行する回数を管理する。ス
テータスレジスタ33は、コモン駆動回路１の現時点での
動作状態を記憶し、CPU12がこのステータスレジスタ33
の記憶内容を読出すことにより、CPU12はコモン駆動回
路１の動作状態を検知することができる。データ制御部
34は前記バッファ20を介してCPU12とのデータの送信／
受信を管理する。FIG. 4 is a block diagram showing a specific configuration example of the common drive circuit 1. The control unit 30, the loop counter 31, the command register 32, the status register 33, and the data control circuit 34 constitute the control circuit 19 in FIG. The control unit 30 controls the whole of the common drive circuit 1, and the loop counter 31 manages the number of times the command data set from the CPU 12 in the command register 32 is continuously executed. The status register 33 stores the current operating state of the common drive circuit 1, and the CPU 12
The CPU 12 can detect the operation state of the common drive circuit 1 by reading out the stored contents of the common drive circuit 1. Data control unit
Numeral 34 denotes data transmission / reception with the CPU 12 via the buffer 20.
Manage reception.

演算回路35、データレジスタ36、演算モードレジスタ
37およびマスクレジスタ38は第１図示のデータ処理回路
21を構成し、演算回路35は演算モードレジスタ37で規定
される各種論理演算（SET,OR,AND,XORなど）をデータレ
ジスタ36に格納されているCPU12からのデータと後述す
るセグメントデータとの間で行い、コモン駆動回路１の
動作状態がセグメント駆動回路17にデータを転送する書
込み動作状態の場合、得られたデータを前記セグメント
駆動回路17に転送し、CPU12にデータを転送する読出し
動作状態の場合は、得られたデータを、前記データ制御
部34を介してCPU12に転送する。Operation circuit 35, data register 36, operation mode register
37 and a mask register 38 are data processing circuits shown in FIG.
The arithmetic circuit 35 forms various logical operations (SET, OR, AND, XOR, etc.) specified by the operation mode register 37 between data from the CPU 12 stored in the data register 36 and segment data described later. When the operation state of the common drive circuit 1 is a write operation state in which data is transferred to the segment drive circuit 17, a read operation state in which the obtained data is transferred to the segment drive circuit 17 and the data is transferred to the CPU 12. In this case, the obtained data is transferred to the CPU 12 via the data control unit 34.

このとき、マスクレジスタ38のデータによって前記演
算処理はマスクされる場合がある。すなわち演算が行わ
れない場合が設定される。また前記ウインド処理回路29
で後述するように得られる実行マスクデータもマスクレ
ジスタ38のデータに基づいてマスクが行われる。At this time, the arithmetic processing may be masked by the data of the mask register 38. That is, a case where the calculation is not performed is set. The window processing circuit 29
The execution mask data obtained as described later is also masked based on the data in the mask register 38.

前記メモリ制御回路22は、書込みアドレスレジスタ41
X,41Yおよび読出しアドレスレジスタ42X,42Yを備え、こ
れらに格納されているデータの書込みアドレス（XW,Y
W）または読出しアドレス（XR,YR）をCPU12から絶対ア
ドレスとして格納した場合、メモリ制御部40は、第２図
に示したたとえば８個のセグメント駆動回路17のいずれ
か１つを選択する選択信号LCE1〜LCE8を出力し、また各
セグメント駆動回路17に書込み動作状態または読出し動
作状態のいずれかを設定する制御信号LR/Wを出力する。
加減算回路43,44は前記アドレスレジスタ41X,41Y;42X,4
2Yの前記アドレスデータを書込みなどのコマンド実行後
に加減算レジスタ45の指定に従って、自動的に±８ある
いは±１だけインクリメントあるいはデクリメントする
演算を行う。The memory control circuit 22 includes a write address register 41
X, 41Y and read address registers 42X, 42Y, and write addresses (XW, Y
W) or the read address (XR, YR) is stored as an absolute address from the CPU 12, the memory control unit 40 outputs a selection signal for selecting one of the eight segment drive circuits 17 shown in FIG. LCE1 to LCE8 are output, and a control signal LR / W for setting either the write operation state or the read operation state to each segment drive circuit 17 is output.
The addition and subtraction circuits 43 and 44 are the address registers 41X and 41Y; 42X and 4
After executing the command such as writing the 2Y address data, an operation of automatically incrementing or decrementing by ± 8 or ± 1 is performed according to the designation of the addition / subtraction register 45.

前記ウインド処理回路29はウインドポインタメモリ47
を備え、前記液晶表示装置11に予め設定されるそれぞれ
矩形である複数のウインド領域を規定する２対のアドレ
スデータの組をウインド領域の枚数だけ格納する。ウイ
ンドポインタメモリ47に格納されているデータは減算回
路48において、前記アドレスレジスタ41X,41Y;42X,42Y
に格納されている絶対アドレス（XW,YW）；（XR,YR）が
データ変換回路49によって変換されて得られたデータと
の間で比較され、後述するようなマスクパターンが作成
され、マスクパターンメモリ50に記憶される。The window processing circuit 29 has a window pointer memory 47.
The liquid crystal display device 11 stores two pairs of address data sets each of which defines a plurality of rectangular window regions which are preset in the liquid crystal display device 11 by the number of window regions. The data stored in the window pointer memory 47 is subtracted from the address registers 41X and 41Y;
The absolute address (XW, YW) stored in the data conversion circuit 49 is compared with the data obtained by conversion by the data conversion circuit 49, and a mask pattern as described later is created. Stored in the memory 50.

前述したように、液晶表示装置11に設定されるウイン
ド領域は、一般に複数枚設定されており、現在データの
書込みまたは読出しを行おうとする表示領域が前記ウイ
ンド領域の何枚目であるかの枚数データがウインドポイ
ンタ51に記憶され、カレントウインドポインタ52を０枚
目からウインドポインタ51の枚数データに一致するまで
各ウインド領域毎に後述するようなウインド処理を行
い、枚数が一致すると一致回路53でマスクパターンの終
了信号を出力する。As described above, generally, a plurality of window areas are set in the liquid crystal display device 11, and the number of the display area in which the current data is to be written or read is determined as the number of the window area. The data is stored in the window pointer 51, and the window processing described below is performed for each window area until the current window pointer 52 matches the number data of the window pointer 51 from the 0th page. Outputs the end signal of the mask pattern.

後述するウインドマスクパターンの重ね合わせ処理は
第１重ね合わせ部54で行われ、得られたウインドマスク
パターンは、ウインドマスク部55に格納される。第１重
ね合わせ部54で得られた重ね合わされたウインドマスク
パターンと、CPU12からの設定により、１ビット毎にデ
ータを指定できるビットマスクレジスタ56との重ね合わ
せ処理を第２重ね合わせ部57で行い、最終的に得られた
実行マスクが実行マスク部58に格納される。この実行マ
スクとバッファ39からのセグメントデータとの間で前記
演算回路35が各種論理演算処理が施される。A window mask pattern overlapping process, which will be described later, is performed by the first overlapping unit 54, and the obtained window mask pattern is stored in the window mask unit 55. The second superposition unit 57 performs superposition processing of the superimposed window mask pattern obtained by the first superposition unit 54 and a bit mask register 56 that can specify data for each bit according to the setting from the CPU 12. The finally obtained execution mask is stored in the execution mask unit 58. The arithmetic circuit 35 performs various logical arithmetic processing between the execution mask and the segment data from the buffer 39.

第５図は、データ処理装置２の論理演算処理に関する
構成を示すブロック図である。本実施例はCPU12からコ
モン駆動回路１に転送される表示データおよびアドレス
データに基づいて液晶表示装置11で表示を行うに当た
り、各種論理演算処理（SET,OR,AND,XORなど）やマスク
処理を含む演算処理をコモン駆動回路１における後述す
るハードウエアを用いて行おうとするものである。FIG. 5 is a block diagram showing a configuration relating to a logical operation process of the data processing device 2. In the present embodiment, when performing display on the liquid crystal display device 11 based on display data and address data transferred from the CPU 12 to the common drive circuit 1, various logical operation processes (SET, OR, AND, XOR, etc.) and mask processes are performed. The arithmetic processing including this is to be performed using hardware described later in the common drive circuit 1.

コモン駆動回路１には、液晶表示装置11に表示データ
を書込む際にCPU12から転送される書込みデータが格納
される書込みバッファ61と、セグメント駆動回路17に格
納され液晶表示装置11に表示されている表示データを、
コモン駆動回路１を介してCPU12に読出される際に格納
される読出しバッファ62とが備えられる。書込みバッフ
ァ61からの書込みデータは、NOT処理回路63で後述するN
OT演算が施され、演算結果は読込みバッファ62からの読
込みデータと共に演算回路64で前述した各種論理演算が
施される。The common drive circuit 1 includes a write buffer 61 that stores write data transferred from the CPU 12 when writing display data to the liquid crystal display device 11, and a write buffer 61 that is stored in the segment drive circuit 17 and displayed on the liquid crystal display device 11. Display data
A read buffer 62 that is stored when data is read by the CPU 12 via the common drive circuit 1 is provided. The write data from the write buffer 61 is transmitted to the NOT processing circuit 63 by N
The OT operation is performed, and the operation result is subjected to the above-described various logical operations in the operation circuit 64 together with the read data from the read buffer 62.

コモン駆動回路１にはNOT処理回路63の後述する動作
を規定するNOTデータが格納されるNOTデータレジスタ65
と、演算回路64によって行われる前記各種論理演算のい
ずれかひとつを指定する演算モードデータが格納される
前記演算モードレジスタ37とが設けられる。The common drive circuit 1 has a NOT data register 65 for storing NOT data defining the operation of the NOT processing circuit 63 described later.
And an operation mode register 37 in which operation mode data for designating any one of the various logical operations performed by the operation circuit 64 is stored.

演算回路64の演算結果は、結果バッファ66に格納さ
れ、CPU12から転送されマスクデータレジスタ67に格納
されたマスクデータと共に、マスク処理回路68でマスク
処理が成される。マスク処理結果は、マスク結果バッフ
ァ69に格納され、コモン駆動回路１が書込み動作または
読出し動作のいずれを行っているかに従ってセグメント
駆動回路17、またはCPU12に転送される。The calculation result of the calculation circuit 64 is stored in the result buffer 66, and the mask processing is performed by the mask processing circuit 68 together with the mask data transferred from the CPU 12 and stored in the mask data register 67. The mask processing result is stored in the mask result buffer 69, and is transferred to the segment drive circuit 17 or the CPU 12 depending on whether the common drive circuit 1 is performing a write operation or a read operation.

ここで前記書込みバッファ61は、第４図に示すデータ
レジスタ36であり、演算回路64、第４図示の演算回路35
である。結果バッファ66は、バッファ39であり、マスク
データレジスタ67はウインドポインタメモリ47である。
マスク処理回路68は、第１重ね合せ部54および第２重ね
合せ部57であり、マスク結果バッファ69は、実行マスク
部58である。Here, the write buffer 61 is the data register 36 shown in FIG. 4, and includes an arithmetic circuit 64 and an arithmetic circuit 35 shown in FIG.
It is. The result buffer 66 is the buffer 39, and the mask data register 67 is the window pointer memory 47.
The mask processing circuit 68 is a first overlapping unit 54 and a second overlapping unit 57, and the mask result buffer 69 is an execution mask unit 58.

第６図にNOT処理回路63に関連する構成のブロック図
を示す。CPU12からは、アドレスデータおよび表示デー
タが８ビット単位で転送され、書込みバッファ61に格納
される。書込みバッファ61からの８ビットの書込みデー
タa7〜a0は、たとば８つの排他的論理和回路（以下、EX
OR回路と略す）70にそれぞれ入力される。各EXOR回路70
には、前記NOTデータレジスタ65からデータ「１」また
はデータ「０」が入力され、８ビットの出力データa7′
〜a0′が得られる。FIG. 6 shows a block diagram of a configuration related to the NOT processing circuit 63. Address data and display data are transferred from the CPU 12 in 8-bit units and stored in the write buffer 61. The 8-bit write data a7 to a0 from the write buffer 61 are used, for example, in eight exclusive-OR circuits (hereinafter, EX
OR circuit 70). Each EXOR circuit 70
, Data "1" or data "0" is input from the NOT data register 65, and 8-bit output data a7 '
~ A0 'is obtained.

前記NOTデータと書込みデータと演算結果データとの
関係を下記第１表に示す。Table 1 below shows the relationship among the NOT data, the write data, and the operation result data.

また演算モードレジスタ37の指定に基づく演算回路64
における各種演算例を下記第２表に示す。 The arithmetic circuit 64 based on the specification of the arithmetic mode register 37
Table 2 below shows examples of the various calculations in.

また結果バッファ66に格納された各種演算結果と、マ
スクデータレジスタ67に記憶されたマスクデータとを用
いてマスク処理回路68で行われるマスク処理の具体例を
第３表に示す。 Table 3 shows specific examples of mask processing performed by the mask processing circuit 68 using the various calculation results stored in the result buffer 66 and the mask data stored in the mask data register 67.

以下、本実施例の動作例について説明する。CPU12が
液晶表示装置11にデータを書込む処理を行う場合、CPU1
2は書込みバッファ61に書込みデータを転送する。これ
に対応してコモン駆動回路１は、セグメント駆動回路17
から前記書込みデータが対応する書込みアドレスにおけ
る表示データを読出し、読出しバッファ62に格納する。
書込みデータは、NOTデータレジスタ65からのNOTデータ
に基づき、NOT回路63で前記第１表のNOT演算を行う。こ
の演算内容は下記第１式〜第８式で示される。 Hereinafter, an operation example of the present embodiment will be described. When the CPU 12 performs a process of writing data to the liquid crystal display device 11, the CPU 1
2 transfers the write data to the write buffer 61. Correspondingly, the common drive circuit 1
, The display data at the write address corresponding to the write data is read and stored in the read buffer 62.
The write data is based on the NOT data from the NOT data register 65, and the NOT circuit 63 performs the NOT operation shown in Table 1 above. The content of this calculation is shown by the following first to eighth equations.

a0′＝NOTa0 …（１） a1′＝NOTa1 …（２） a2′＝NOTa2 …（３） a3′＝NOTa3 …（４） a4′＝NOTa4 …（５） a5′＝NOTa5 …（６） a6′＝NOTa6 …（７） a7′＝NOTa7 …（８） 前記第１式〜第16式において、記号は排他的論理和
演算を表し、記号NOTは前記NOTレジスタ65からのデータ
を表す。すなわち記号a7′〜a0′は入力データa7〜a0の
NOT処理後のデータを表す。a0 '= NOTa0 ... (1) a1' = NOTa1 ... (2) a2 '= NOTa2 ... (3) a3' = NOTa3 ... (4) a4 '= NOTa4 ... (5) a5' = NOTa5 ... (6) a6 ' = NOTa6 (7) a7 '= NOTa7 (8) In the first to sixteenth expressions, the symbol represents an exclusive OR operation, and the symbol NOT represents data from the NOT register 65. That is, the symbols a7 'to a0' correspond to the input data a7 to a0.
Indicates data after NOT processing.

前記NOT演算結果と読出しデータとは、演算モードレ
ジスタ37の指定に基づいて、演算回路64で前記第２表に
具体例が示される各種演算処理を行う。この演算処理
は、下記第９式〜第16式に示される。The NOT operation result and the read data are subjected to various operation processes shown in Table 2 by the operation circuit 64 based on the designation of the operation mode register 37. This arithmetic processing is shown in the following ninth to sixteenth equations.

WD0＝［｛AND・（a0′・b0）＋OR・（a0′＋b0）＋XO
R・（a0′b0）＋SET・a0′｝・MSK0＋b0・▲
▼］・WRITE＋（b0・MSK0）・READ …（９） WD1＝［｛AND・（a1′・b1）＋OR・（a1′＋b1）＋XO
R・（a1′b1）＋SET・a1′｝・MSK0＋b1・▲
▼］・WRITE＋（b1・MSK1）・READ …（10） WD2＝［｛AND・（a2′・b2）＋OR・（a2′＋b2）＋XO
R・（a2′b2）＋SET・a2′｝・MSK2＋b2・▲
▼］・WRITE＋（b2・MSK2）・READ …（11） WD3＝［｛AND・（a3′・b3）＋OR・（a3′＋b3）＋XO
R・（a3′b3）＋SET・a3′｝・MSK3＋b3・▲
▼］・WRITE＋（b3・MSK3）・READ …（12） WD4＝［｛AND・（a4′・b4）＋OR・（a4′＋b4）＋XO
R・（a4′b4）＋SET・a4′｝・MSK4＋b4・▲
▼］・WRITE＋（b4・MSK4）・READ …（13） WD5＝［｛AND・（a5′・b5）＋OR・（a5′＋b5）＋XO
R・（a5′b5）＋SET・a5′｝・MSK5＋b5・▲
▼］・WRITE＋（b5・MSK5）・READ …（14） WD6＝［｛AND・（a6′・b6）＋OR・（a6′＋b6）＋XO
R・（a6′b6）＋SET・a6′｝・MSK6＋b6・▲
▼］・WRITE＋（b6・MSK6）・READ …（15） WD7＝［｛AND・（a7′・b7）＋OR・（a7′＋b7）＋XO
R・（a7′b7）＋SET・a7′｝・MSK0＋b7・▲
▼］・WRITE＋（b7・MSK7）・READ …（16） 前記記号AND,OR,XORはデータai′（ｉ＝０〜７）と、
読出しバッファ62の読出しデータb7〜b0との論理積演
算、論理和演算、排他的論理和演算をそれぞれ表し、記
号SETはデータa7′〜a0′をそのままデータセットする
命令である。記号MSKi（ｉ＝７〜０）はマスクデータレ
ジスタ67に記憶されているマスクデータであり、データ
b7〜b0との間で論理積演算を行う。また記号WRITEは、
その直前に記述されているデータが書込み処理時に有効
であり、読出し処理時には採用されないことを表してい
る。また記号READは、その逆に直前に記述されたデータ
が読出し動作時に用いられ、書込み動作時には採用され
ないことを表している。WD0 = [｛AND · (a0 '· b0) + OR · (a0' + b0) + XO
R ・ (a0′b0) ＋ SET ・ a0 ′｝ ・ MSK0 ＋ b0 ・ ▲
▼] ・ WRITE + (b0 ・ MSK0) ・ READ… (9) WD1 = [｛AND ・ (a1 ′ ・ b1) + OR ・ (a1 ′ + b1) + XO
R ・ (a1′b1) ＋ SET ・ a1 ′｝ ・ MSK0 ＋ b1 ・ ▲
▼] ・ WRITE + (b1 ・ MSK1) ・ READ… (10) WD2 = [｛AND ・ (a2 ′ ・ b2) + OR ・ (a2 ′ + b2) + XO
R ・ (a2′b2) ＋ SET ・ a2 ′｝ ・ MSK2 + b2 ・ ▲
▼] ・ WRITE + (b2 ・ MSK2) ・ READ… (11) WD3 = [｛AND ・ (a3 ′ ・ b3) + OR ・ (a3 ′ + b3) + XO
R ・ (a3′b3) ＋ SET ・ a3 ′｝ ・ MSK3 + b3 ・ ▲
▼] · WRITE + (b3 · MSK3) · READ ... (12) WD4 = [｛AND · (a4 '· b4) + OR · (a4' + b4) + XO
R ・ (a4′b4) ＋ SET ・ a4 ′｝ ・ MSK4 + b4 ・ ▲
▼] · WRITE + (b4 · MSK4) · READ ... (13) WD5 = [｛AND · (a5 '· b5) + OR · (a5' + b5) + XO
R ・ (a5′b5) ＋ SET ・ a5 ′｝ ・ MSK5 + b5 ・ ▲
▼] ・ WRITE + (b5 ・ MSK5) ・ READ… (14) WD6 = [｛AND ・ (a6 ′ ・ b6) + OR ・ (a6 ′ + b6) + XO
R ・ (a6′b6) ＋ SET ・ a6 ′｝ ・ MSK6 + b6 ・ ▲
▼] ・ WRITE + (b6 ・ MSK6) ・ READ… (15) WD7 = [｛AND ・ (a7 ′ ・ b7) + OR ・ (a7 ′ + b7) + XO
R ・ (a7′b7) ＋ SET ・ a7 ′｝ ・ MSK0 ＋ b7 ・ ▲
▼] · WRITE + (b7 · MSK7) · READ ... (16) The symbols AND, OR, and XOR are data ai '(i = 0 to 7),
A logical AND operation, an OR operation, and an exclusive OR operation with the read data b7 to b0 of the read buffer 62 are shown, respectively, and the symbol SET is an instruction to set the data a7 'to a0' as they are. The symbol MSKi (i = 7 to 0) is mask data stored in the mask data register 67.
A logical AND operation is performed between b7 and b0. The symbol WRITE is
This indicates that the data described immediately before is valid during the writing process and is not adopted during the reading process. On the other hand, the symbol READ indicates that the data described immediately before is used in the read operation, and is not adopted in the write operation.

このようにして得られた前記第９式〜第16式に示す出
力データWD7〜WD0は書込み動作時にはセグメント駆動回
路17に転送されて、液晶表示素子11における表示動作を
実現し、読出し動作時にはCPU12に転送されて読出しデ
ータとなる。The output data WD7 to WD0 shown in the ninth to sixteenth equations obtained in this way are transferred to the segment driving circuit 17 at the time of the writing operation to realize the display operation in the liquid crystal display element 11, and at the time of the reading operation, the CPU 12 To be read data.

このようにして本実施例では、コモン駆動回路１にお
ける第５図示の回路構成を用いて、各種論理演算をハー
ドウェアにて行うようにした。したがってデータ処理装
置２における液晶表示装置11における表示キャラクタの
白黒を反転した反転文字の表示などの表示切換え処理を
格段に高速に行うことができる。As described above, in the present embodiment, various logical operations are performed by hardware using the circuit configuration of the common drive circuit 1 shown in FIG. Therefore, display switching processing such as display of inverted characters in which the display characters of the liquid crystal display device 11 in the data processing device 2 are inverted can be performed at a much higher speed.

発明の効果 請求項１の本発明によれば、処理手段12は、第１複数
のビットを１つのビット単位とする表示データa7〜a0と
そのアドレスデータとを導出し、データレジスタ61,36
に一旦ストアされ、第１複数の論理演算素子70を有する
第２複数種類の各演算モード（NOT,SET,XOR,AND,OR）を
それぞれ達成する演算処理回路によって第１複数の並列
ビットの処理後のデータa7′〜a0′,WD7〜WD0を導出
し、表示装置11によって表示するようにし、演算処理回
路が上述のようにハードウエアによって実現されるの
で、処理手段12における表示処理のためのソフトウエア
の負担を軽減することができ、表示処理をソフトウエア
処理によって実現する構成に比べて、高速の表示処理を
実現することができる。According to the first aspect of the present invention, the processing unit 12 derives display data a7 to a0 having the first plurality of bits as one bit unit and address data thereof, and outputs the data registers 61 and 36.
Processing of the first plurality of parallel bits by an arithmetic processing circuit which achieves each of the second plurality of operation modes (NOT, SET, XOR, AND, OR) having the first plurality of logical operation elements 70, respectively. The subsequent data a7 'to a0' and WD7 to WD0 are derived and displayed by the display device 11, and the arithmetic processing circuit is realized by hardware as described above. The load on software can be reduced, and higher-speed display processing can be realized as compared with a configuration in which display processing is realized by software processing.

請求項２の本発明によれば、第１複数のビットから成
るマスクデータMSK7〜MSK0をマスクデータレジスタ67,4
7に一旦ストアして、演算処理回路における論理演算素
子70によって表示データa7〜a0を各ビット毎にそれぞれ
演算して処理後のデータWD7〜WD0を導出して、表示装置
11で表示することができ、このような構成においても、
演算処理回路をハードウエアによって実現することによ
って、処理手段12のソフトウエアの負担を軽減すること
ができる。According to the second aspect of the present invention, the mask data MSK7 to MSK0 including the first plurality of bits are stored in the mask data registers 67 and 4.
7, and the display data a7 to a0 are calculated for each bit by the logical operation element 70 in the arithmetic processing circuit to derive the processed data WD7 to WD0.
11 can be displayed, even in such a configuration,
By realizing the arithmetic processing circuit by hardware, the load on software of the processing means 12 can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例に従うコモン駆動回路１のブ
ロック図、第２図はデータ処理装置２のブロック図、第
３図はデータ処理装置２の平面図、第４図はコモン駆動
回路１の構成例を示すブロック図、第５図はデータ処理
装置２の論理演算処理に関連する構成を示すブロック
図、第６図はNOT処理回路63に関連する構成を示すブロ
ック図、第７図は典型的な従来例の表示制御回路101の
構成例を示すブロック図である。 １…コモン駆動回路、２…データ処理装置、11…液晶表
示装置、17…セグメント駆動回路、63…NOT処理回路、6
4…演算回路、68…マスク処理回路1 is a block diagram of a common drive circuit 1 according to one embodiment of the present invention, FIG. 2 is a block diagram of a data processing device 2, FIG. 3 is a plan view of the data processing device 2, and FIG. 1 is a block diagram showing an example of a configuration, FIG. 5 is a block diagram showing a configuration relating to a logical operation process of the data processing device 2, FIG. 6 is a block diagram showing a configuration relating to a NOT processing circuit 63, FIG. FIG. 1 is a block diagram showing a configuration example of a typical conventional display control circuit 101. DESCRIPTION OF SYMBOLS 1 ... Common drive circuit, 2 ... Data processing device, 11 ... Liquid crystal display device, 17 ... Segment drive circuit, 63 ... NOT processing circuit, 6
4… Operation circuit, 68… Mask processing circuit

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】（ａ）Ｘ方向およびＹ方向に画素が配置さ
れ、画素に表示データを表示する表示装置11と、 （ｂ）処理手段12であって、 第１複数のビットを１つのビット単位とする表示データ
a7〜a0と、 その表示データa7〜a0のアドレスを表すアドレスデータ
とを導出し、 表示データa7〜a0の各ビットは、表示装置11の各画素に
それぞれ対応している処理手段12と、 （ｃ）処理手段12からの表示データa7〜a0をストアする
データレジスタ61,36と、 （ｄ）演算手段63,64,35であって、 第２複数の種類の各演算モード（NOT,SET,XOR,AND,OR）
をそれぞれ達成する演算処理回路を有し、 各演算処理回路は、データレジスタ61,36からの表示デ
ータの第１複数の並列の各ビットa7〜a0がそれぞれ与え
られる第１複数の論理演算素子70を有し、 各論理演算素子70から第１複数の並列ビットの処理後の
データa7′〜a0′,WD7〜WD0を導出する演算手段63,64,3
5と、 （ｅ）演算モード選択手段37であって、 演算手段63,64,35に含まれる前記第２複数の演算処理回
路のうちの１つを選択して演算処理させ、 前記処理後のデータa7′〜a0′,WD7〜WD0を、処理手段1
2からのアドレスデータと対応して表示装置11に与えて
表示させる演算モード選択手段37とを含むことを特徴と
する表示制御装置。1. A display device 11 in which pixels are arranged in an X direction and a Y direction, and display data is displayed on the pixels, and (b) a processing means 12, wherein the first plurality of bits are one bit. Display data as unit
a7-a0 and address data representing the addresses of the display data a7-a0 are derived. Each bit of the display data a7-a0 is a c) data registers 61 and 36 for storing the display data a7 to a0 from the processing means 12, and (d) arithmetic means 63, 64 and 35, each of which has a second plurality of operation modes (NOT, SET, XOR, AND, OR)
Each of the arithmetic processing circuits includes a first plurality of logical operation elements 70 to which the first plurality of parallel bits a7 to a0 of the display data from the data registers 61 and 36 are respectively applied. Calculation means 63, 64, 3 for deriving data a7 'to a0', WD7 to WD0 after processing the first plurality of parallel bits from each logical operation element 70
And (e) an operation mode selection means 37, which selects one of the second plurality of operation processing circuits included in the operation means 63, 64, and 35 to perform an operation processing, Data a7 'to a0' and WD7 to WD0 are
2. A display control device, comprising: an operation mode selection means 37 for giving the data to the display device 11 for display in correspondence with the address data from 2. 【請求項２】第１複数のビットから成るマスクデータMS
K7〜MSK0をストアするマスクデータレジスタ67,47を、
さらに含み、 演算処理回路は、 データレジスタ61,36からの表示データa7〜a0と、マス
クデータレジスタ67,47にストアされているマスクデー
タMSK7〜MSK0とを、各ビット毎の前記論理演算素子70に
よってそれぞれ演算して、処理後のデータWD7〜WD0を導
出することを特徴とする請求項１記載の表示制御装置。2. A mask data MS comprising a first plurality of bits.
Mask data registers 67 and 47 that store K7 to MSK0
The arithmetic processing circuit further includes the logical operation element 70 for each bit of the display data a7 to a0 from the data registers 61 and 36 and the mask data MSK7 to MSK0 stored in the mask data registers 67 and 47. 2. The display control device according to claim 1, wherein the respective data are processed to derive the processed data WD7 to WD0.