JP2730407B2 - Disconnection detection circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は伝送装置等におけるクロ
ック（以下ＣＬＫと称する）及びフレームパルス（以下
ＦＰと称する）の断検出回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock (hereinafter referred to as CLK) and frame pulse (hereinafter referred to as FP) disconnection detection circuit in a transmission apparatus or the like.
【０００２】この際、誤アラームを出力することなく断
検出を行なえる断検出回路が要望されている。At this time, there is a demand for a disconnection detection circuit capable of detecting disconnection without outputting a false alarm.
【０００３】[0003]
【従来の技術】図４は従来例の断検出回路の構成を示す
ブロック図である。図５は従来例におけるアラーム復旧
時の動作を説明するためのタイムチャートである。2. Description of the Related Art FIG. 4 is a block diagram showing a configuration of a conventional disconnection detection circuit. FIG. 5 is a time chart for explaining the operation at the time of alarm recovery in the conventional example.
【０００４】伝送路からの複数系統のＣＬＫ及びＦＰ入
力のうちの所定の１系統のＣＬＫ及びＦＰが使用される
伝送装置において、該伝送装置内のＣＬＫ及びＦＰの断
検出回路では、図４に示すようにセレクタ（以下ＳＥＬ
と称する）１の前後で断検出を行っている。同図は２系
統のＣＬＫ（＃０、＃１）及びＦＰ（＃０、＃１）の場
合を示しているが、入力ＦＰ＃０、ＦＰ＃１を分岐して
それぞれＳＥＬ１に加えるとともにフリップフロップ回
路（以下ＦＦと称する）４、６のＤ端子に加える。ＣＬ
Ｋ＃０、ＣＬＫ＃１についても同様に分岐してそれぞ
れ、ＳＥＬ１に加えるとともにＦＦ４、６のクロック
（Ｃ）端子に加える。[0004] In a transmission apparatus using a predetermined one of the CLK and FP inputs from a plurality of CLK and FP inputs from the transmission path, a disconnection detection circuit for CLK and FP in the transmission apparatus is shown in FIG. As shown, the selector (hereinafter SEL)
(Hereinafter referred to as "1"). The figure shows the case of two systems of CLK (# 0, # 1) and FP (# 0, # 1). The inputs FP # 0 and FP # 1 are branched and added to SEL1, respectively, and a flip-flop is provided. Circuits (hereinafter referred to as FFs) 4 and 6 are added to the D terminals. CL
K # 0 and CLK # 1 are similarly branched and applied to SEL1 and to the clock (C) terminals of FF4 and FF6, respectively.
【０００５】ＦＦ４及び６で、それぞれＤ端子に加えた
ＦＰ＃０、ＦＰ＃１のデータをＣ端子に加えたクロック
パルス（ＣＬＫ＃０、ＣＬＫ＃１）によりＱ端子から出
力してそれぞれモノマルチ５及び７に加える。モノマル
チ５及び７は、ＦＦ４及び６からパルスの立ち上がりエ
ッジが入力される毎に一定期間、例えば２〜３フレーム
の間"L" レベル信号を出力する特性を有し、この"L" レ
ベル信号を出力している間はＦＰ及びＣＬＫは正常と判
定される。逆にＦＦ４及びＦＦ６へ入力されるＦＰ又は
ＣＬＫが断の時には、ＦＦ４及び６のＱ端子からはパル
スの立ち上がりエッジを出力しない。モノマルチ５及び
７では、一定時間経過してもパルスの立ち上がりエッジ
が入力されない時は"H" レベル信号（アラーム）を出力
して、伝送路からのＦＰ又はＣＬＫは断と判定される。The FFs 4 and 6 output the data of FP # 0 and FP # 1 applied to the D terminal from the Q terminal in response to clock pulses (CLK # 0 and CLK # 1) applied to the C terminal, respectively, and output the data from the monomultipliers. Add to 5 and 7. The mono-multis 5 and 7 have a characteristic of outputting an “L” level signal for a certain period of time, for example, two to three frames each time a rising edge of a pulse is input from the FFs 4 and 6, and this “L” level signal Is output, it is determined that FP and CLK are normal. Conversely, when the FP or CLK input to the FFs 4 and 6 is cut off, the rising edges of the pulses are not output from the Q terminals of the FFs 4 and 6. In the case of the mono-multis 5 and 7, when the rising edge of the pulse is not input even after the lapse of a predetermined time, an "H" level signal (alarm) is output, and it is determined that the FP or CLK from the transmission line is disconnected.
【０００６】今、例えばこの断検出回路に入力されるＦ
Ｐ及びＣＬＫが２系統とも断状態にある場合を考える
と、図５のに示すようにモノマルチ５及び７から"H"
レベル信号（アラーム）を出力する。その後ＦＰ及びＣ
ＬＫのアラームが復旧して、同図、に示す入力ＣＬ
Ｋ及びＦＰのパルスの立ち上がりエッジにより、回路特
性により少し遅延したのちモノマルチ５及び７から"L"
レベル信号を出力する。モノマルチ５及び７の"L" レベ
ル信号をNAND回路８に加えると、両者の否定論理積によ
りNAND回路８からは"H" レベル信号を出力する（正常
時）。これをＡＮＤ回路９の一方の入力端子に加える。Now, for example, F which is input to this disconnection detection circuit
Considering the case where both P and CLK are in a disconnected state, as shown in FIG.
Outputs a level signal (alarm). Then FP and C
When the LK alarm is restored, the input CL shown in FIG.
After a slight delay due to the circuit characteristics due to the rising edges of the K and FP pulses, "L" is output from monomulti 5 and 7.
Outputs a level signal. When the "L" level signals of the mono-multis 5 and 7 are applied to the NAND circuit 8, an "H" level signal is output from the NAND circuit 8 by a NAND operation of both (when normal). This is applied to one input terminal of the AND circuit 9.
【０００７】一方、前述したＳＥＬ１で、２系統のＦＰ
（＃０、＃１）及びＣＬＫ（＃０、＃１）からいずれか
一方の系（例えば０系）のＦＰとＣＬＫを選択して出力
し、それぞれＦＦ２のＤ端子及びＣ端子に加え、Ｑ端子
から出力されるパルスをモノマルチ３に加える。前述し
たと同様にモノマルチ３でもＣＬＫ及びＦＰのパルスの
立ち上がりエッジが入力される毎に一定期間、例えば２
〜３フレームの間"L"レベル信号を出力する。そして通
常は、ＦＰの立ち上がりエッジの周期で出力する"L" レ
ベル信号をＡＮＤ回路９の他方の入力端子に加える。On the other hand, in the SEL1 described above, two FPs are used.
(# 0, # 1) and CLK (# 0, # 1) select and output FP and CLK of either system (for example, system 0), and in addition to the D and C terminals of FF2, The pulse output from the terminal is applied to the mono multi 3. As described above, even in the case of the mono-multi 3, every time the rising edge of the pulse of CLK and FP is inputted, for example, 2
An "L" level signal is output for up to three frames. Normally, an “L” level signal output at the cycle of the rising edge of the FP is applied to the other input terminal of the AND circuit 9.
【０００８】ＡＮＤ回路９では、前述したNAND回路８の
出力とモノマルチ３の出力の論理積により、"L" レベル
信号を出力する（正常時）。しかし例えばＦＦ２あるい
はモノマルチ３が故障している時にはモノマルチ３から
は"H" レベル信号を出力し、この結果、ＡＮＤ回路９か
らは"H" レベル信号（内部アラーム）を出力して、ＦＦ
２あるいはモノマルチ３の故障を外部に知らせる。又、
断検出回路への入力時にＦＰ及びＣＬＫが２系統とも断
状態の時には、前述したようにモノマルチ５及び７か
ら"H" レベル信号（アラーム）を出力して、これを外部
に知らせる。このようにしてＦＰ及びＣＬＫの断の検
出、又は回路内のＦＦ２、モノマルチ３の故障の検出を
行っていた。The AND circuit 9 outputs an "L" level signal based on the logical product of the output of the NAND circuit 8 and the output of the mono-multi 3 (in a normal state). However, for example, when the FF 2 or the mono-multi 3 is out of order, the mono-multi 3 outputs an “H” level signal. As a result, the AND circuit 9 outputs an “H” level signal (internal alarm),
Notify the failure of 2 or mono-multi 3 to the outside. or,
If both the FP and CLK are disconnected when input to the disconnection detection circuit, an "H" level signal (alarm) is output from the mono-multis 5 and 7 as described above, and this is notified to the outside. In this manner, the disconnection of the FP and the CLK is detected, or the failure of the FF 2 and the mono-multi 3 in the circuit is detected.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら上述した
回路の構成においては、図５のに示すようにアラーム
の復旧時に例えば25Ｍb/s など高速になると、素子のば
らつきによりモノマルチ３の内部遅延時間が１ビット幅
より大きくなってモノマルチ３からこの遅延により一定
期間"H" レベル信号を出力し、ＡＮＤ回路９から一定期
間"H" レベル信号の誤アラームを出力してしまうという
問題点があった。However, in the above-described circuit configuration, as shown in FIG. 5, if the speed becomes high, for example, 25 Mb / s at the time of alarm recovery, the internal delay time of the mono-multi 3 becomes large due to the variation of the elements. Due to the delay, the "H" level signal is output from the monomulti 3 for a certain period due to the delay, and the AND circuit 9 outputs a false alarm of the "H" level signal for a certain period. .
【００１０】したがって本発明の目的は、誤アラームを
出力することなく断検出を行なえる断検出回路を提供す
ることにある。Accordingly, it is an object of the present invention to provide a disconnection detection circuit capable of detecting disconnection without outputting a false alarm.
【００１１】[0011]
【課題を解決するための手段】上記問題点は図１に示す
回路の構成によって解決される。即ち図１において、入
力の複数系のクロックとフレームパルスからいずれか１
つの系のクロックとフレームパルスを選択して出力する
選択部100 と、選択部で選択出力したクロックとフレー
ムパルスが断の時にはアラームを出力する第１の断検出
部300 と、選択部へ入力する複数系のクロックとフレー
ムパルスをそれぞれ分岐して入力し、そのうち１つの系
でも断の時にはアラームを出力する第２の断検出部500
と、第１及び第２の断検出部の出力を入力して第１の断
検出部の故障時にアラームを出力する回路内アラーム出
力部900 とを有する断検出回路において、600 は、第２
の断検出部の前段に設けられ、第１の断検出部で出力す
るアラームの復旧時に復旧が遅延する場合回路内アラー
ム出力部900 から遅延による誤アラームを出力するのを
防止するために、入力する複数系のフレームパルスを復
旧が遅延する時間よりも大の所定時間遅延して出力する
遅延手段である。The above problem is solved by the circuit configuration shown in FIG. That is, in FIG. 1, any one of the input plural system clocks and frame pulses is used.
A selection unit 100 for selecting and outputting a clock and a frame pulse of two systems, a first disconnection detection unit 300 for outputting an alarm when the clock and the frame pulse selected and output by the selection unit are disconnected, and inputting to the selection unit A second disconnection detection unit 500 that branches and inputs a plurality of system clocks and frame pulses, and outputs an alarm when one of the systems is disconnected.
And an in-circuit alarm output unit 900 which receives the outputs of the first and second disconnection detectors and outputs an alarm when the first disconnection detector fails.
If the recovery is delayed when the alarm output from the first disconnection detection unit is restored, the input is provided to prevent the false alarm due to the delay from being output from the alarm output unit 900 in the circuit. This is a delay unit that outputs a plurality of frame pulses to be output with a delay of a predetermined time longer than the delay of recovery.
【００１２】[0012]
【作用】図１において、遅延手段600 で、入力する複数
系のフレームパルスを所定時間、例えば第１の断検出部
300 でアラームの復旧時に復旧が遅延する場合その遅延
時間よりも長い時間遅延して出力する。この出力を第２
の断検出部500 を介して回路内アラーム出力部900 に加
える。すると、回路内アラーム出力部900 では、第１の
断検出部300 の遅延による復旧時の誤アラームは、第２
の断検出部500 の出力により覆われて、回路内アラーム
出力部900 から誤アラームを出力することはない。In FIG. 1, a plurality of input frame pulses are input by a delay means 600 for a predetermined time, for example, a first disconnection detecting section.
If the recovery is delayed when the alarm is recovered at 300, the output is delayed with a delay longer than the delay time. This output is
To the alarm output section 900 in the circuit via the disconnection detection section 500 of FIG. Then, in the alarm output section 900 in the circuit, the erroneous alarm at the time of recovery due to the delay of the first disconnection detection section 300 becomes the second alarm.
And the alarm output unit 900 in the circuit does not output a false alarm.
【００１３】[0013]
【実施例】図２は本発明の実施例の断検出回路の構成を
示すブロック図である。図３は実施例におけるアラーム
復旧時の動作を説明するためのタイムチャートである。FIG. 2 is a block diagram showing a configuration of a disconnection detection circuit according to an embodiment of the present invention. FIG. 3 is a time chart for explaining the operation at the time of alarm recovery in the embodiment.
【００１４】全図を通じて同一符号は同一対象物を示
す。図２において、伝送路からの０系統のＦＰをＦＦ
４’のＤ1 端子に入力し、Ｃ端子に加えたＣＬＫ＃０に
よりＱ1 からこのＦＰを出力するが、このＦＦ４’は３
ビット遅延素子を構成しているため、このＱ1 出力はＤ
2 、Ｑ2 、Ｄ3 、Ｑ3、Ｄ4 の順に入出力を繰り返し、
Ｑ4 端子から出力してモノマルチ５に加えられる。１系
統のＦＰ、ＣＬＫについても同様にＦＦ６’に入力し
て、Ｑ1 端子から出力するＦＰはＤ2 、Ｑ2 、Ｄ3 、Ｑ
3 、Ｄ4 の順に入出力を繰り返し、Ｑ4 端子から出力し
てモノマルチ７に加えられる。The same reference numerals indicate the same objects throughout the drawings. In FIG. 2, FP of 0 system from the transmission line is FF
4 'input to D 1 terminal, and outputs the FP from Q 1 through CLK # 0 plus the C terminal, but this FF4' is 3
This Q 1 output is D
2, Q 2, D 3, Q 3, repeatedly input and output in the order of D 4,
It applied to the multivibrator 5 outputs from the Q 4 terminal. One line of FP, by entering the same manner FF6 'also CLK, the FP to be output from the Q 1 terminal D 2, Q 2, D 3 , Q
Input and output are repeated in the order of 3 and D 4 , output from the Q 4 terminal and added to the mono-multi 7.
【００１５】今、例えばこの断検出回路に入力されるＦ
Ｐ及びＣＬＫが２系統とも断状態にある場合、図３の
に示すようにモノマルチ５及び７から"H" レベル信号
（アラーム）を出力する。その後伝送路等の復旧により
ＦＰ及びＣＬＫのアラームが復旧して、入力ＣＬＫ及び
ＦＰの立ち上がりエッジにより、モノマルチ５及び７か
ら"L" レベル信号を出力するが、この場合、前述したよ
うにＦＦ４’及びＦＦ６’で３ビット遅延してＦＰの立
ち上がりエッジがモノマルチ５及び７に加えられるた
め、モノマルチ５及び７からは同図に示すように、３
ビット程度遅延して"L" レベル信号を出力する。モノマ
ルチ５及び７の"L" レベル信号をNAND回路８に加える
と、両者の否定論理積によりNAND回路８からは"H" レベ
ル信号を出力する（正常時）。これをＡＮＤ回路９の一
方の入力端子に加える。Now, for example, F input to the disconnection detection circuit
When both P and CLK are disconnected, an "H" level signal (alarm) is output from the mono multis 5 and 7 as shown in FIG. After that, the alarm of FP and CLK is restored by the restoration of the transmission path and the like, and the “L” level signal is output from the mono-multis 5 and 7 by the rising edges of the input CLK and FP. 'And the FF 6', the rising edge of the FP is added to the mono-multis 5 and 7 with a delay of 3 bits.
Outputs "L" level signal with about a bit delay. When the "L" level signals of the mono-multis 5 and 7 are applied to the NAND circuit 8, an "H" level signal is output from the NAND circuit 8 by a NAND operation of both (when normal). This is applied to one input terminal of the AND circuit 9.
【００１６】一方、ＳＥＬ１で、２系統のＦＰ（＃０、
＃１）及びＣＬＫ（＃０、＃１）からいずれか一方の系
（例えば０系）のＦＰとＣＬＫを選択して出力し、それ
ぞれＦＦ２のＤ端子及びＣ端子に加え、Ｑ端子から出力
されるパルスをモノマルチ３に加える。モノマルチ３で
はＣＬＫ及びＦＰのパルスの立ち上がりエッジが入力さ
れる毎に一定期間、例えば２〜３フレームの間"L" レベ
ル信号を出力するが、前述したようにモノマルチ３の素
子のばらつきによりモノマルチ３の内部遅延時間が１ビ
ット幅より大きくなってモノマルチ３から一定期間"H"
レベル信号を出力することがある。この出力をＡＮＤ回
路９の他方の入力端子に加える。On the other hand, in SEL1, two FPs (# 0,
# 1) and CLK (# 0, # 1), FP and CLK of one of the systems (for example, system 0) are selected and output. In addition to the D terminal and C terminal of FF2, they are output from the Q terminal. Pulse is applied to the mono multi 3. The mono-multi 3 outputs an "L" level signal for a certain period of time, for example, two to three frames, every time the rising edge of the pulse of CLK and FP is input. The internal delay time of the mono-multi 3 becomes longer than 1 bit width and "H" for a certain period
May output a level signal. This output is applied to the other input terminal of the AND circuit 9.
【００１７】するとＡＮＤ回路９では、図３の、に
示すように、モノマルチ３の素子のばらつきによりモノ
マルチ３の出力の"H" レベル（アラーム）から"L" レベ
ル（復旧）への変化時点でも尚、モノマルチ５及び７の
出力はＦＦ４’及びＦＦ６’の３ビット遅延により"H"
レベルのため、NAND回路８の出力は"L" レベルとなり、
ＡＮＤ回路９からモノマルチ３の出力の"H" レベル信号
（今の場合、誤アラーム）を出力するのを防止する。In the AND circuit 9, as shown in FIG. 3, the output of the mono-multi 3 changes from the "H" level (alarm) to the "L" level (recovery) due to variations in the elements of the mono-multi 3. Even at this point, the outputs of the mono multis 5 and 7 are "H" due to the 3-bit delay of FF4 'and FF6'.
Level, the output of the NAND circuit 8 becomes "L" level,
The output of the "H" level signal (in this case, a false alarm) of the output of the monomulti 3 from the AND circuit 9 is prevented.
【００１８】この結果、ＳＥＬ１で選択後断検出部（モ
ノマルチ３）へ与える入力パルスよりも、選択前の断検
出部（モノマルチ５、７）へ与える入力パルスをＦＦ
４’、ＦＦ６’を使用して遅延させることにより、確実
に選択前アラームで内部アラームを禁止することがで
き、誤アラームを出力することなく断検出を行うことが
可能となる。As a result, the input pulse applied to the disconnection detection unit (mono-multi 5 and 7) before selection is more FF than the input pulse applied to the post-selection disconnection detection unit (mono-multi 3) in SEL1.
By using the 4 'and the FF 6' to delay, the internal alarm can be reliably inhibited by the pre-selection alarm, and the disconnection can be detected without outputting a false alarm.
【００１９】[0019]
【発明の効果】以上説明したように本発明によれば、誤
アラームを出力することなく断検出を行うことが可能と
なる。As described above, according to the present invention, disconnection detection can be performed without outputting a false alarm.
【図１】は本発明の原理図、FIG. 1 is a principle diagram of the present invention,
【図２】は本発明の実施例の断検出回路の構成を示すブ
ロック図、FIG. 2 is a block diagram showing a configuration of a disconnection detection circuit according to an embodiment of the present invention;
【図３】は実施例におけるアラーム復旧時の動作を説明
するためのタイムチャート、FIG. 3 is a time chart for explaining an operation at the time of alarm recovery in the embodiment;
【図４】は従来例の断検出回路の構成を示すブロック
図、FIG. 4 is a block diagram showing a configuration of a conventional disconnection detection circuit;
【図５】は従来例におけるアラーム復旧時の動作を説明
するためのタイムチャートである。FIG. 5 is a time chart for explaining an operation at the time of alarm recovery in a conventional example.
100 は選択部、300 は第１の断検出部、500 は第２の断
検出部、600 は遅延手段、900 は回路内アラーム出力部
を示す。100 denotes a selection unit, 300 denotes a first disconnection detection unit, 500 denotes a second disconnection detection unit, 600 denotes a delay unit, and 900 denotes an in-circuit alarm output unit.
Claims (1)
スからいずれか１つの系のクロックとフレームパルスを
選択して出力する選択部(100) と、該選択部で選択出力
したクロックとフレームパルスが断の時にはアラームを
出力する第１の断検出部(300) と、該選択部へ入力する
複数系のクロックとフレームパルスをそれぞれ分岐して
入力し、そのうち１つの系でも断の時にはアラームを出
力する第２の断検出部(500) と、該第１及び第２の断検
出部の出力を入力して該第１の断検出部の故障時にアラ
ームを出力する回路内アラーム出力部(900) とを有する
断検出回路において、 該第２の断検出部の前段に接続され、 該第１の断検出部で出力するアラームの復旧時に該復旧
が遅延する場合該回路内アラーム出力部(900) から該遅
延による誤アラームを出力するのを防止するために、入
力する複数系のフレームパルスを該復旧が遅延する時間
よりも大の所定時間遅延して出力する遅延手段(600）を
設けたことを特徴とする断検出回路。1. A selecting section (100) for selecting and outputting any one of a system clock and a frame pulse from a plurality of input system clocks and a frame pulse, and selecting a clock and a frame pulse selected and output by the selecting section. A first disconnection detection unit (300) that outputs an alarm when a disconnection occurs, and a plurality of systems of clocks and frame pulses that are input to the selection unit are branched and input, and an alarm is output when one of the systems is disconnected. A second disconnection detecting section (500), and an in-circuit alarm output section (900) for receiving the outputs of the first and second disconnection detecting sections and outputting an alarm when the first disconnection detecting section fails. A disconnection detection circuit comprising: an alarm output section (900) connected to a stage preceding the second disconnection detection section, wherein the recovery is delayed when an alarm output from the first disconnection detection section is restored. Alarm from the delay In order to prevent, break detection circuit being characterized in that a delay means (600) for outputting a large predetermined time delay to than the time for delaying the frame pulse of a plurality system to enter the recovery.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158368A JP2730407B2 (en) | 1992-06-18 | 1992-06-18 | Disconnection detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4158368A JP2730407B2 (en) | 1992-06-18 | 1992-06-18 | Disconnection detection circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH066337A JPH066337A (en) | 1994-01-14 |
| JP2730407B2 true JP2730407B2 (en) | 1998-03-25 |
Family
ID=15670168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4158368A Expired - Fee Related JP2730407B2 (en) | 1992-06-18 | 1992-06-18 | Disconnection detection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730407B2 (en) |
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1992
- 1992-06-18 JP JP4158368A patent/JP2730407B2/en not_active Expired - Fee Related
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|---|---|
| JPH066337A (en) | 1994-01-14 |
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