JP2727962B2 - Sample and hold circuit - Google Patents
Sample and hold circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、サンプル・ホールド回
路に関し、特に高精度サンプル・ホールド回路に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sample and hold circuit, and more particularly to a high precision sample and hold circuit.
【０００２】[0002]
【従来の技術】図４は、従来のサンプル・ホールド回路
の概略図である。図４に示すように、従来のサンプル・
ホールド回路は、サンプリングされた信号電圧を記憶、
保持するホールドコンデンサ（６）と、入力（１）とホ
ールドコンデンサ（６）との接続、及び切り放しを行う
スイッチ（８）と、ホールドコンデンサに記憶、保持さ
れた電圧をインピーダンス変換して出力するバッファア
ンプ（７）によって構成される。2. Description of the Related Art FIG. 4 is a schematic diagram of a conventional sample and hold circuit. As shown in FIG.
The hold circuit stores the sampled signal voltage,
A hold capacitor (6) for holding, a switch (8) for connecting and disconnecting the input (1) and the hold capacitor (6), and a buffer for impedance-converting and outputting a voltage stored and held in the hold capacitor It is constituted by an amplifier (7).
【０００３】サンプリング動作時は、スイッチ（８）を
接続してホールドコンデンサ（６）に入力信号を書き込
み、その電圧をバッファアンプ（７）を通して出力す
る。また、ホールド動作時は、スイッチ（８）を切り放
してホールドコンデンサ（６）に書き込まれた電圧を保
持し、その電圧をバッファアンプ（７）を通して出力す
る。During the sampling operation, the switch (8) is connected, an input signal is written to the hold capacitor (6), and the voltage is output through the buffer amplifier (7). During the hold operation, the switch (8) is cut off to hold the voltage written in the hold capacitor (6), and the voltage is output through the buffer amplifier (7).
【０００４】図５は、図４のスイッチ（８）をＭＯＳト
ランジスタで構成した例である。スイッチ（１６）にお
いて、トランジスタＭ７はＰチャネルＭＯＳトランジス
タ、トランジスタＭ８はＮチャネルＭＯＳトランジスタ
である。ＭＯＳトランジスタ対Ｍ７，Ｍ８はＣＭＯＳ型
のパストランジスタ（「アナログスイッチ」ともいう）
を構成し、Ｍ７，Ｍ８のゲートにはサンプル・ホールド
信号（２）の互いに相補的な信号がそれぞれ入力され
る。FIG. 5 shows an example in which the switch (8) in FIG. 4 is constituted by a MOS transistor. In the switch (16), the transistor M7 is a P-channel MOS transistor, and the transistor M8 is an N-channel MOS transistor. The MOS transistor pair M7, M8 is a CMOS type pass transistor (also referred to as an “analog switch”).
, And mutually complementary signals of the sample and hold signal (2) are input to the gates of M7 and M8, respectively.
【０００５】この例では、サンプル・ホールド信号
（２）が“Ｈ”レベルの時はＭＯＳトランジスタＭ７と
Ｍ８が導通状態となり、ホールドコンデンサ（６）に入
力信号（１）を書き込み、その電圧をバッファアンプ
（１７）を通して出力する。In this example, when the sample and hold signal (2) is at "H" level, the MOS transistors M7 and M8 are turned on, the input signal (1) is written to the hold capacitor (6), and the voltage is buffered. Output through an amplifier (17).
【０００６】サンプル・ホールド信号（２）が“Ｌ”レ
ベルの時はＭＯＳトランジスタＭ７とＭ８が共に遮断状
態となり、ホールドコンデンサ（６）に書き込まれた電
圧を保持し、その電圧をバッファアンプ（１７）を通し
て出力する。バッファアンプ（１７）は、高入力インピ
ーダンスの非反転増幅器であり、入力電圧が出力に等し
いボルテージフォロワで構成される。When the sample and hold signal (2) is at the "L" level, both the MOS transistors M7 and M8 are cut off, the voltage written to the hold capacitor (6) is held, and the voltage is transferred to the buffer amplifier (17). ) To output. The buffer amplifier (17) is a non-inverting amplifier having a high input impedance, and includes a voltage follower having an input voltage equal to the output.
【０００７】図６は、図４のスイッチ（８）をバイポー
ラトランジスタで構成した例である。FIG. 6 shows an example in which the switch (8) in FIG. 4 is constituted by a bipolar transistor.
【０００８】図６において、スイッチ（１８）の回路
は、基本的にプッシュプル構成の１倍アンプである。よ
り詳細には、サンプル・ホールド信号（２）が“Ｈ”レ
ベルのときは、トランジスタＱ１２が遮断するため、ト
ランジスタＱ１３，Ｑ１４の共通接続されたベースに入
力される入力信号（１）の電位は、プッシュプル型エミ
ッタフォロワ構成のトランジスタＱ１５，Ｑ１６のエミ
ッタ電位と等しくなり、１倍アンプとして動作し、ホー
ルドコンデンサ（６）には入力信号（１）と同電位の電
圧が印加される。In FIG. 6, the circuit of the switch (18) is basically a 1 × amplifier having a push-pull configuration. More specifically, when the sample-and-hold signal (2) is at "H" level, the transistor Q12 is turned off, so that the potential of the input signal (1) input to the commonly connected bases of the transistors Q13 and Q14 becomes The emitter potential of the transistors Q15 and Q16 having a push-pull type emitter follower is equal to that of the transistors Q15 and Q16, and operates as a 1-fold amplifier. A voltage having the same potential as the input signal (1) is applied to the hold capacitor (6).
【０００９】また、サンプル・ホールド信号（２）が
“Ｌ”レベルの時は、トランジスタＱ１２が導通状態と
なり、電源端子ＶＤＤ−抵抗Ｒ１−トランジスタＱ１２
−抵抗Ｒ２−接地の経路で電流が流れ、トランジスタＱ
１３，Ｑ１４，Ｑ１５，Ｑ１６のバイアス電流がバイパ
スされるため、トランジスタＱ１５とＱ１６が遮断し、
ホールドコンデンサ（６）の電圧が保持される。When the sample and hold signal (2) is at the "L" level, the transistor Q12 is turned on, and the power supply terminal VDD-the resistor R1-the transistor Q12
A current flows through the path of the resistor R2-ground, and the transistor Q
13, Q14, Q15 and Q16 are bypassed, so that the transistors Q15 and Q16 are cut off,
The voltage of the hold capacitor (6) is held.
【００１０】[0010]
【発明が解決しようとする課題】従来のサンプル・ホー
ルド回路、例えば図５の回路では、スイッチ（１６）の
開放時の抵抗が充分に高くない場合、スイッチ（１６）
を通してリーク電流が流れるため、ホールドコンデンサ
（６）に書き込んだ電圧を長時間保持することができな
い。In the conventional sample and hold circuit, for example, the circuit shown in FIG. 5, if the resistance when the switch (16) is opened is not sufficiently high, the switch (16) is turned off.
, A voltage written to the hold capacitor (6) cannot be held for a long time.
【００１１】また、スイッチ（１６）の開放時の抵抗
や、耐圧を高めるために大きなトランジスタで構成する
と、スイッチ（１６）が接続状態から開放状態に切り換
わる際に生ずるフィードスルーオフセットが大きくな
り、誤差電圧が増大して正確な電圧のサンプル・ホール
ドが行なえないという問題がある。Further, if a large transistor is used to increase the resistance when the switch (16) is open and the withstand voltage, the feedthrough offset generated when the switch (16) switches from the connected state to the open state becomes large. There is a problem that an error voltage increases and a sample and hold of an accurate voltage cannot be performed.
【００１２】ここでフィードスルーオフセットについて
簡単に説明する。図７（Ａ）には、説明のために、図４
のスイッチ（８）をｎチャネルＭＯＳトランジスタＭ１
で構成したサンプル・ホールド回路の構成が示されてい
る。図７（Ａ）において、ＮチャネルＭＯＳトランジス
タＭ１のゲートとソース間またはゲートとドレイン間に
は寄生容量が存在しており、このため、実際のサンプル
・ホールド回路においては、スイッチ電圧（ゲート電
圧）は、ゲート−ドレイン間の容量成分ＣGDを通してホ
ールドコンデンサ（容量がＣH）に分圧して加わること
になる。Here, the feedthrough offset will be briefly described. FIG. 7A shows, for explanation, FIG.
Switch (8) is connected to an n-channel MOS transistor M1.
2 shows the configuration of the sample-and-hold circuit constituted by. In FIG. 7A, a parasitic capacitance exists between the gate and the source or between the gate and the drain of the N-channel MOS transistor M1, and therefore, in an actual sample and hold circuit, the switch voltage (gate voltage) Is divided and applied to a hold capacitor (having a capacitance of C H ) through a capacitance component C GD between the gate and the drain.
【００１３】図８には、図７（Ａ）のサンプル・ホール
ド回路における入力信号電圧ＶINと、ＮチャネルＭＯＳ
トランジスタＭ１のゲート電圧ＶGと、ホールドコンデ
ンサＣHの出力電圧ＶOUTの波形図が示されている。FIG. 8 shows an input signal voltage V IN in the sample and hold circuit of FIG.
And the gate voltage V G of the transistor M1, a waveform diagram of the output voltage V OUT of the hold capacitor C H is shown.
【００１４】ゲート電圧ＶGが“Ｈ”レベルの時、Ｎチ
ャネルＭＯＳトランジスタＭ１が導通しホールド・コン
デンサＣHには入力信号電圧ＶINが印加される。そし
て、ゲート電圧ＶGの“Ｈ”レベル（＝ＶH）から“Ｌ”
レベル（＝ＶL）への切換え時に、ゲート電圧ＶGの変化
分をΔＶG（＝ＶH−ＶL）として、図７（Ｂ）に示した
等価回路に従い、ホールドコンデンサＣHの出力電圧Ｖ
OUTは、次式（１）で与えられる電圧ΔＶOUTだけ変動す
ることになる。[0014] When the gate voltage V G is at the "H" level, the conductive and N-channel MOS transistor M1 hold capacitor C H input signal voltage V IN is applied. Then, the gate voltage VG changes from “H” level (= V H ) to “L”.
Level when switching to (= V L), the variation of the gate voltage V G as ΔV G (= V H -V L ), in accordance with the equivalent circuit shown in FIG. 7 (B), the output voltage of the hold capacitor C H V
OUT changes by a voltage ΔV OUT given by the following equation (1).
【００１５】 ΔＶOUT＝ΔＶG×ＣGD／（ＣH＋ＣGD） …（１） この時の電圧変動分ΔＶOUTをフィールドスルーオフセ
ットという。[0015] ΔV OUT = ΔV G × C GD / (C H + C GD) ... (1) the voltage change [Delta] V OUT at this time that the field-through offset.
【００１６】フィールドスルーオフセットはＭＯＳトラ
ンジスタの寄生容量によるゲート−ドレイン間の容量結
合に原因するが、例えばトランジスタの耐圧を上げるた
めに、チャネル長Ｌを大とすると、チャネル幅Ｗも大と
なり、このため、ゲートとドレイン間の寄生容量ＣGDが
増加して、フィールドスルーオフセットが増大すること
になり、サンプル・ホールド回路の誤差電圧が増大す
る。The field-through offset is caused by capacitive coupling between the gate and the drain due to the parasitic capacitance of the MOS transistor. For example, if the channel length L is increased to increase the withstand voltage of the transistor, the channel width W is also increased. Therefore, the parasitic capacitance C GD between the gate and the drain increases, so that the field-through offset increases, and the error voltage of the sample and hold circuit increases.
【００１７】ところで、サンプリング回路の不能化状態
時（ホールド時）におけるリーク（漏洩）電流を解決す
るために、例えば特開平２−２７８５９７号公報には、
リーク電流量を補償する電流源として、ホールドコンデ
ンサのリーク電流量と等しく設定された第２の電流源を
備え、ホールドコンデンサの充電電圧を変化しない回路
構成が提案されているが、補償用の電流量の決定等の点
で問題がある。By the way, in order to solve the leakage current when the sampling circuit is disabled (at the time of holding), for example, Japanese Patent Application Laid-Open No. 2-278597 discloses
As a current source for compensating the amount of leakage current, a circuit configuration that includes a second current source set equal to the amount of leakage current of the hold capacitor and does not change the charge voltage of the hold capacitor has been proposed. There is a problem in determining the amount.
【００１８】また、特開平２−１０３８００号公報に
は、ホールド時間が長くなるとコンデンサからの放電に
よりホールド電圧に誤差が発生するという欠点を解消
し、ホールド時間の長短に関係なくホールド電圧を一定
に保つ構成として、ホールドコンデンサの代替として、
発振回路、アップダウンカウンタ、及びＤＡ変換器から
なるサンプル・ホールド回路が提案されている。しかし
ながら、同公報の構成は、回路規模の増大、チップサイ
ズの増大、及び高速性の点で問題があり、特に、高精度
とするにはＤＡ変換器の分解能の向上（ビット数の増
大）が必要とされ回路規模が大幅に増大する。Japanese Patent Application Laid-Open No. 2-103800 discloses a technique in which an error is generated in the hold voltage due to discharge from the capacitor when the hold time is prolonged, and the hold voltage is kept constant regardless of the length of the hold time. As a configuration to keep, as an alternative to the hold capacitor,
There has been proposed a sample and hold circuit including an oscillation circuit, an up / down counter, and a DA converter. However, the configuration disclosed in this publication has problems in terms of an increase in circuit scale, an increase in chip size, and a high speed. Particularly, in order to achieve high accuracy, the resolution of the DA converter must be improved (the number of bits). The required circuit size is greatly increased.
【００１９】そして、図６のバイポーラ素子で構成され
たサンプル・ホールド回路では、スイッチ（１８）が開
放の状態（即ちホールド動作時）において、入力（１）
の電圧と、ホールドコンデンサ（６）に充電されている
電圧との差がトランジスタＱ１３またはＱ１４のベース
−エミッタ間耐圧以上の電圧になると、トランジスタＱ
１３またはＱ１４に降伏電流が流れ、その結果トランジ
スタＱ１５またはＱ１６が作動し、ホールドコンデンサ
（６）の充電電位が変化してしまい、正確な電圧のサン
プル・ホールドができないといった問題がある。In the sample and hold circuit composed of the bipolar element shown in FIG. 6, when the switch (18) is open (that is, during the hold operation), the input (1)
And the voltage charged in the hold capacitor (6) becomes equal to or higher than the base-emitter withstand voltage of the transistor Q13 or Q14,
13 or Q14, a breakdown current flows, and as a result, the transistor Q15 or Q16 is activated, and the charge potential of the hold capacitor (6) changes, so that there is a problem that an accurate voltage cannot be sampled and held.
【００２０】以上のように、従来のサンプル・ホールド
回路の問題は、図４におけるスイッチ（８）の低耐圧、
またはリークが主な原因となっている。As described above, the problem of the conventional sample and hold circuit is that the switch (8) shown in FIG.
Or leaks are the main cause.
【００２１】したがって、本発明は、前記問題点を解消
し、サンプル・ホールド回路のスイッチにおけるリーク
電流及び耐圧の影響を無くし、高精度、高耐圧、良好な
ホールド特性、及び小さなフィードスルーオフセット等
の特性を有し、且つ回路規模及びチップサイズの増大を
抑止するサンプル・ホールド回路を提供することを目的
とする。Therefore, the present invention eliminates the above problems, eliminates the effects of leakage current and withstand voltage in the switches of the sample and hold circuit, and achieves high accuracy, high withstand voltage, good hold characteristics, and small feedthrough offset. It is an object of the present invention to provide a sample and hold circuit having characteristics and suppressing an increase in circuit scale and chip size.
【００２２】[0022]
【課題を解決するための手段】前記目的を達成する為、
本発明は、入力信号を記憶、保持するホールドコンデン
サと、前記ホールドコンデンサに記憶された電圧をイン
ピーダンス変換して出力するバッファアンプと、前記入
力信号と前記バッファアンプの出力信号とを切換える第
１のスイッチと、前記第１のスイッチの出力と前記ホー
ルドコンデンサとの間の接続を制御する第２のスイッチ
と、を備え、前記第１及び第２のスイッチの制御端子に
はサンプリング動作とホールド動作の切換えを制御する
信号がそれぞれ入力され、サンプリング動作時には、前
記第１のスイッチを入力信号側に切換えると共に前記第
２のスイッチを接続状態とし前記入力信号電圧を前記ホ
ールドコンデンサに書き込み、ホールド動作時には、前
記第２のスイッチを遮断状態とし、前記第１のスイッチ
を前記バッファアンプの出力信号側に切換えるように構
成されて成るサンプル・ホールド回路を提供する。In order to achieve the above object,
The present invention provides a hold capacitor that stores and holds an input signal, a buffer amplifier that converts a voltage stored in the hold capacitor into an impedance, and outputs the converted signal, and a first switch that switches between the input signal and an output signal of the buffer amplifier. A switch, and a second switch for controlling a connection between the output of the first switch and the hold capacitor. The control terminals of the first and second switches include a sampling operation and a holding operation. A signal for controlling switching is input, and at the time of a sampling operation, the first switch is switched to an input signal side, and the second switch is connected to write the input signal voltage to the hold capacitor. The second switch is turned off, and the first switch is turned off. Providing a sample and hold circuit composed configured to switch the output signal side of the flop.
【００２３】本発明においては、サンプリング動作から
ホールド動作に切換える際、第２のスイッチを開放して
から第１のスイッチを前記バッファアンプの出力信号側
に切換えることを特徴とする。The present invention is characterized in that when switching from the sampling operation to the hold operation, the second switch is opened and then the first switch is switched to the output signal side of the buffer amplifier.
【００２４】また、本発明のサンプル・ホールド回路の
好ましい態様として、第１のスイッチ及び／又は第２の
スイッチはＭＯＳトランジスタから形成され、特に、好
ましくはＣＭＯＳ型パストランジスタから構成される。In a preferred embodiment of the sample-and-hold circuit of the present invention, the first switch and / or the second switch are formed of MOS transistors, and particularly preferably are formed of CMOS type pass transistors.
【００２５】本発明のサンプル・ホールド回路の別の好
ましい態様として、第１のスイッチ及び／又は第２のス
イッチはバイポーラ素子で形成してもよい。In another preferred embodiment of the sample and hold circuit according to the present invention, the first switch and / or the second switch may be formed by a bipolar element.
【００２６】さらに、本発明の好ましい態様として、２
つの入力のいずれか一方を選択して出力する切換えスイ
ッチである第１のスイッチは、２つの差動対トランジス
タと、差動対トランジスタと共に差動増幅器を構成する
出力段と、サンプル・ホールド信号に基づき２つの差動
対トランジスタのいずれか一方を作動させるスイッチン
グ要素と、を備え、２つの差動対トランジスタは出力段
を共用し、入力信号とバッファアンプの出力信号をそれ
ぞれ一の入力（非反転入力）端子に入力し差動増幅器の
出力を共に他の入力（反転入力）端子に入力する構成か
らなる。Furthermore, as a preferred embodiment of the present invention, 2
A first switch, which is a changeover switch that selects and outputs one of the two inputs, includes two differential pair transistors, an output stage that forms a differential amplifier with the differential pair transistors, and a sample / hold signal. A switching element for operating one of the two differential pair transistors based on the input signal and the buffer amplifier. Input) and the output of the differential amplifier together with the other input (inverted input) terminal.
【００２７】さらにまた、本発明の好ましい態様とし
て、第２のスイッチは、サンプル・ホールド信号に基づ
きオン／オフ状態が制御されるスイッチング要素と、増
幅器とを備え、増幅器は、スイッチング要素の一の状態
（サンプリング時に対応）において入出力間の信号伝達
経路が形成され、スイッチング要素の他の状態（ホール
ド時に対応）において出力段のトランジスタが遮断する
ように構成される。Further, as a preferred embodiment of the present invention, the second switch includes a switching element whose on / off state is controlled based on a sample / hold signal, and an amplifier, wherein the amplifier is one of the switching elements. In the state (corresponding to sampling), a signal transmission path between input and output is formed, and in another state of the switching element (corresponding to hold), the transistor in the output stage is cut off.
【００２８】[0028]
【作用】本発明は、ホールド動作時において、第１のス
イッチの出力とホールドコンデンサとの間の接続を制御
する第２のスイッチを切り放し、第１のスイッチをバッ
ファアンプの出力電圧側に切換え、第２のスイッチの入
力端と出力端（ホールドコンデンサ側）の電位差をなく
すものであり、サンプル・ホールド回路の精度を向上さ
せる。なお、第１のスイッチ、第２のスイッチは以下に
説明する実施例において、スイッチ１、２にそれぞれ対
応している。According to the present invention, in the hold operation, the second switch for controlling the connection between the output of the first switch and the hold capacitor is disconnected, and the first switch is switched to the output voltage side of the buffer amplifier. This eliminates the potential difference between the input terminal and the output terminal (hold capacitor side) of the second switch, and improves the accuracy of the sample / hold circuit. Note that the first switch and the second switch correspond to the switches 1 and 2 in the embodiments described below.
【００２９】本発明によれば、サンプリング動作からホ
ールド動作への切換え時に、第２のスイッチを開放（遮
断）してから第１のスイッチを入力信号側からバッファ
アンプの出力信号側に切換えることにより、バッファア
ンプには正帰還のループが形成されず、このため、ホー
ルドコンデンサには入力信号の正しい電圧が高精度に保
持される。According to the present invention, at the time of switching from the sampling operation to the holding operation, the second switch is opened (cut off) and then the first switch is switched from the input signal side to the output signal side of the buffer amplifier. Since a positive feedback loop is not formed in the buffer amplifier, the correct voltage of the input signal is held in the hold capacitor with high accuracy.
【００３０】また、本発明によれば、第２のスイッチを
ＭＯＳトランジスタ、好ましくはＣＭＯＳ型パストラン
ジスタで構成した場合、ホールド動作時において、ＣＭ
ＯＳ型パストランジスタのＰ，ＮチャネルＭＯＳトラン
ジスタはオフ状態とされ、ソースとドレイン間が同電位
とされるため、これらのトランジスタの遮断時の抵抗が
十分に高くなくてもリーク電流は流れず、従ってホール
ドコンデンサに充電された電荷が保持され、良好なホー
ルド特性が得られる。さらに第２のスイッチのＭＯＳト
ランジスタは耐圧の低い小型のものを用いることができ
るため、サンプル・ホールド回路の誤差電圧の原因であ
るフィールドスルーオフセットを縮減することができる
と共に、ホールドコンデンサの容量を小さくすることが
可能となり、回路の小型化を達成し、チップサイズを縮
減する。Further, according to the present invention, when the second switch is constituted by a MOS transistor, preferably a CMOS type pass transistor, the CM can be controlled during the hold operation.
Since the P and N channel MOS transistors of the OS type pass transistor are turned off and the potential between the source and the drain is set to the same potential, no leak current flows even if the resistance when these transistors are cut off is not sufficiently high. Therefore, the charge charged in the hold capacitor is held, and good hold characteristics can be obtained. Further, since the MOS transistor of the second switch can be a small MOS transistor having a low withstand voltage, it is possible to reduce the field-through offset which causes the error voltage of the sample-and-hold circuit, and to reduce the capacity of the hold capacitor. It is possible to achieve miniaturization of the circuit and reduce the chip size.
【００３１】そして、本発明においては、第２のスイッ
チをバイポーラ素子で構成した場合に、ホールド動作
時、第２のスイッチの入力端と出力端が同電位であるた
め、前記従来例のように、第２のスイッチの入力段トラ
ンジスタのベース−エミッタ間電圧が耐圧を越えること
によりホールドコンデンサの充電電圧が変化するという
ようなことはなく、サンプル・ホールド回路としても耐
圧の高いものが得られる。In the present invention, when the second switch is formed of a bipolar element, the input terminal and the output terminal of the second switch are at the same potential during the hold operation. In addition, the charging voltage of the hold capacitor does not change due to the base-emitter voltage of the input-stage transistor of the second switch exceeding the withstand voltage, and a high withstand voltage can be obtained as the sample / hold circuit.
【００３２】[0032]
【実施例】図面を参照して、本発明を実施例に即して以
下に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【００３３】図１に、本発明に係るサンプル・ホールド
回路の構成概略図を示す。この構成は、以下に説明する
各実施例に共通である。FIG. 1 is a schematic diagram showing the configuration of a sample and hold circuit according to the present invention. This configuration is common to the embodiments described below.
【００３４】図１に示すように、本発明に係るサンプル
・ホールド回路は、サンプル・ホールドすべき入力信号
を記憶、保持するホールドコンデンサ（６）と、ホール
ドコンデンサ（６）に記憶された電圧をインピーダンス
変換して出力するバッファアンプ（７）と、入力（１）
とホールドコンデンサ（６）と同電位であるバッファア
ンプ（７）の出力（３）との切換えを行なうスイッチ１
（４）と、スイッチ１（４）の出力とホールドコンデン
サ（６）の接続・切り放しを制御するスイッチ２（５）
から構成される。As shown in FIG. 1, the sample and hold circuit according to the present invention includes a hold capacitor (6) for storing and holding an input signal to be sampled and held, and a voltage stored in the hold capacitor (6). Buffer amplifier (7) for impedance conversion and output, and input (1)
And a switch 1 for switching between an output (3) of a buffer amplifier (7) having the same potential as that of the hold capacitor (6).
(4) and a switch 2 (5) for controlling connection / disconnection of the output of the switch 1 (4) and the hold capacitor (6)
Consists of
【００３５】サンプル・ホールド信号（２）は、サンプ
ル・ホールド回路の動作を制御する信号であり、スイッ
チ１（４）、スイッチ２（５）の制御端子にそれぞれ接
続されている。なお、スイッチ２（５）は図４の従来の
サンプル・ホールド回路のスイッチ（８）に対応する。The sample and hold signal (2) is a signal for controlling the operation of the sample and hold circuit, and is connected to the control terminals of the switches 1 (4) and 2 (5). The switch 2 (5) corresponds to the switch (8) of the conventional sample and hold circuit shown in FIG.
【００３６】サンプリング動作はスイッチ２（５）を接
続状態にするとともに、スイッチ１（４）を入力（１）
側に切換えて行う。In the sampling operation, the switch 2 (5) is connected and the switch 1 (4) is input (1).
Switch to the side.
【００３７】ホールド動作は、スイッチ２（５）を開放
した後に、スイッチ１（４）をバッファアンプ（７）の
出力（３）側に切り換える。このため、スイッチ２
（５）の入力端と出力端は常に同電位とされ、スイッチ
におけるリーク電流、耐圧に起因する従来のサンプル・
ホールド回路の前記問題点が解決される。In the hold operation, after the switch 2 (5) is opened, the switch 1 (4) is switched to the output (3) of the buffer amplifier (7). Therefore, switch 2
The input terminal and output terminal of (5) are always at the same potential, and the conventional sample / switch caused by leakage current and breakdown voltage in the switch.
The above problem of the hold circuit is solved.
【００３８】また、サンプリング動作からホールド動作
への切換えの際、スイッチ２（５）を開放した後に、ス
イッチ１（４）を入力信号（１）側からバッファアンプ
（７）の出力信号（３）側に切換えるため、バッファア
ンプ（７）には正帰還ループが形成されず、ホールドコ
ンデンサ（６）には正しい電圧が保持される。When switching from the sampling operation to the hold operation, after the switch 2 (5) is opened, the switch 1 (4) is switched from the input signal (1) side to the output signal (3) of the buffer amplifier (7). Therefore, a positive feedback loop is not formed in the buffer amplifier (7), and the correct voltage is held in the hold capacitor (6).
【００３９】[0039]
【実施例１】図２は、本発明の第１の実施例である。図
２には、図１に概略構成を示した本発明に係るサンプル
・ホールド回路の回路構成の一例が示されている。Embodiment 1 FIG. 2 shows a first embodiment of the present invention. FIG. 2 shows an example of a circuit configuration of the sample-and-hold circuit according to the present invention whose schematic configuration is shown in FIG.
【００４０】同図に示すように、本実施例は、スイッチ
１（９）をＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４
で構成し、スイッチ２（１０）をＭＯＳトランジスタＭ
５，Ｍ６で構成したものである。Ｍ１，Ｍ３，Ｍ５はＰ
チャネルトランジスタ、Ｍ２，Ｍ４，Ｍ６はＮチャネル
トランジスタである。ＭＯＳトランジスタ対Ｍ１とＭ
２、Ｍ３とＭ４、Ｍ５とＭ６はそれぞれＣＭＯＳ型パス
トランジスタを構成し、これらのＭＯＳトランジスタ対
のゲートにはサンプル・ホールド信号（２）の互いに相
補的な信号がそれぞれ入力される。As shown in the drawing, in this embodiment, the switch 1 (9) is connected to the MOS transistors M1, M2, M3, M4.
And the switch 2 (10) is a MOS transistor M
5, M6. M1, M3, M5 are P
The channel transistors M2, M4 and M6 are N-channel transistors. MOS transistor pair M1 and M
2, M3 and M4, and M5 and M6 each constitute a CMOS type pass transistor, and mutually complementary signals of the sample and hold signal (2) are input to the gates of these MOS transistor pairs.
【００４１】バッファアンプ（１１）の出力信号（３）
は、スイッチ１（９）のＭＯＳトランジスタＭ１，Ｍ２
で構成されるパストランジスタ（「第１のパストランジ
スタ」という）の入力端に接続され、入力信号（１）は
ＭＯＳトランジスタＭ３，Ｍ４で構成されるパストラン
ジスタ（「第２のパストランジスタ」という）の入力端
に接続され、第１及び第２のパストランジスタの出力端
は第２のスイッチ（１０）の入力端に共通に接続され
る。Output signal (3) of buffer amplifier (11)
Are the MOS transistors M1 and M2 of the switch 1 (9).
Is connected to the input terminal of a pass transistor (hereinafter, referred to as “first pass transistor”), and an input signal (1) is a pass transistor (hereinafter, referred to as “second pass transistor”) including MOS transistors M3 and M4. And the output terminals of the first and second pass transistors are commonly connected to the input terminal of the second switch (10).
【００４２】サンプリングした電圧はホールドコンデン
サ（６）に記憶保持され、バッファアンプ（１１）にて
インピーダンス変換して出力される。図示の如く、バッ
ファアンプ（１１）は従来例と同様、ボルテージフォロ
ワとして構成されている。The sampled voltage is stored and held in the hold capacitor (6), and is impedance-converted and output by the buffer amplifier (11). As shown, the buffer amplifier (11) is configured as a voltage follower, as in the conventional example.
【００４３】本実施例では、サンプル・ホールド信号
（２）が“Ｈ”レベルのとき、入力（１）の電圧をホー
ルドコンデンサ（６）に書き込み、“Ｌ”レベルのとき
ホールドコンデンサ（６）に書き込まれた電圧を保持す
る。In this embodiment, when the sample and hold signal (2) is at the "H" level, the voltage of the input (1) is written to the hold capacitor (6), and when it is at the "L" level, the voltage is applied to the hold capacitor (6). Holds the written voltage.
【００４４】より詳細には、サンプル・ホールド信号
（２）が“Ｈ”レベルのとき、即ちサンプリング動作
時、ＰチャネルＭＯＳトランジスタＭ２のゲートには
“Ｈ”レベルが印加され、インバータを介してＮチャネ
ルＭＯＳトランジスタＭ１のゲートには“Ｌ”レベルが
印加されるため、Ｍ１，Ｍ２はともに遮断状態となり、
一方、ＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６はい
ずれも導通状態となるため、入力（１）側とホールドコ
ンデンサ（６）間が導通し、ホールドコンデンサ（６）
に入力信号（１）の電圧が書き込まれる。More specifically, when the sample-and-hold signal (2) is at the "H" level, that is, at the time of the sampling operation, the "H" level is applied to the gate of the P-channel MOS transistor M2, and the N-level is applied via the inverter. Since the “L” level is applied to the gate of the channel MOS transistor M1, both M1 and M2 are cut off,
On the other hand, since all of the MOS transistors M3, M4, M5, and M6 are conductive, conduction between the input (1) side and the hold capacitor (6) is performed, and the hold capacitor (6) is turned on.
Is written with the voltage of the input signal (1).
【００４５】サンプル・ホールド信号（２）が“Ｌ”レ
ベルのとき、即ちホールド動作時、ＭＯＳトランジスタ
Ｍ３，Ｍ４，Ｍ５，Ｍ６が遮断状態となり、ホールドコ
ンデンサ（６）に書き込まれた電圧を保持し、一方、ス
イッチ１（９）のＭＯＳトランジスタＭ１，Ｍ２が導通
状態となるため、ＭＯＳトランジスタＭ５，Ｍ６からな
るスイッチ２（１０）の入力端は、バッファアンプ（１
１）を介してホールドコンデンサ（６）の充電電圧と同
電位となる。When the sample and hold signal (2) is at the "L" level, that is, during the hold operation, the MOS transistors M3, M4, M5 and M6 are turned off, and the voltage written to the hold capacitor (6) is held. On the other hand, since the MOS transistors M1 and M2 of the switch 1 (9) are turned on, the input terminal of the switch 2 (10) including the MOS transistors M5 and M6 is connected to the buffer amplifier (1).
The potential becomes the same as the charging voltage of the hold capacitor (6) via 1).
【００４６】ホールド動作時において、ＭＯＳトランジ
スタＭ５，Ｍ６の入力端と出力端が同電位とされること
から、これらのＭＯＳトランジスタの遮断時の抵抗が十
分に高くなくても、ドレインからソースへリーク電流が
流れないため、ホールドコンデンサ（６）に充電された
電荷はリーク電流により放電されることがなくなり、良
好なホールド特性が得られる。また、ＭＯＳトランジス
タも耐圧の低い小型のものを用いることができる。During the hold operation, the input terminals and the output terminals of the MOS transistors M5 and M6 are set to the same potential. Therefore, even if the resistance when these MOS transistors are cut off is not sufficiently high, the leakage from the drain to the source occurs. Since no current flows, the charge charged in the hold capacitor (6) is not discharged by the leak current, and a good hold characteristic can be obtained. In addition, a small-sized MOS transistor having a low withstand voltage can be used.
【００４７】そして、入力信号（１）とホールドコンデ
ンサ（６）との電圧差が大きい場合には、好ましくは、
ＭＯＳトランジスタＭ３，Ｍ４のみを高耐圧の大型トラ
ンジスタとし、ＭＯＳトランジスタＭ５，Ｍ６を小型の
トランジスタで構成する。このような構成によれば、フ
ィードスルーオフセットはＭＯＳトランジスタＭ５，Ｍ
６によって決まるため、誤差電圧の原因であるフィード
スルーオフセットを小さくした高耐圧、且つ高精度のサ
ンプル・ホールド回路が実現される。When the voltage difference between the input signal (1) and the hold capacitor (6) is large, preferably,
Only the MOS transistors M3 and M4 are large transistors with a high breakdown voltage, and the MOS transistors M5 and M6 are small transistors. According to such a configuration, the feed-through offset is reduced by the MOS transistors M5, M
6, a high-withstand-voltage and high-accuracy sample-and-hold circuit with a reduced feedthrough offset, which is a cause of the error voltage, is realized.
【００４８】ＭＯＳトランジスタＭ５，Ｍ６を小型とし
た場合、ゲート−ドレイン間の寄生容量ＣGDが小さくな
り、このためホールドコンデンサ（６）の容量を小さく
した場合にも、フィードスルーオフセットは大きくなら
ない。さらに、ホールド動作時におけるリーク電流が無
視できることからも、ホールドコンデンサ（６）の容量
を小さくすることが可能とされ、回路が小型化すると共
に、集積化に適し且つチップサイズを縮減する。When the MOS transistors M5 and M6 are miniaturized, the parasitic capacitance CGD between the gate and the drain becomes small. Therefore, even when the capacitance of the hold capacitor (6) is reduced, the feedthrough offset does not increase. Furthermore, since the leakage current during the hold operation can be ignored, the capacitance of the hold capacitor (6) can be reduced, and the circuit can be reduced in size, suitable for integration, and reduced in chip size.
【００４９】[0049]
【実施例２】図３は、本発明の第２の実施例である。図
３には、図１に概略構成を示した本発明に係るサンプル
・ホールド回路の回路構成が示されている。本実施例
は、スイッチ１（１２）とスイッチ２（１３）をともに
バイポーラトランジスタで構成したものである。Embodiment 2 FIG. 3 shows a second embodiment of the present invention. FIG. 3 shows a circuit configuration of the sample-and-hold circuit according to the present invention whose schematic configuration is shown in FIG. In this embodiment, both the switch 1 (12) and the switch 2 (13) are constituted by bipolar transistors.
【００５０】入力信号（１）とバッファアンプ（１４）
の出力信号（３）のいずれか一方を選択して出力する切
換えスイッチであるスイッチ１（１２）において、エミ
ッタが共通接続されたトランジスタＱ３とＱ４，及びＱ
５とＱ６はそれぞれ差動アンプを構成する。差動対トラ
ンジスタＱ３，Ｑ４（「第１の差動対」という）のエミ
ッタはトランジスタＱ１を介して接地され、差動対トラ
ンジスタＱ５，Ｑ６（「第２の差動対」という）のエミ
ッタはトランジスタＱ２を介して接地される。第１及び
第２の差動対トランジスタにはその定電流源となるカレ
ントミラー回路が接続されており、エミッタフォロワ出
力がスイッチ１（１２）の出力とされる。Input signal (1) and buffer amplifier (14)
Switch 1 (12), which is a changeover switch for selecting and outputting one of the output signals (3) of the transistors Q3, Q4, and Q4,
5 and Q6 each constitute a differential amplifier. The emitters of the differential pair transistors Q3 and Q4 (referred to as “first differential pair”) are grounded via the transistor Q1, and the emitters of the differential pair transistors Q5 and Q6 (referred to as “second differential pair”) are Grounded via transistor Q2. A current mirror circuit serving as a constant current source is connected to the first and second differential pair transistors, and an emitter follower output is used as an output of the switch 1 (12).
【００５１】入力信号（１）は第１の差動対のトランジ
スタＱ３のベースに入力され、バッファアンプ（１４）
の出力信号は第２の差動対のトランジスタＱ５のベース
に入力される。スイッチ１（１２）の出力は第１及び第
２の差動対のトランジスタＱ４、Ｑ６のベースに帰還入
力される。The input signal (1) is input to the base of the transistor Q3 of the first differential pair, and is input to the buffer amplifier (14).
Is input to the base of the transistor Q5 of the second differential pair. The output of the switch 1 (12) is fed back to the bases of the transistors Q4 and Q6 of the first and second differential pairs.
【００５２】サンプル・ホールド信号（２）が“Ｈ”レ
ベルのとき（即ちサンプリング動作時）、レベル変換器
（１５）を通してトランジスタＱ１が導通状態、Ｑ２が
遮断状態となり、差動対トランジスタＱ３，Ｑ４で構成
される差動アンプが作動し、スイッチ１（１２）の出力
端からは入力信号（１）と同電位の信号が出力される。When the sample and hold signal (2) is at "H" level (ie, during sampling operation), the transistor Q1 is turned on and the transistor Q2 is turned off through the level converter (15), and the differential pair transistors Q3 and Q4 are turned off. Operates, and a signal having the same potential as the input signal (1) is output from the output terminal of the switch 1 (12).
【００５３】スイッチ２（１３）においては、サンプリ
ング動作時、トランジスタＱ７は、ベースに“Ｌ”レベ
ルが供給されるため遮断状態となり、トランジスタＱ
８，Ｑ９の共通接続されたベースに入力される信号電位
は、プッシュプル型エミッタフォロワ構成のトランジス
タＱ１０，Ｑ１１のエミッタ電位と等しくなり、スイッ
チ２（１３）は１倍（利得＝１）のバッファアンプとし
て動作し、ホールドコンデンサ（６）に入力信号（１）
の電圧が書き込まれる。In the switch 2 (13), at the time of the sampling operation, the transistor Q7 is cut off because the "L" level is supplied to the base, and the transistor Q7 is turned off.
The signal potential input to the commonly connected bases of the transistors Q8 and Q9 becomes equal to the emitter potentials of the transistors Q10 and Q11 having a push-pull type emitter follower configuration, and the switch 2 (13) has a 1-time (gain = 1) buffer. Operates as an amplifier, and inputs the input signal (1) to the hold capacitor (6).
Is written.
【００５４】次に、サンプル・ホールド信号（２）が
“Ｌ”レベルのとき（即ちホールド動作時）、スイッチ
１（１２）において、トランジスタＱ１が遮断状態、Ｑ
２が導通状態となり、差動対トランジスタＱ５，Ｑ６で
構成される差動アンプが作動し、スイッチ１（１２）の
出力はホールドコンデンサ（６）の電位に等しいバッフ
ァアンプの出力信号（３）と同電位になる。Next, when the sample and hold signal (2) is at the "L" level (that is, during the hold operation), in the switch 1 (12), the transistor Q1 is turned off,
2 becomes conductive, the differential amplifier constituted by the differential pair transistors Q5 and Q6 operates, and the output of the switch 1 (12) becomes the output signal (3) of the buffer amplifier equal to the potential of the hold capacitor (6). It becomes the same potential.
【００５５】スイッチ２（１３）においては、ホールド
動作時、トランジスタＱ７はベースに“Ｈ”レベルが印
加されるため導通状態となり、トランジスタＱ８，Ｑ
９，Ｑ１０，Ｑ１１のバイアス電流がトランジスタＱ７
によってバイパスされるため、トランジスタＱ１０とＱ
１１は遮断状態となり、ホールドコンデンサ（６）の電
位が保持される。In switch 2 (13), during the hold operation, transistor Q7 is turned on because "H" level is applied to the base, and transistors Q8 and Q8 are turned on.
9, Q10 and Q11 have a bias current of transistor Q7.
Transistors Q10 and Q
Reference numeral 11 denotes a cutoff state, and the potential of the hold capacitor (6) is held.
【００５６】ホールド動作時において、スイッチ２（１
３）の入力端と出力端が同電位であるため、トランジス
タＱ８，Ｑ９のベース−エミッタ間電圧が耐圧を越える
ことはなく、サンプル・ホールド回路として耐圧の高い
ものが得られる。即ち、スイッチ２（１３）の耐圧が低
くても、入力信号（１）の広い電圧範囲に対して動作可
能とされる。In the hold operation, the switch 2 (1
Since the input terminal and the output terminal of 3) have the same potential, the voltage between the base and the emitter of the transistors Q8 and Q9 does not exceed the withstand voltage, and a high withstand voltage can be obtained as the sample and hold circuit. That is, even if the withstand voltage of the switch 2 (13) is low, the switch 2 (13) can operate over a wide voltage range of the input signal (1).
【００５７】なお、本実施例において、図３のスイッチ
１（１２）の回路はＭＯＳトランジスタで構成してもよ
い。In this embodiment, the circuit of the switch 1 (12) in FIG. 3 may be constituted by MOS transistors.
【００５８】以上本発明を各種実施例に即して説明した
が、図２及び図３で示した第１のスイッチ、第２のスイ
ッチ、バッファアンプの各回路構成はあくまで本発明の
理解を助けるためのものであり、本発明はこれらの態様
に限定されるものではない。Although the present invention has been described with reference to various embodiments, the circuit configurations of the first switch, the second switch, and the buffer amplifier shown in FIGS. 2 and 3 merely assist in understanding the present invention. The present invention is not limited to these embodiments.
【００５９】また、上記実施例では、スイッチ１、２を
ＭＯＳトランジスタとバイポーラトランジスタで構成し
たものを例に説明したが、本発明は、スイッチ１をバイ
ポーラトランジスタで、スイッチ２をＭＯＳトランジス
タでそれぞれ構成したもの、及びその逆の構成も含む。
そして、本発明に係るサンプル・ホールド回路は、例え
ば高速・高精度のサンプル・ホールド回路が要求される
ＴＦＴ（Thin Film Transistor；薄膜トランジスタ）−
ＬＣＤ（Liquid Crystal Display；液晶表示装置）の駆
動回路であるアナログドライバ等に用いることができ
る。In the above embodiment, the switches 1 and 2 are constituted by MOS transistors and bipolar transistors. However, in the present invention, the switch 1 is constituted by bipolar transistors and the switch 2 is constituted by MOS transistors. And vice versa.
The sample and hold circuit according to the present invention is, for example, a TFT (Thin Film Transistor) that requires a high-speed and high-accuracy sample and hold circuit.
It can be used for an analog driver or the like which is a drive circuit of an LCD (Liquid Crystal Display).
【００６０】[0060]
【発明の効果】以上説明したように本発明は、従来のサ
ンプル・ホールド回路の入力に、サンプリング動作時は
入力信号側に、ホールド動作時にはホールドコンデンサ
と同電位のバッファアンプの出力信号側に切換えるスイ
ッチを設けることによって、高精度なサンプル・ホール
ド回路を実現すると共に、高耐圧、良好なホールド特
性、フィードスルーオフセットの低減、及び回路の小型
化を達成する等の効果を奏するものである。As described above, according to the present invention, the input is switched to the input signal side of the conventional sample-hold circuit during sampling operation and to the output signal side of the buffer amplifier having the same potential as the hold capacitor during holding operation. By providing the switch, a highly accurate sample and hold circuit can be realized, and at the same time, effects such as high breakdown voltage, good hold characteristics, reduction of feedthrough offset, and downsizing of the circuit can be achieved.
【００６１】本発明においては、サンプリング動作から
ホールド動作に切換える際、第２のスイッチを開放して
から第１のスイッチを入力信号側からバッファアンプの
出力信号側に切換えることにより、バッファアンプには
正帰還のループが形成されず、ホールドコンデンサには
入力信号が精度よく保持される。In the present invention, when switching from the sampling operation to the hold operation, the second switch is opened, and then the first switch is switched from the input signal side to the output signal side of the buffer amplifier. No positive feedback loop is formed, and the hold capacitor accurately holds the input signal.
【００６２】また、本発明によれば、第１のスイッチの
出力のホールドコンデンサへの接続を制御する第２のス
イッチを小型のＭＯＳトランジスタで構成することが可
能とされ、サンプル・ホールド回路の誤差電圧の原因で
あるフィールドスルーオフセットを縮減すると共に、ホ
ールド時において、第２のスイッチの入力端と出力端と
が同電位とされるために、第２のスイッチにリーク電流
が流れず、ホールド特性を著しく向上させる。Further, according to the present invention, the second switch for controlling the connection of the output of the first switch to the hold capacitor can be constituted by a small MOS transistor, and the error of the sample / hold circuit can be improved. In addition to reducing the field-through offset, which is the cause of the voltage, the input terminal and the output terminal of the second switch are set to the same potential during hold, so that no leak current flows through the second switch, and the hold characteristic is reduced. Is significantly improved.
【００６３】さらに、本発明によれば、第２のスイッチ
においてホールド時のリーク電流が無視できる点と、ホ
ールドコンデンサの容量を小さくしてもフィールドオフ
セットが増大しない点から、ホールドコンデンサの容量
を小さくすることが可能とされ、単に回路規模の増大を
抑止するのみならず、回路の小型化を達成すると共にチ
ップサイズの縮減に資する。Further, according to the present invention, the capacity of the hold capacitor can be reduced because the leakage current at the time of hold in the second switch can be ignored and the field offset does not increase even if the capacity of the hold capacitor is reduced. This not only suppresses an increase in the circuit scale, but also achieves a reduction in the size of the circuit and contributes to a reduction in the chip size.
【００６４】そして、本発明によれば、第１、第２のス
イッチをバイポーラ素子で構成した場合、ホールド動作
時、第２のスイッチの入力端と出力端が同電位であるた
め、第２のスイッチの入力段トランジスタのベース−エ
ミッタ間電圧が耐圧を越えるようなことはなく、サンプ
ル・ホールド回路としても耐圧の高いものが得られる。According to the present invention, when the first and second switches are constituted by bipolar elements, the input terminal and the output terminal of the second switch have the same potential during the hold operation. The voltage between the base and the emitter of the input stage transistor of the switch does not exceed the withstand voltage, and a high withstand voltage can be obtained as the sample and hold circuit.
【図１】本発明に係るサンプル・ホールド回路の概略図
である。FIG. 1 is a schematic diagram of a sample and hold circuit according to the present invention.
【図２】本発明の第１の実施例の回路構成を示す図であ
る。FIG. 2 is a diagram showing a circuit configuration of a first embodiment of the present invention.
【図３】本発明の第２の実施例の回路構成を示す図であ
る。FIG. 3 is a diagram showing a circuit configuration of a second embodiment of the present invention.
【図４】従来のサンプル・ホールド回路の概略図であ
る。FIG. 4 is a schematic diagram of a conventional sample and hold circuit.
【図５】従来例の回路構成を示す図である。FIG. 5 is a diagram showing a circuit configuration of a conventional example.
【図６】従来例の別の回路構成を示す図である。FIG. 6 is a diagram showing another circuit configuration of the conventional example.
【図７】（Ａ） サンプル・ホールド回路のスイッチを
構成するＮチャネルＭＯＳトランジスタの寄生容量を説
明する図である。 （Ｂ） ゲート−ドレイン間の寄生容量を考慮した等価
回路を説明する図である。FIG. 7A is a diagram illustrating the parasitic capacitance of an N-channel MOS transistor forming a switch of a sample and hold circuit. FIG. 3B is a diagram for explaining an equivalent circuit in consideration of a gate-drain parasitic capacitance.
【図８】サンプル・ホールド回路におけるパストランジ
スタの寄生容量によるフィールドスルーオフセットを説
明するための波形図である。 （Ａ） サンプル・ホールド回路の入力信号電圧ＶINの
波形図である。 （Ｂ） 図７（Ａ）のＮチャネルＭＯＳトランジスタＭ
１に供給されるゲート電圧ＶGの波形図である。 （Ｃ） 図７（Ａ）のホールドコンデンサの出力電圧Ｖ
OUTの波形図である。FIG. 8 is a waveform chart for explaining a field-through offset due to a parasitic capacitance of a pass transistor in the sample and hold circuit. (A) is a waveform diagram of the input signal voltage V IN of the sample and hold circuit. (B) N-channel MOS transistor M of FIG.
It is a waveform diagram of a gate voltage V G to be supplied to 1. (C) The output voltage V of the hold capacitor in FIG.
FIG. 9 is a waveform diagram of OUT .
１ 入力（入力信号） ２ サンプル・ホールド信号 ３ 出力（出力信号） ４，９，１２ スイッチ１（ＳＷ１） ５，１０，１３ スイッチ２（ＳＷ２） ６ ホールドコンデンサ ７ バッファアンプ ８，１６，１８ スイッチ（ＳＷ３） １１，１４，１７，１９ バッファアンプ １５ レベル変換器 Ｍ１，Ｍ３，Ｍ５，Ｍ７ ＰチャネルＭＯＳトランジス
タ Ｍ２，Ｍ４，Ｍ６，Ｍ８ ＮチャネルＭＯＳトランジス
タ Ｑ１〜Ｑ７，Ｑ９，Ｑ１０，Ｑ１２，Ｑ１４，Ｑ１５
ＮＰＮトランジスタ Ｑ８，Ｑ１１，Ｑ１３，Ｑ１６ ＰＮＰトランジスタ1 input (input signal) 2 sample and hold signal 3 output (output signal) 4, 9, 12 switch 1 (SW1) 5, 10, 13 switch 2 (SW2) 6 hold capacitor 7 buffer amplifier 8, 16, 18 switch ( SW3) 11, 14, 17, 19 Buffer amplifier 15 Level converter M1, M3, M5, M7 P-channel MOS transistor M2, M4, M6, M8 N-channel MOS transistor Q1-Q7, Q9, Q10, Q12, Q14, Q15
NPN transistor Q8, Q11, Q13, Q16 PNP transistor
Claims (7)
ンサと、前記ホールドコンデンサに記憶された電圧をイ
ンピーダンス変換して出力するバッファアンプと、前記
入力信号と前記バッファアンプの出力信号とを切換える
第１のスイッチと、前記第１のスイッチの出力と前記ホ
ールドコンデンサとの間の接続を制御する第２のスイッ
チと、を備え、前記第１及び第２のスイッチの制御端子
にはサンプリング動作とホールド動作の切換えを制御す
る信号がそれぞれ入力され、サンプリング動作時には、
前記第１のスイッチを入力信号側に切換えると共に前記
第２のスイッチを接続状態とし前記入力信号電圧を前記
ホールドコンデンサに書き込み、ホールド動作時には、
前記第２のスイッチを遮断状態とし、前記第１のスイッ
チを前記バッファアンプの出力信号側に切換えるように
構成されて成るサンプル・ホールド回路。1. A hold capacitor for storing and holding an input signal, a buffer amplifier for converting the voltage stored in the hold capacitor into an impedance and outputting the converted signal, and a first switch for switching between the input signal and an output signal of the buffer amplifier. And a second switch for controlling the connection between the output of the first switch and the hold capacitor. The control terminals of the first and second switches have a sampling operation and a hold operation. The signal for controlling the switching of each is input, and at the time of the sampling operation,
When the first switch is switched to the input signal side and the second switch is connected, the input signal voltage is written to the hold capacitor.
A sample-and-hold circuit configured so that the second switch is turned off and the first switch is switched to an output signal side of the buffer amplifier.
切換える際、前記第２のスイッチを開放してから前記第
１のスイッチを前記バッファアンプの出力信号側に切換
えることを特徴とする請求項１記載のサンプル・ホール
ド回路。2. The switch according to claim 1, wherein, when switching from the sampling operation to the hold operation, the second switch is opened and then the first switch is switched to the output signal side of the buffer amplifier. Sample and hold circuit.
スイッチがＭＯＳトランジスタで構成される請求項１又
は２記載のサンプル・ホールド回路。3. The sample and hold circuit according to claim 1, wherein said first switch and / or said second switch are constituted by MOS transistors.
スイッチがＣＭＯＳ型パストランジスタで構成される請
求項３記載のサンプル・ホールド回路。4. The sample and hold circuit according to claim 3, wherein said first switch and / or said second switch are constituted by CMOS type pass transistors.
スイッチがバイポーラ素子で形成された請求項１又は２
記載のサンプル・ホールド回路。5. The device according to claim 1, wherein said first switch and / or said second switch are formed of bipolar elements.
Sample and hold circuit as described.
ンジスタと、前記差動対トランジスタと共に差動増幅器
を構成する出力段と、前記サンプル・ホールド信号に基
づき前記２つの差動対トランジスタのいずれか一方を作
動させるスイッチング要素と、を備え、前記２つの差動
対トランジスタは前記出力段を共用し、前記入力信号と
前記バッファアンプの出力信号をそれぞれ一の入力（非
反転入力）端子に入力し前記差動増幅器の出力を共に他
の入力（反転入力）端子に入力する請求項１又は２記載
のサンプル・ホールド回路。6. The first switch comprises two differential pair transistors, an output stage forming a differential amplifier with the differential pair transistors, and the two differential pair transistors based on the sample and hold signal. A switching element for operating either one of the two differential pair transistors, wherein the two differential pair transistors share the output stage, and each of the input signal and the output signal of the buffer amplifier receives one input (non-inverting input) terminal. 3. The sample-and-hold circuit according to claim 1, wherein the input of the differential amplifier and the output of the differential amplifier are both input to another input (inverting input) terminal.
ールド信号に基づきオン／オフ状態が制御されるスイッ
チング要素と、増幅器とを備え、前記増幅器は、前記ス
イッチング要素の一の状態（サンプリング時に対応）に
おいて入出力間の信号伝達経路が形成され、前記スイッ
チング要素の他の状態（ホールド時に対応）において出
力段のトランジスタが遮断するように構成された請求項
１又は２記載のサンプル・ホールド回路。7. The second switch includes a switching element whose ON / OFF state is controlled based on the sample and hold signal, and an amplifier, wherein the amplifier has one state of the switching element (during sampling). 3. The sample-and-hold circuit according to claim 1, wherein a signal transmission path between input and output is formed in (correspondence), and a transistor in an output stage is turned off in another state of the switching element (corresponding to hold). .
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| Publication number | Priority date | Publication date | Assignee | Title |
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