JP2723868B2 - 半導体装置 - Google Patents
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Description
出力段パワーMOSFETと制御用の小信号半導体素子
とをモノリシックに集積化した半導体装置に関し、特に
パワーMOSFETのオン抵抗を低減できる半導体装置
に関するものである。
り、縦型素子として構成することが広く行われてきた。
図5は、VDMOS(Vertical Double-diffused MOS)
と呼ばれる縦型構造のパワーMOSFETの断面図であ
り、図6はその平面図である(但し、図6では、図を見
やすくするためにソース開口部209a、すなわち、ゲ
ート電極のソース開口部以外の部分の図示は省略されて
いる)。
n+ 型シリコン基板201上にn型エピタキシャル層2
02を成長させ、基板上にゲート酸化膜208を介して
ポリシリコンなどからなるゲート電極209を形成す
る。ゲート電極209にはソース開口部209aが設け
られている。このソース開口部209aを介してボロン
を注入してベース領域(チャネル領域)となるp型拡散
層210を形成する。ソース開口部内にフォトレジスト
マスクを形成した後、ヒ素を導入し、マスクを除去して
さらにボロンを導入して、ソース拡散層となるn+ 型拡
散層211とバックゲート領域となるp+ 型拡散層22
3を形成する。基板表面に層間絶縁膜212を形成し、
コンタクトホールを開孔した後、ソース電極215を形
成し、また基板裏面にドレイン電極を形成して、図示さ
れたデバイスの製作が完了する。
(基本トランジスタ)密度が向上したことにより、単位
面積当たりの電流経路が増加し、それに従ってオン抵抗
が減少し、60V以下の耐圧のデバイスではオン抵抗が
100mΩ・mm2 を切る低オン抵抗のものが発表され
ている。
ャネル抵抗が減少する反面、チップの厚みの大半を占め
るn+ 型シリコン基板201の抵抗Rsub が無視できな
くなってきた。すばわち、オン抵抗Ronはデバイス各部
の直列抵抗として、 Ron=Rch+RjFET+Repi +Rsub ただし、Rch :チャネル抵抗 RjFET:ジャンクションFET部抵抗 Repi :エピタキシャル層抵抗 Rsub :基板抵抗 で表わされるが、本発明者等の計算によれば、セルサイ
ズが12×12μmを切るようになると、n+ 型シリコ
ン基板201の基板抵抗Rsub が全体の30〜40%を
占めるようになることが判った。
0Å、ゲート電圧=10V、n型エピタキシャル層の比
抵抗=0.4Ω・cm、n型エピタキシャル層の厚さ=
6μm、n+ 型シリコン基板の比抵抗=0.015Ω・
cm、n+ 型シリコン基板の厚さ=270μm、セルサ
イズ=12×12μmとして計算した値である。上記の
n+ 型シリコン基板201の抵抗を減らす方法として
は、不純物濃度を上げる方法や厚さを薄くする方法があ
るが、前者にはn型エピタキシャル層202の結晶性の
悪化という問題が、後者には機械強度の低下によるウェ
ハ割れという問題があり、いずれも限界にきている。
らとる構造のため、ドレイン端子が電源に直結するハイ
サイドスイッチ以外には、出力段パワーMOSFETの
多出力化が不可能という問題がある。これらのVDMO
Sの問題点に対処したものとして、ドレインを横方向に
配置した、LDMOS( Lateral Double-diffused MO
S)と称されるパワーMOSFETがある。図7は、特
開平3−257969号公報にて開示されたLDMOS
の断面図であり、図8はその平面図である。
301上のn型エピタキシャル層302の表面領域内に
は、n+ 型ドレイン拡散層305とベース層となるp型
拡散層310が設けられており、p型拡散層310内に
はさらにソース拡散層となるn+ 型拡散層311とp+
型拡散層323が形成されている。基板上には、ゲート
酸化膜308を介してゲート電極309が形成されてお
り、その上には第1の層間絶縁膜312が形成されてい
る。第1の層間絶縁膜312に開孔されたコンタクトホ
ールを介してソース電極315と第1のドレイン電極3
14が形成されている。その上には第2の層間絶縁膜3
16と第2のドレイン電極318が形成されている。
開口部(第1の層間絶縁膜312に形成されたコンタク
トホール)305aと六角形のソース開口部(ゲート電
極309に形成された開口)309aとが交互に形成さ
れている。図7、図8に示されるデバイスにおいては、
電流は、n+ 型ドレイン拡散層305からn型エピタキ
シャル層302を経て、p型拡散層310の反転層を通
ってソース拡散層のn+ 型拡散層311へと主に基板表
面に流れるため、基板抵抗の影響は少なくなる。
5、図6に示す従来のVDMOSにおいては、基板抵抗
の影響でオン抵抗を低くすることに限界があり、回路応
用としても、ハイサイドスイッチ以外の用途では出力段
パワーMOSFETの多出力化が不可能という問題があ
った。
では、p型拡散層(チャネル領域)310内のn+ 型拡
散層311と対向する位置にn+ 型ドレイン拡散層30
5を設ける必要があることから、p型拡散層310とn
+ 型ドレイン拡散層305を交互に配置しなければなら
ず、セル密度を効果的に向上させることができない。さ
らに、p型拡散層310同士が対向している領域では有
効にチャネルが形成されないので、全体のオン抵抗を大
幅に低減することができない。
域となるp型拡散層とドレイン領域とが同一平面上に形
成されているため、チャネル抵抗とVDMOSでの基板
抵抗Rsub に相当するドレイン拡散抵抗Rdrを同時に低
くすることはできなかった。例えば、耐圧を100V以
上と高くした場合、オン抵抗に占めるドレイン拡散抵抗
Rdrの割合が高くなるためこれを低減するには、ドレイ
ン開口部305aの面積を大きくしなければならない
が、ドレイン開口部305aの面積を大きくすることは
必然的にソース開口部309aの面積の縮小を招くこと
になり、Rchが増大するため全体のオン抵抗を低減する
ことはできない。
決すべくなされたものであって、その目的とするところ
は、従来技術のパワーMOSFETよりもさらに低いオ
ン抵抗が可能な横型構造のパワーMOSFETを含むパ
ワーICを提供することである。
めの本発明による半導体装置は、半導体基板(101)
上に形成された第1導電型の半導体層(102)と、前
記半導体層と前記半導体基板間に形成された、第1導電
型の不純物が高濃度にドープされた埋め込み拡散層(1
04)と、前記埋め込み拡散層上の前記半導体層の表面
領域内に規則的に形成された第2導電型の複数のベース
拡散層(110)と、前記ベース拡散層の表面領域内に
形成された第1導電型のソース拡散層(111)と、前
記半導体層を貫通して前記埋め込み拡散層に到達する1
ないし複数のドレイン引き上げ拡散層(105)と、前
記半導体層上にゲート絶縁膜を介して形成された前記ベ
ース拡散層および前記ドレイン引き上げ拡散層上に開口
を有するゲート電極(109)と、を有し、前記ベース
拡散層の形成された半導体層を、前記ベース拡散層の形
成されたソースセルと前記ドレイン引き上げ拡散層の形
成されたドレインセルに分割するとき、一辺が第1の寸
法を持つ正方形の第1のソースセル(120)が行方向
および列方向にそれぞれ1ないし複数個配置されたソー
スセルブロックが行方向および列方向に第1の寸法より
長い第2の寸法をおいて配置され、前記第1のソースセ
ル間には第1の寸法および第2の寸法を各辺の長さとす
る長方形の第2のソースセル(121)が配置され、第
2のソースセルに挟まれた領域内にはドレインセル(1
22)が配置されていることを特徴としている。
2)は該半導体層を貫通する絶縁分離層(103)によ
って複数の領域に分離され、前記埋め込み拡散層および
前記ベース拡散層が絶縁分離された一つの領域内に形成
され、絶縁分離された他の領域内には、他のMOS型ト
ランジスタおよび/またはバイポーラトランジスタが形
成される。
て図面を参照して説明する。図1、図2は、本発明の実
施の形態を説明するための半導体チップの断面図である
(図1は断面図の右半分、図2は断面図の左半分)。同
図に示されるように、p型シリコン基板101上には、
n型エピタキシャル層102が形成されており、そし
て、このn型エピタキシャル層102内にはこれを電気
的に分離するためのp型絶縁分離層103が形成されて
いる。n型エピタキシャル層102の分離された各領域
には、パワーMOSFETの外、制御用のバイポーラ素
子やCMOSが形成される。CMOS形成領域には、n
チャネルMOSFETを形成するためにp型ウェル層1
06が形成されている。基板上には、また各素子を分離
するためのフィールド絶縁膜107が形成されている。
n型エピタキシャル層102の間にはシート抵抗が5〜
20Ω/□のn+ 型埋め込み層104が形成されてお
り、この埋め込み層104はn+ 型ドレイン引き出し層
105によって基板上に引き出されている。このn+ 型
埋め込み層104上には、ベース拡散層であるp型拡散
層110が形成されており、このp型拡散層の表面領域
内にはソース領域となるn+ 型拡散層111が形成され
ている。また、図示されてはいないがn+ 型拡散層11
1に挟まれた領域内にはバックゲート領域のp+ 型拡散
層が形成されている。
ゲート酸化膜108が設けられており、このゲート酸化
膜108の上にはポリシリコンからなるゲート電極10
9が設けられている。このゲート電極109およびゲー
ト酸化膜108の上には第1の層間絶縁膜112が設け
られており、この第1の層間絶縁膜112には、第1乃
至第4のコンタクトホール113a〜113dが設けら
れている。第1、第4のコンタクトホール113a、1
13dには前記n+ 型ドレイン引き出し層105に電気
的に接続された第1のドレイン電極114が形成され、
第2、第3のコンタクトホール113b、113c内お
よび第1の層間絶縁膜112上にはソース領域であるn
+ 型拡散層111に電気的に接続されたソース電極11
5が形成されている。
15および第1の層間絶縁膜112の上には第2の層間
絶縁膜116が設けられており、この第2の層間絶縁膜
116には第1および第2のスルーホール117a、1
17bが設けられている。これらスルーホール117
a、117b内および第2の層間絶縁膜116上には、
ソース電極115を完全に覆うように、第1のドレイン
電極114間を接続する第2のドレイン電極118が設
けられている。第2のドレイン電極118および第2の
層間絶縁膜上には保護絶縁膜119が設けられている。
図1においては、p型拡散層110は2個記載されてい
るに過ぎないが実際には紙面に平行方向および垂直方向
に規則的に多くのp型拡散層が配列される。また、n+
型ドレイン引き出し層105は、素子の周辺部ばかりで
なくp型拡散層110間にも適宜配置される。
ては、ドレイン電流は基板を介さずn+ 型埋め込み層1
04およびn+ 型ドレイン引き出し層105を通して取
り出されるため、VDMOSにおける基板抵抗Rsub に
相当する、ドレイン拡散抵抗Rdr(n+ 型埋め込み層1
04およびn+ 型ドレイン引き出し層105の抵抗)を
低く抑えることができる。また、基板表面でドレイン拡
散層をソース拡散層に対向して形成する必要がなくなる
ので、ソースセル密度向上させることができ、さらにp
型拡散層110の周辺部の領域はほぼチャネル領域とし
て機能することになるため、実効的チャネル幅を大幅に
増大させることができ、チャネル抵抗Rchおよびジャン
クションFET部抵抗RjFETの両方を効果的に低減する
ことができる。
SFET部のパターン図を参照して説明する。 [第1の実施例]図3は、本発明の第1の実施例を説明
するための平面パターン図である。基板上にはソース開
口部109a、ドレイン開口部109bを有するゲート
電極が形成されている。p型拡散層110およびソース
領域となるn+ 型拡散層(図示なし)はソース開口部1
09aを介していわゆる二重拡散法を用いて形成され
る。また、ドレイン開口部109b内にはn+ 型ドレイ
ン引き出し層105が形成されているが、これは拡散マ
スク(フォトレジスト)に形成されたドレイン開口部1
05aを介して形成された拡散層である。
は、第1、第2のソースセル120、121内に形成さ
れ、n+ 型ドレイン引き出し層105はドレインセル1
22内に形成される。設計に当たっては、第1のソース
セル120を規則的に等ピッチで配置する。次に、第1
のソースセル120とは対角する位置に、ドレインセル
122を第1のソースセル120と等ピッチで規則的に
配置し、第1のソースセルの各辺と向かい合う位置に、
第2のソースセル121を、第1のソースセル120と
等ピッチで規則的に配置する。
形で、その一辺の寸法Aは、ゲート電極109の幅a
と、p型拡散層110とn+ 型拡散層111とを2重拡
散によって形成するゲート電極109の開口幅b(以
下、ソース開口幅という)の和で示される。ゲート電極
109の幅aはp型拡散層110の横方向広がりに挟ま
れたジャンクションFET部の抵抗RjFETを最小とする
寸法から設計され、またソース開口幅bは微細加工技術
の最小寸法に設定される。これらの寸法設計は従来図で
示すVDMOSの設計手法と同じで、微細加工技術の進
歩により、日々縮小される値である。この設計により全
体のオン抵抗の中のRchとRjFETが最適化される。
で、その一辺の寸法Bはn+ 型ドレイン引き出し層10
5を形成するためのマスクの開口幅cとその横方向広が
りdとn型エピタキシャル層102のオフセット長eの
和で示される。マスク開口幅cは単位面積当たりのドレ
イン引き出し抵抗(A・Rで与えられる抵抗。A:拡散
層断面積、R:抵抗)を最小にする寸法に設計され、n
型エピタキシャル層102のオフセット長eは通常の耐
圧設計と同じ手法で設計される。また、VDMOSの基
板抵抗Rsub に相当するドレイン拡散抵抗Rdrを低減す
るために、ソースセルとドレインセルの設けられた領域
のp+ 型シリコン基板101上には、n+型埋め込み層
104が拡散されている。これらの設計により、全体の
オン抵抗の中のRepi と、Rsub に相当するドレイン拡
散抵抗Rdrが最適化される。
形で、その一辺の寸法は前記方法で設計されたAに、他
の一辺も前記方法で設計された寸法Bに設計されてい
る。例えば、ソースセルを正方形のもののみで構成した
場合、ドレインセルの一辺の長さはソースセルの一辺の
長さの整数倍に決まってしまうため、設計の自由度が低
下し結果的にドレインセルを十分に小さくすることがで
きず、全体のオン抵抗を十分に低減することはできない
が、本発明によれば、以上のような設計方法を用いるこ
とで、出力段パワーMOSFETの全体のオン抵抗を構
成する各抵抗値Rch、RjFET、Repi 、Rdrがそれぞれ
同時に最適化され、全体としてのオン抵抗が大幅に低減
される。なお、図3にはソースセルのみを含む行が2
行、ソースセルとドレインセルを含む行が1行示されて
いるにすぎないが、同様のパターンの繰り返しでより多
くのセルを含むように構成することができる。
ついて、その平面パターン図である図4を参照して説明
する。本実施例は、各セルの配置パターンが異なるのみ
で、その設計手法や製造方法は第1の実施例の場合と同
様である。第1の実施例のセル配置では、等ピッチで規
則的に配置しているドレインセル122の間に、一つの
第2のソースセル121を配置し、第2のソースセル1
21間に第1のソースセル120を配置していたが、本
実施例では、ドレインセル間に第2のソースセル121
を2個ずつ配置し、第2のソースセル121間に2個ず
つ第1のソースセル120を配置するパターンに変更さ
れている。このように構成することにより、ソースセル
の全体のセルに占める割合を高くすることができ、セル
密度を向上させ、チャネル抵抗Rchを低減することがで
きる。
スセルと第2のソースセルの列並びを複数とすることで
チャネル抵抗Rchは低減するが、一方ドレインセルの全
体のセルに占める割合が低くなり、ドレイン拡散抵抗R
drが増大するため、ドレインセル間のソースセルの列並
び数を最適化する設計が求められる。この最適な値は、
RchとRdrの和を最小とする値であるが、耐圧によって
RchとRdrの全体の抵抗値に占める割合が異なるため、
各耐圧ごとに決定される。当然ではあるが、耐圧が低い
程Rchの全体の抵抗に占める割合が高くなるため(耐圧
が低くなると、n型エピタキシャル層の膜厚が薄くな
り、その不純物濃度がたかくなることにより、Repi が
低くなるため)、ソースセルの列並びを多くし、セル密
度向上を図る方が有利となる。
実施例のセル配置で、Aの寸法を約12μm、Bの寸法
を約17μmに設計した場合、出力段パワーMOSFE
Tの耐圧が55Vで、シリーズ抵抗が124mΩ・mm
2 (ゲート電圧=10V)という結果を得ることができ
た。
ーMOSFETは、ドレイン電流をn+ 型埋め込み層お
よびn+ 型ドレイン引き出し層を介して取り出すように
したものであるので、従来例における基板抵抗に相当す
るドレイン拡散抵抗の値を大幅に低減することができ
る。さらに、基板表面において、ソース拡散層とドレイ
ン拡散層とを対向して配置する必要がなくなるので、ソ
ースセルの密度を向上させることができ、単位面積当た
りのチャネル幅を増加させることができるため、チャネ
ル抵抗RchおよびジャンクションFET部抵抗RjFETの
双方を低減することができる。よって、本発明によれ
ば、電流密度が高くオン抵抗の低い高性能のパワーMO
SFETを備えた半導体装置を提供することができる。
の右半分。
の左半分。
図。
図。
口部 109b ゲート電極のドレイン開口部 110、210、310 p型拡散層(ベース層;チャ
ネル領域) 111、211、311 n+ 型拡散層(ソース拡散
層) 112、312 第1の層間絶縁膜 212 層間絶縁膜 113a 第1のコンタクトホール 113b 第2のコンタクトホール 113c 第3のコンタクトホール 113d 第4のコンタクトホール 114、314 第1のドレイン電極 214 ドレイン電極 115、215、315 ソース電極 116、316 第2の層間絶縁膜 117a 第1のスルーホール 117b 第2のスルーホール 118、318 第2のドレイン電極 119 保護絶縁膜 120 第1のソースセル 121 第2のソースセル 122 ドレインセル 223、323 p+ 型拡散層(バックゲート領域)
Claims (2)
- 【請求項1】 半導体基板上に形成された第1導電型の
半導体層と、前記半導体層と前記半導体基板間に形成さ
れた、第1導電型の不純物が高濃度にドープされた埋め
込み拡散層と、前記埋め込み拡散層上の前記半導体層の
表面領域内に規則的に形成された第2導電型の複数のベ
ース拡散層と、前記ベース拡散層の表面領域内に形成さ
れた第1導電型のソース拡散層と、前記半導体層を貫通
して前記埋め込み拡散層に到達する1ないし複数のドレ
イン引き上げ拡散層と、前記半導体層上にゲート絶縁膜
を介して形成された前記ベース拡散層および前記ドレイ
ン引き上げ拡散層上に開口を有するゲート電極と、を有
する半導体装置において、前記ベース拡散層の形成され
た半導体層を、前記ベース拡散層の形成されたソースセ
ルと前記ドレイン引き上げ拡散層の形成されたドレイン
セルに分割するとき、一辺が第1の寸法を持つ正方形の
第1のソースセルが行方向および列方向にそれぞれ1な
いし複数個配置されたソースセルブロックが行方向およ
び列方向にそれぞれ第1の寸法より長い第2の寸法をお
いて配置され、前記第1のソースセル間には第1の寸法
および第2の寸法を各辺の長さとする長方形の第2のソ
ースセルが配置され、第2のソースセルに挟まれた領域
内にはドレインセルが配置されていることを特徴とする
半導体装置。 - 【請求項2】 前記半導体層は該半導体層を貫通する絶
縁分離層によって複数の領域に分離されており、前記埋
め込み拡散層および前記ベース拡散層が絶縁分離された
一つの領域内に形成され、絶縁分離された他の領域内に
は、他のMOS型トランジスタおよび/またはバイポー
ラトランジスタが形成されていることを特徴とする請求
項1記載の半導体装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7308504A JP2723868B2 (ja) | 1995-11-02 | 1995-11-02 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP7308504A JP2723868B2 (ja) | 1995-11-02 | 1995-11-02 | 半導体装置 |
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Publication Number | Publication Date |
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JPH09129878A JPH09129878A (ja) | 1997-05-16 |
JP2723868B2 true JP2723868B2 (ja) | 1998-03-09 |
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ID=17981822
Family Applications (1)
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JP7308504A Expired - Fee Related JP2723868B2 (ja) | 1995-11-02 | 1995-11-02 | 半導体装置 |
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KR100442881B1 (ko) * | 2002-07-24 | 2004-08-02 | 삼성전자주식회사 | 고전압 종형 디모스 트랜지스터 및 그 제조방법 |
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CN100463218C (zh) * | 2005-02-10 | 2009-02-18 | 三垦电气株式会社 | 半导体元件 |
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-
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- 1995-11-02 JP JP7308504A patent/JP2723868B2/ja not_active Expired - Fee Related
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