JP2723545B2 - Frequency divider and capstan servo device - Google Patents
Frequency divider and capstan servo deviceInfo
- Publication number
- JP2723545B2 JP2723545B2 JP63194089A JP19408988A JP2723545B2 JP 2723545 B2 JP2723545 B2 JP 2723545B2 JP 63194089 A JP63194089 A JP 63194089A JP 19408988 A JP19408988 A JP 19408988A JP 2723545 B2 JP2723545 B2 JP 2723545B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- frequency dividing
- frequency
- ratio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Control Of Electric Motors In General (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、非整数分周を可能とした分周装置と、その
分周装置を分周手段として用いたキャプスタンサーボ装
置に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a frequency dividing device capable of non-integer frequency division and a capstan servo device using the frequency dividing device as frequency dividing means.
従来の技術 磁気記録再生装置のキャプスタンサーボ装置では、記
録時における位相サーボを具現するために、キャプスタ
ンモータの回転数を検出する周波数発電機（以下FGと呼
ぶ）の出力（以下FG信号と呼ぶ）を分周手段により分周
して用いている。この分周出力を通称PG信号と呼んでい
る。キャプスタンサーボ装置ではこのPG信号を位相サー
ボの比較信号として用い、基準信号（例えば垂直フレー
ム同期信号30Hz）との位相比較によりキャプスタンサー
ボを具現している。これは従来公知の技術であり説明す
るまでもない。2. Description of the Related Art In a capstan servo device of a magnetic recording / reproducing apparatus, in order to implement phase servo at the time of recording, an output of a frequency generator (hereinafter referred to as FG) for detecting a rotation speed of a capstan motor (hereinafter referred to as FG signal). ) Is used by dividing by frequency dividing means. This divided output is commonly called a PG signal. In the capstan servo device, the PG signal is used as a comparison signal of the phase servo, and the capstan servo is realized by comparing the phase with a reference signal (for example, a vertical frame synchronization signal of 30 Hz). This is a conventionally known technique and need not be described.
発明が解決しようとする課題 しかしながら上記のような構成では、分周手段が整数
分周しかできないものであったため、基準信号と同一周
波数のPG信号を得るためにはFG信号を基準信号の整数倍
に選定する必要があると言う問題点があった。However, in the above configuration, since the frequency dividing means can only perform integer frequency division, the FG signal is multiplied by an integer multiple of the reference signal in order to obtain a PG signal having the same frequency as the reference signal. There was a problem that it was necessary to select the
一般に、キャプスタンモータで磁気テープを直接駆動
する場合のテープ速度Vtは次式（１）で計算される。Generally, the tape speed Vt when the magnetic tape is directly driven by the capstan motor is calculated by the following equation (1).
Vt＝π・Ｄ・Ｎ・ＦPG/Z （１） 但し、πは円周率、Ｄはキャプスタン軸の直径、Ｎは
分周比、ＦPGはPG信号の周波数、ＺはFGの歯数である。
なお、Ｎ・ＦPGはFG信号の周波数ＦFGである。Vt = π · D · N · FPG / Z (1) where π is the pi, D is the diameter of the capstan shaft, N is the dividing ratio, FPG is the frequency of the PG signal, and Z is the number of teeth of the FG. is there.
Note that N · FPG is the frequency FFG of the FG signal.
（１）式において、Vtは磁気記録再生装置のテープフ
ォーマットから特定の値をとる。また、PG信号も特定さ
れるから、（２）式に示すようにＤとＮの積をＺで除し
た値が一定となるように、D,N,Zを選定しなければなら
ない。In the equation (1), Vt takes a specific value from the tape format of the magnetic recording / reproducing apparatus. Further, since the PG signal is also specified, D, N, and Z must be selected so that the value obtained by dividing the product of D and N by Z is constant as shown in equation (2).
Ｄ・N/Z＝一定 （２） 通常、キャプスタン軸には標準品を用いる方が経済的
だえるが、N,Zが整数に限定されるため、場合によって
は特殊品を用いざるを得ない。運よく標準品を用いるこ
とができれば問題ないが、そうでない場合にどうしても
標準品以外は用いることができないと言うのであれば、
PG信号の周波数ＦPGを30HZとは異なる周波数にせざるを
得ない。この場合、垂直フレーム同期信号を基準信号と
して用いることはできない。従って、基準信号発生器に
より30HZとは異なる周波数の内部基準信号を発生して用
いるしかなかった。D ・ N / Z = constant (2) Normally, it is more economical to use a standard product for the capstan shaft, but since N and Z are limited to integers, special products must be used in some cases. Absent. If you are lucky to use the standard product, there is no problem, but if you do not say that you can not use it except the standard product,
The frequency FPG of the PG signal must be different from 30HZ. In this case, the vertical frame synchronization signal cannot be used as a reference signal. Therefore, an internal reference signal having a frequency different from 30 HZ has to be generated and used by the reference signal generator.
以上の説明から明らかなように、従来のキャプスタン
サーボ装置では分周手段が整数分周しかできないもので
あったため、装置の設計において制約の多いものであっ
た。As is apparent from the above description, in the conventional capstan servo device, since the frequency dividing means can only perform integer frequency division, there are many restrictions in the design of the device.
本発明は上記の問題点を解決するもので、非整数分周
を可能にした分周装置と、その分周装置を分周手段とし
て用いることにより、設計上の制約を受けることのない
キャプスタンサーボ装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention solves the above-mentioned problems, and a frequency divider that enables non-integer frequency division and a capstan that is not subject to design restrictions by using the frequency divider as frequency dividing means. It is an object to provide a servo device.
課題を解決するための手段 この目的を達成するために、本発明の分周装置は、入
力信号S1を可変分周する可変分周手段と、前記入力信号
S1と出力信号S3の周波数比をＮ（Ｎは実数）とし、その
周波数比Ｎの小数点以下の位を切り上げたときの整数値
をN1、切り捨てたときの整数値をN2としたときに、差分
値Ｎ−N1またはＮ−N2の何れか一方にクロックパルスと
前記入力信号S1の周波数比を乗じた値をもとに、前記可
変分周手段の出力に同期して演算することにより補正値
を得る演算手段と、前記演算手段の出力に応じて前記可
変分周手段の出力のタイミングを補正する補正手段と、
前記演算手段の出力が所定値以上か否かを前記可変分周
手段からの信号のタイミングで検出し、所定値以上と検
出した場合は第１の分周比を、否と検出した場合は第２
の分周比を前記可変分周手段の分周比として設定する切
換手段とを具備し、前記補正手段より前記出力信号S3を
得るものである。Means for Solving the Problems In order to achieve this object, a frequency dividing device according to the present invention comprises: a variable frequency dividing means for variably dividing an input signal S1;
When the frequency ratio between S1 and the output signal S3 is N (N is a real number), the integer value when the decimal place of the frequency ratio N is rounded up is N1, and when the rounded down integer value is N2, the difference is N2. Based on a value obtained by multiplying either the value N-N1 or N-N2 by the frequency ratio of the clock pulse and the input signal S1, the correction value is calculated by calculating in synchronization with the output of the variable frequency dividing means. Calculating means for obtaining, correcting means for correcting the output timing of the variable frequency dividing means according to the output of the calculating means,
Whether the output of the arithmetic means is equal to or greater than a predetermined value is detected at the timing of the signal from the variable frequency dividing means. If the output is equal to or greater than the predetermined value, the first frequency division ratio is detected. 2
Switching means for setting the frequency dividing ratio of the variable frequency dividing means as the frequency dividing ratio of the variable frequency dividing means, and obtaining the output signal S3 from the correcting means.
また、本発明のキャプスタンサーボ装置は、キャプス
タンFG信号S1を非整数分周する分周手段と、前記分周手
段の出力S3を比較信号として基準信号との位相比較によ
り位相誤差信号を検出する位相比較手段とを具備し、前
記分周手段は、前記キャプスタンFG信号S1を可変分周す
る可変分周手段と、前記キャプスタンFG信号S1と前記分
周手段の出力S3の周波数比をＮ（Ｎは実数）とし、その
周波数比Ｎの小数点以下の位を切り上げたときの整数値
をN1、切り捨てたときの整数値をN2としたときに、差分
値Ｎ−N1または、Ｎ−N2の何れか一方にクロックパルス
と前記キャプスタンFG信号S1の周波数比を乗じた値をも
とに、前記可変分周手段の出力に同期して演算するこに
より補正値を得る演算手段と、前記演算手段の出力に応
じて前記可変分周手段の出力のタイミングを補正する補
正手段と、前記演算手段の出力が所定値以上か否かを前
記可変分周手段からの信号のタイミングで検出し、所定
値以上と検出した場合は第１の分周比を、否と検出した
場合は第２の分周比を前記可変分周手段の分周比として
設定する切換手段とを具備し、前記補正手段の出力を前
記分周手段の出力S3とすると共に、前記位相誤差信号に
応じてキャプスタンモータを制御するものである。Further, the capstan servo device of the present invention detects a phase error signal by comparing the phase of the capstan FG signal S1 with a reference signal using the output S3 of the frequency dividing means as a comparison signal and a frequency dividing means for dividing the capstan FG signal S1 by a non-integer number. A frequency dividing means for variably dividing the capstan FG signal S1, and a frequency ratio between the capstan FG signal S1 and an output S3 of the frequency dividing means. N (N is a real number), the integer value when the decimal place of the frequency ratio N is rounded up is N1, and the integer value when the frequency ratio N is rounded down is N2. Calculating means for obtaining a correction value by performing a calculation in synchronization with an output of the variable frequency dividing means based on a value obtained by multiplying any one of the clock pulse and the frequency ratio of the capstan FG signal S1, The output of the variable frequency dividing means is changed according to the output of the arithmetic means. Correcting means for correcting the timing; detecting whether or not the output of the calculating means is equal to or more than a predetermined value at the timing of the signal from the variable frequency dividing means; And switching means for setting the second frequency division ratio as the frequency division ratio of the variable frequency division means when it is detected as no, and the output of the correction means as the output S3 of the frequency division means, The capstan motor is controlled according to the phase error signal.
作用 本発明は上記した構成により、演算手段は差分値（Ｎ
−N1またはＮ−N2）にクロックパルスと入力信号の周波
数比を乗じた値をもとに補正値を算出し、切換手段は演
算手段の出力が所定値以上か否かで可変分周手段の分周
比を切り換え、補正手段は演算手段の出力する補正値で
可変分周手段の出力のタイミングを補正することによ
り、入力信号を非整数分周できる分周装置を具現するこ
とができる。Operation According to the present invention, with the above-described configuration, the calculating means calculates the difference value (N
−N1 or N−N2) to calculate a correction value based on a value obtained by multiplying the frequency ratio between the clock pulse and the input signal, and the switching means determines whether the output of the arithmetic means is equal to or greater than a predetermined value. By switching the frequency division ratio and correcting the output timing of the variable frequency dividing means with the correction value output by the calculating means, it is possible to realize a frequency dividing device capable of dividing the input signal by a non-integer number.
また、上記分周装置をキャプスタンサーボ装置の分周
手段として用いることにより、キャプスタンFG信号を所
望の周波数に分周することができるため、設計上の制約
が全くないキャプスタンサーボ装置を具現することがで
きる。In addition, by using the above-mentioned frequency dividing device as a frequency dividing means of a capstan servo device, the capstan FG signal can be frequency-divided to a desired frequency, thereby realizing a capstan servo device having no design restrictions at all. can do.
実施例 以下、本発明の実施例について、図面を参照しながら
説明する。Embodiments Hereinafter, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の実施例における分周装置と、その分
周装置を分周手段として用いたキャプスタンサーボ装置
を示すブロック図である。FIG. 1 is a block diagram showing a frequency dividing device according to an embodiment of the present invention and a capstan servo device using the frequency dividing device as frequency dividing means.
第１図において、１はキャプスタンモータ、２はキャ
プスタンモータ１の回転数を検出しキャプスタンFG信号
S1を得るFG、３は基準信号S2が入力される入力端子であ
る。４は入力信号を非整数分周（整数分周を含む）する
分周装置であり、またFG信号S1を入力信号として非整数
分周するキャプスタンサーボ装置の分周手段である。５
は基準信号S2と分周手段４の出力であるPG信号S3を比較
信号として位相比較し位相誤差信号S4を検出する位相比
較手段、６はFG信号S1を周波数弁別して速度誤差信号S5
を検出する速度比較手段、７は位相誤差信号S4と速度誤
差信号S5を混合する混合手段であり、キャプスタンモー
タ１は混合手段７の出力S6により制御される。In FIG. 1, reference numeral 1 denotes a capstan motor, and 2 denotes a rotation speed of the capstan motor 1 and a capstan FG signal.
FG 3 for obtaining S1 is an input terminal to which the reference signal S2 is input. Reference numeral 4 denotes a frequency divider for dividing the input signal by a non-integer number (including an integer number), and a frequency dividing means of a capstan servo device for dividing the input signal by the FG signal S1 as a non-integer number. 5
Is a phase comparison means for comparing the phase of the reference signal S2 with the PG signal S3 output from the frequency dividing means 4 as a comparison signal to detect a phase error signal S4, and 6 is a frequency error signal S5 for discriminating the frequency of the FG signal S1.
Is a mixing means for mixing the phase error signal S4 and the speed error signal S5, and the capstan motor 1 is controlled by the output S6 of the mixing means 7.
また、８〜11は分周手段（すなわち、分周装置）４の
内部構成手段であり、８はFG信号（すなわち、入力信
号）S1を可変分周する可変分周手段、９は可変分周手段
８の可変分周出力S7に同期して演算する演算手段、10は
演算手段９の演算出力S8に応じて可変分周手段８の可変
分周出力S7のタイミングを補正する補正手段、11は演算
手段９の演算出力S8に応じて切換信号S9を作成し可変分
周手段８の分周比を切り換える切換手段であり、補正手
段10より分周手段（すなわち、分周装置）４の分周出力
すなわちPG信号（すなわち、出力信号）S3を得ている。Reference numerals 8 to 11 denote internal components of the frequency dividing means (that is, frequency dividing device) 4, 8 is a variable frequency dividing means for variably dividing the FG signal (that is, input signal) S1, and 9 is a variable frequency dividing means. A calculating means for calculating in synchronization with the variable frequency dividing output S7 of the means 8; a correcting means 10 for correcting the timing of the variable frequency dividing output S7 of the variable frequency dividing means 8 according to the calculating output S8 of the calculating means 9; This is switching means for generating a switching signal S9 in accordance with the operation output S8 of the operation means 9 and switching the frequency dividing ratio of the variable frequency dividing means 8, and the dividing means of the frequency dividing means (that is, the frequency dividing device) 4 by the correcting means 10. An output, that is, a PG signal (that is, an output signal) S3 is obtained.
以上のように構成された本実施例の分周装置とキャプ
スタンサーボ装置について、以下その動作について説明
する。The operation of the frequency dividing device and the capstan servo device of the present embodiment configured as described above will be described below.
キャプスタンモータ１の回転によりFG2から得られるF
G信号S1は、分周手段４と速度比較手段６に入力され
る。分周手段４ではFG信号S1を基準信号S2の周波数に等
しくなるように非整数分周し、分周出力すなわちPG信号
S3を作成する。このPG信号S3は基準信号S2と共に位相比
較手段５に入力され、位相比較されて位相誤差信号S4を
検出する。一方、速度比較手段６はFG信号S1を周波数弁
別することにより速度誤差信号S5を検出する。位相誤差
信号S4と速度誤差信号S5は混合手段７において混合し、
混合出力S6を得る。そして、この混合出力S6によりキャ
プスタンモータ１の回転速度と位相が制御される。な
お、速度比較手段６はキャプスタンモータ１に直流モー
タを用いる場合は必要であるが、速度制御が不要なモー
タ例えば同期モータを用いる場合などでは不要である。
この場合、混合手段７も不要であり、位相誤差出力S4に
より直接キャプスタンモータ１を制御することができ
る。F obtained from FG2 by rotation of capstan motor 1
The G signal S1 is input to the frequency dividing means 4 and the speed comparing means 6. The dividing means 4 divides the FG signal S1 by a non-integer number so as to be equal to the frequency of the reference signal S2, and outputs a divided output, that is, a PG signal
Create S3. The PG signal S3 is input to the phase comparison means 5 together with the reference signal S2, and the phases are compared to detect a phase error signal S4. On the other hand, the speed comparison means 6 detects the speed error signal S5 by discriminating the frequency of the FG signal S1. The phase error signal S4 and the speed error signal S5 are mixed in the mixing means 7,
A mixed output S6 is obtained. The rotation speed and phase of the capstan motor 1 are controlled by the mixed output S6. The speed comparison means 6 is necessary when a DC motor is used as the capstan motor 1, but is unnecessary when a motor that does not require speed control, for example, when a synchronous motor is used.
In this case, the mixing means 7 is unnecessary, and the capstan motor 1 can be directly controlled by the phase error output S4.
以上はキャプスタンサーボ装置の動作説明であり、本
発明は特に分周手段（すなわち、分周装置）４に特徴を
有するものであり、以下、分周手段（すなわち、分周装
置）４の動作について説明する。The above is the description of the operation of the capstan servo device. The present invention is particularly characterized by the frequency dividing means (that is, the frequency dividing device) 4. Hereinafter, the operation of the frequency dividing means (that is, the frequency dividing device) 4 will be described. Will be described.
可変分周手段８はFG信号（すなわち、入力信号）S1を
可変分周する。可変分周手段８の可変分周出力S7は演算
手段９と補正手段10に入力する。演算手段９は可変分周
出力S7に同期して必要な演算を行い、演算出力S8を作成
する。補正手段10は演算出力S8に応じて可変分周出力S7
のタイミングを補正する。切換手段11は演算出力S8に応
じて切換信号S9を作成し、可変分周手段８の分周比を切
り換える。そして、補正手段10から分周手段（すなわ
ち、分周装置）４の分周出力であるPG信号（すなわち、
出力信号）S3を得ている。The variable frequency dividing means 8 variably frequency-divides the FG signal (that is, the input signal) S1. The variable frequency dividing output S7 of the variable frequency dividing means 8 is input to the calculating means 9 and the correcting means 10. The calculation means 9 performs necessary calculations in synchronization with the variable frequency division output S7, and creates a calculation output S8. The correction means 10 is provided with a variable frequency dividing output S7 according to the arithmetic output S8.
Correct the timing of. The switching means 11 generates a switching signal S9 according to the operation output S8, and switches the frequency division ratio of the variable frequency dividing means 8. Then, the PG signal (that is, the divided output of the frequency dividing means (that is, the frequency dividing device) 4) from the correcting means 10 (that is,
Output signal) S3.
ここで、可変分周手段８による分周が整数分周でよい
場合は演算手段９による演算は行わず、切換手段11によ
る分周比の切り換えも行わない。言うまでもなく、この
場合には手段９〜11は不要である。すなわち、分周手段
（分周装置）４は非整数分周のとき、その特徴を遺憾な
く発揮するものであり、整数分周も併せてできると言う
ものである。これにより、整数分周と非整数分周とがで
きる分周手段（分周装置）４を具現することができる。Here, when the frequency division by the variable frequency dividing means 8 may be an integer frequency dividing, the calculation by the arithmetic means 9 is not performed, and the switching of the frequency dividing ratio by the switching means 11 is not performed. Needless to say, in this case, the means 9 to 11 are unnecessary. In other words, the frequency dividing means (frequency dividing device) 4 can fully exhibit its features when performing non-integer frequency division, and can also perform integral frequency division. Thus, the frequency dividing means (frequency dividing device) 4 capable of performing integer frequency division and non-integer frequency division can be realized.
第２図は本発明における分周手段（分周装置）４の動
作例を示す波形図である。ここで、可変分周手段８は分
周用のカウンタにアップカウンタを用いた例を示し、PG
信号（出力信号）S3は周期がFG信号（入力信号）S1の3.
7倍である例を示す。また、補正手段10は補正の細かさ
をFG信号（入力信号）S1の周期の1/10とした例を示す。
従って、補正手段10ではFG信号（入力信号）S1の10倍の
周波数のクロックを用いてタイミング補正すればよく、
これはディジタル遅延回路を用いて容易に実現できる。
なお、PG信号（出力信号）S3とFG信号（入力信号）S1の
周期比3.7は、クロックのパルス数に換算すれば37であ
る。また、演算手段には９〜０までの計数が繰り返しで
きるダウンカウンタを用い、可変分周出力S7に同期して
３だけ減算する例を示した。この減算値は40から37を引
いた値であり、FG信号（入力信号）の整数倍の周期に対
する差分である。ここでもし、０〜９まで繰り返し計数
するアップカウンタを用いるのであれば、37から30を引
いた差分値７を加算するようにすればよい。制御手段９
の演算速度は補正手段10が補正値を必要とする直前まで
に終了していればよい。また、図示の時刻t0〜t12はFG
信号S1の3.7倍の周期すなわちPG信号（出力信号）の周
期を刻んだものである。FIG. 2 is a waveform chart showing an operation example of the frequency dividing means (frequency dividing device) 4 in the present invention. Here, the variable frequency dividing means 8 shows an example in which an up counter is used as a frequency dividing counter.
The signal (output signal) S3 has a period equal to that of the FG signal (input signal) S1.
Here is an example that is 7 times. Further, an example is shown in which the correction means 10 sets the fineness of the correction to 1/10 of the period of the FG signal (input signal) S1.
Therefore, the correction means 10 may correct the timing using a clock having a frequency 10 times the frequency of the FG signal (input signal) S1.
This can be easily realized using a digital delay circuit.
The cycle ratio 3.7 between the PG signal (output signal) S3 and the FG signal (input signal) S1 is 37 in terms of the number of clock pulses. Also, an example has been shown in which a down counter capable of repeating counting from 9 to 0 is used as the calculating means, and 3 is subtracted in synchronization with the variable frequency dividing output S7. This subtraction value is a value obtained by subtracting 37 from 40, and is a difference with respect to an integral multiple cycle of the FG signal (input signal). Here, if an up counter that repeatedly counts from 0 to 9 is used, a difference value 7 obtained by subtracting 30 from 37 may be added. Control means 9
It is sufficient that the calculation speed is completed immediately before the correction means 10 needs the correction value. In addition, the times t0 to t12 shown in FIG.
This is obtained by engraving a cycle 3.7 times that of the signal S1, that is, a cycle of the PG signal (output signal).
第２図において、波形ＡはFG信号（入力信号）S1を、
波形Ｂは可変分周手段８の分周動作を、波形ＣN,C1は可
変分周手段８の計数値N,1をデコードした出力（可変分
周出力S7N,S71）を、波形Ｄは演算手段９の演算動作す
なわち３を減算する動作を、波形Ｅは切換手段11におい
て演算出力S8を所定値（ここでは３）と大小比較した出
力（所定値以上なら「Ｈ」、未満なら「Ｌ」）を、波形
Ｆはこの比較出力を可変分周出力S7Nの立ち下がりでラ
ッチした出力すなわち切換信号S9を、波形Ｇは補正手段
10において可変分周出力S7Nの立ち上がりを演算手段９
の演算出力S8により補正した出力（パルスの幅が補正量
を現わす）を、波形Ｈはこの補正出力の立ち下がりによ
り作成したパルスすなわちPG信号（出力信号）S3を示
す。In FIG. 2, a waveform A represents an FG signal (input signal) S1,
Waveform B represents the frequency dividing operation of the variable frequency dividing means 8, waveforms CN and C1 represent the outputs (variable frequency dividing outputs S7N and S71) obtained by decoding the count values N and 1 of the variable frequency dividing means 8, and waveform D represents the calculating means. In the arithmetic operation 9, that is, the operation of subtracting 3, the waveform E is an output obtained by comparing the arithmetic output S 8 with a predetermined value (here, 3) in the switching means 11 (“H” if the value is greater than the predetermined value, “L” if less than the predetermined value). A waveform F represents an output obtained by latching this comparison output at the falling edge of the variable frequency divided output S7N, that is, a switching signal S9, and a waveform G represents a correction means.
In step 10, the rising edge of the variable frequency dividing output S7N is calculated by the calculating means 9.
The waveform H indicates a pulse generated by the fall of the corrected output, that is, a PG signal (output signal) S3.
今、PG信号（出力信号）S3の周期はFG信号（入力信
号）S1の周期の3.7倍であるから、その前後の整数分周
の値４、３に比べて−0.3、＋0.7の差分がある。これは
クロックパルス数に換算すると−３、＋７である。従っ
て、単純に整数分周したのではPG信号（出力信号）S3の
周波数より低い、高い分周出力が得られ、タイミングが
位相遅れ、進みの方向へどんどんずれていき、結局、所
望とするPG信号（出力信号）と同一周波数の分周出力を
得ることはできない。Now, since the cycle of the PG signal (output signal) S3 is 3.7 times the cycle of the FG signal (input signal) S1, the difference of -0.3 and +0.7 compared to the integer division values 4 and 3 before and after that. There is. These are -3 and +7 in terms of the number of clock pulses. Therefore, if the frequency is simply divided by an integer, a frequency-divided output that is lower and higher than the frequency of the PG signal (output signal) S3 is obtained, and the timing is phase-lagged and shifts more and more in the leading direction. A frequency-divided output having the same frequency as the signal (output signal) cannot be obtained.
そこで、本発明は可変分周手段において切換信号S9
（波形Ｆ参照）により３と４（ロウのとき３分周、ハイ
のとき４分周）の分周比切り換えを行い、t0〜t12の各
時刻より早めに可変分周出力S7N（波形ＣN参照）を得
て、これを補正手段10で演算出力S8（波形Ｄ参照）によ
り補正することにより、t0〜t12と同タイミングの出力
信号S3（波形Ｈ参照）を得るようにしたものである。Accordingly, the present invention provides a switching signal S9 in the variable frequency dividing means.
The frequency division ratio is switched between 3 and 4 (divide by 3 when low and divide by 4 when high) by (see waveform F), and the variable frequency division output S7N (see waveform CN) earlier than each time from t0 to t12. ), And the output signal S3 (see waveform H) at the same timing as t0 to t12 is obtained by correcting this with the calculation output S8 (see waveform D) by the correction means 10.
今、説明の都合上t0の時刻がFG信号（入力信号）S1
（波形Ａ参照）の立ち上がりに一致しているとして説明
する。実際にはどの時刻からスタートしても構わず、そ
れは演算出力S8によって決定される。時刻t0の演算出力
S8は０である。演算手段９は減算する場合（波形Ｄ参
照）を示した。補正手段10は補正の細かさを1/10とした
から、10通りの補正ができればよい。従って、演算手段
９は９〜０までの10通りの値が出力できればよく、これ
が波形Ｄに示す減算に対応している。波形図から判るよ
うに、t0〜t1,t3〜t4,t6〜t7,t10〜t11の間では３分周
とし、t1〜t2,t2〜t3,t4〜t5,t5〜t6,t7〜t8,t8〜t9,t9
〜t10,t11〜t12の間では４分周とすれば、各時刻t0〜t1
2より早めに可変分周出力S7N（波形ＣN参照）を得るこ
とができる。このとき、可変分周出力S7Nの立ち上がり
と各時刻との差は、t0〜t12でそれぞれ０、７、４、
１、８、５、２、９、６、３、０、７、４である。従っ
て、この値を補正値として用いれば、所望とするタイミ
ングのPG信号S3を得ることができる。波形Ｇはその補正
量を示すが、各補正量は一つ前の値から３だけ減算した
値になっている。これは、前記した差分−３に相当す
る。そして、この演算をした値が波形Ｄに示す演算出力
S8である。ここで、演算手段による演算は、各時刻より
後で、かつ次の補正が始まる前までの間に行えばよい。
図例では波形C1に示す可変分周出力S71を用い、この信
号の立ち下がりに同期して演算している。Now, for the sake of explanation, the time t0 is set to the FG signal (input signal) S1.
(See waveform A). Actually, it may be started from any time, which is determined by the operation output S8. Operation output at time t0
S8 is 0. The calculation means 9 has shown the case of subtraction (see waveform D). Since the correction means 10 has set the fineness of the correction to 1/10, it is sufficient if ten kinds of corrections can be made. Therefore, the arithmetic means 9 only needs to be able to output ten values from 9 to 0, and this corresponds to the subtraction shown in the waveform D. As can be seen from the waveform diagram, the frequency is divided by 3 between t0 to t1, t3 to t4, t6 to t7, t10 to t11, and t1 to t2, t2 to t3, t4 to t5, t5 to t6, t7 to t8, t8〜t9, t9
If the frequency is divided by 4 between ~ t10 and t11 ~ t12, each time t0 ~ t1
The variable frequency divided output S7N (see waveform CN) can be obtained earlier than 2. At this time, the difference between the rising of the variable frequency dividing output S7N and each time is 0, 7, 4,
1, 8, 5, 2, 9, 6, 3, 0, 7, and 4. Therefore, if this value is used as a correction value, a PG signal S3 at a desired timing can be obtained. The waveform G shows the correction amount, and each correction amount is a value obtained by subtracting 3 from the immediately preceding value. This corresponds to the aforementioned difference -3. The calculated value is the calculated output
S8. Here, the calculation by the calculation means may be performed after each time and before the next correction starts.
In the illustrated example, the variable frequency division output S71 shown in the waveform C1 is used, and the calculation is performed in synchronization with the fall of this signal.
一方、可変分周手段８における分周比の切り換えは、
一つ前の演算出力S8が３以上のとき４分周、３未満のと
き３分周とすればよい。これは、切換手段11において演
算出力S8を所定値（ここでは３）と大小比較して出力を
得、この大小比較出力を可変分周出力S7Nの立ち下がり
でラッチして切換信号S9を作成し、この切換信号S9で切
り換えればよい。図例では波形Ｆに示す切換信号S9がロ
ウのとき分周比Ｎ＝３、ハイのときＮ＝４としている。
ここで、大小比較に用いた所定値は前記した差分−３に
対応している。これは、一つ前の補正値が３未満の場合
は次の補正値が７以上であること、即ち、次の分周比が
小さくなることを現わしている。On the other hand, switching of the frequency division ratio in the variable frequency dividing means 8 is as follows.
When the immediately preceding calculation output S8 is 3 or more, the frequency should be divided by 4 and when it is less than 3, the frequency should be divided by 3. That is, the switching means 11 compares the operation output S8 with a predetermined value (3 in this case) to obtain an output, and latches the comparison output at the falling edge of the variable frequency dividing output S7N to generate a switching signal S9. Switching may be performed with this switching signal S9. In the illustrated example, the frequency division ratio N = 3 when the switching signal S9 shown in the waveform F is low, and N = 4 when the switching signal S9 is high.
Here, the predetermined value used for the magnitude comparison corresponds to the aforementioned difference -3. This means that if the previous correction value is less than 3, the next correction value is 7 or more, that is, the next frequency division ratio becomes smaller.
以上の如くして、可変分周手段８の可変分周出力S7に
同期して演算手段９で演算し、その演算出力S8に応じて
可変分周手段８における分周比の切り換えと、補正手段
10におけるタイミング補正とを行い、補正手段10より所
望とする周波数のPG信号（出力信号）S3を得ることがで
きる。この信号S3が分周手段（分周装置）４の分周出力
である。As described above, the calculation is performed by the calculating means 9 in synchronization with the variable frequency dividing output S7 of the variable frequency dividing means 8, and the frequency dividing ratio in the variable frequency dividing means 8 is switched according to the calculated output S8,
The timing correction in step 10 is performed, and a PG signal (output signal) S3 having a desired frequency can be obtained from the correction unit 10. This signal S3 is the frequency division output of the frequency dividing means (frequency dividing device) 4.
なお、上記の説明では可変分周手段８の可変分周出力
S7Nの立ち上がりをタイミング補正し、可変分周出力S71
の立ち上がりに同期して演算する場合について示した
が、これに限定されるものではない。また、演算手段９
はハード的に構成する場合はダウンカウンタで減算器を
構成すればよく、ソフト的に構成する場合はマイクロコ
ンピュータで減算のプログラムを実行させることで可能
である。In the above description, the variable frequency dividing output of the variable frequency dividing means 8 is used.
The timing of the rising edge of S7N is corrected, and the variable frequency dividing output S71
Is described in the case where the calculation is performed in synchronization with the rising edge of, but the present invention is not limited to this. The operation means 9
In the case of a hardware configuration, the down-counter may be configured by a down counter, and in the case of a software configuration, the subtraction program can be executed by a microcomputer.
以上は、本発明における分周手段（分周装置）４の実
施動作例を数値を交えて説明したものであるが、より一
般的な説明をすると、 （１） まず、PG信号（出力信号）S3の周波数f PGに対
するFG信号（入力信号）S1の周波数f FGの倍率f FG/f P
Gを求める。これが前記の3.7倍である。The above is a description of an example of the operation of the frequency dividing means (frequency dividing device) 4 according to the present invention, using numerical values. A more general description is as follows: (1) First, a PG signal (output signal) FG signal (input signal) to frequency f PG of S3 Magnification f FG / f P of frequency f FG of S1
Ask for G. This is 3.7 times the above.
（２） f FG/f PGの点以下の位を切り上げたときの整
数値N1と、切り捨てたときの整数値N2を求める。これが
可変分周手段８での分周比であり、前記の値に対応させ
ればN1＝4,N2＝３（N1＝N2＋１）である。(2) Calculate the integer value N1 when the value below the point of f FG / f PG is rounded up and the integer value N2 when the value is rounded down. This is the frequency division ratio in the variable frequency dividing means 8, and N1 = 4 and N2 = 3 (N1 = N2 + 1) if they correspond to the above values.
（３） N1,N2からf FG/f PGを引いた差分に、FG信号
（入力信号）S1の周波数f FGに対する補正手段10で用い
るクロック周波数f CKの倍率f CK/f FGを掛けて、クロ
ックパルス数に換算した差分M-、M+を求める。(3) The difference obtained by subtracting f FG / f PG from N 1 and N 2 is multiplied by a magnification f CK / f FG of the clock frequency f CK used in the correcting means 10 with respect to the frequency f FG of the FG signal (input signal) S 1, The differences M - and M + converted into the number of clock pulses are obtained.
M-＝（f FG/f PG−N1）・f CK/f FG、 M+＝（f FG/f PG−N2）・f CK/f FG であり、前記の値に対応させれば、M-＝−３、M+＝＋７
であり、演算手段９における減算値、加算値である。M − = (f FG / f PG−N1) · f CK / f FG and M + = (f FG / f PG−N2) · f CK / f FG. - =-3, M + = + 7
Are the subtraction value and the addition value in the calculating means 9.
以上、本発明の主要部をなす分周手段（分周装置）の
説明を行ったが、入力信号を非整数分周できる分周装置
を具現できるとともに、この分周装置をキャプスタンサ
ーボ装置の分周手段として用いることにより、キャプス
タンFG信号S1が位相比較の基準信号S2の周波数の整数倍
でない場合でも、キャプスタンFG信号S1を非整数分周す
ることにより、基準信号S2と同一周波数のPG信号S3を得
ることができる。これにより、キャプスタンの軸径Ｄお
よびFGの歯数Ｚを任意に選定することのできるキャプス
タンサーボ装置を具現することができる。The frequency dividing means (frequency dividing device) constituting the main part of the present invention has been described above. A frequency dividing device capable of dividing an input signal by a non-integer number can be realized. Even when the capstan FG signal S1 is not an integral multiple of the frequency of the phase comparison reference signal S2 by using the frequency dividing means, the capstan FG signal S1 is frequency-divided by a non-integer, thereby obtaining the same frequency as the reference signal S2. The PG signal S3 can be obtained. Thus, a capstan servo device that can arbitrarily select the shaft diameter D of the capstan and the number of teeth Z of the FG can be realized.
発明の効果 以上のように本発明は、入力信号を非整数分周できる
分周装置を具現できるとともに、この分周装置をキャプ
スタンサーボ装置の分周手段として用いることにより、
キャプスタンの軸径ＤおよびFGの歯数Ｚを任意に選定す
ることが可能となり、軸径Ｄおよび歯数Ｚの制約を全く
受けないキャプスタンサーボ装置を具現することができ
る効果がある。Effect of the Invention As described above, the present invention can implement a frequency dividing device capable of dividing an input signal by a non-integer number, and by using this frequency dividing device as a frequency dividing means of a capstan servo device,
It is possible to arbitrarily select the shaft diameter D of the capstan and the number of teeth Z of the FG, and there is an effect that a capstan servo device that is not restricted at all by the shaft diameter D and the number of teeth Z can be realized.
第１図は本発明の実施例における分周装置とキャプスタ
ンサーボ装置の構成を示すブロック図、第２図は本発明
の主要部である分周手段（分周装置）の動作例を示す波
形図である。 ４……分周手段（分周装置）、５……位相比較手段、６
……速度比較手段、 ７……混合手段、８……可変分周手段、９……演算手
段、10……補正手段、 11……切換手段。FIG. 1 is a block diagram showing a configuration of a frequency dividing device and a capstan servo device in an embodiment of the present invention, and FIG. 2 is a waveform showing an operation example of frequency dividing means (frequency dividing device) which is a main part of the present invention. FIG. 4 ... frequency dividing means (frequency dividing device), 5 ... phase comparing means, 6
... Speed comparing means 7 mixing means 8 variable frequency dividing means 9 arithmetic means 10 correcting means 11 switching means.
フロントページの続き (56)参考文献 特開 昭63−15517（ＪＰ，Ａ) 特開 昭57−50001（ＪＰ，Ａ) 特開 昭62−62462（ＪＰ，Ａ) 特開 昭59−28267（ＪＰ，Ａ) 特開 昭63−59216（ＪＰ，Ａ) 特開 昭62−208451（ＪＰ，Ａ) 特開 昭54−150060（ＪＰ，Ａ)Continuation of the front page (56) References JP-A-63-15517 (JP, A) JP-A-57-50001 (JP, A) JP-A-62-6462 (JP, A) JP-A-59-28267 (JP) JP-A-63-59216 (JP, A) JP-A-62-208451 (JP, A) JP-A-54-150060 (JP, A)
Claims (3)
と、 前記入力信号S1と出力信号S3の周波数比をＮ（Ｎは実
数）とし、その周波数比Ｎの小数点以下の位を切り上げ
たときの整数値をN1、切り捨てたときの整数値をN2とし
たときに、差分値Ｎ−N1またはＮ−N2の何れか一方にク
ロックパルスと前記入力信号S1の周波数比を乗じた値を
もとに、前記可変分周手段の出力に同期して演算するこ
とにより補正値を得る演算手段と、 前記演算手段の出力に応じて前記可変分周手段の出力の
タイミングを補正する補正手段と、 前記演算手段の出力が所定値以上か否かを前記可変分周
手段からの信号のタイミングで検出し、所定値以上と検
出した場合は第１の分周比を、否と検出した場合は第２
の分周比を前記可変分周手段の分周比として設定する切
換手段とを具備し、 前記補正手段より前記出力信号S3を得ることを特徴とす
る分周装置。1. A variable frequency dividing means for variably dividing an input signal S1, a frequency ratio between the input signal S1 and an output signal S3 being N (N is a real number), and the decimal place of the frequency ratio N is rounded up. When the integer value at the time of cutting is N1, and the integer value at the time of truncation is N2, a value obtained by multiplying one of the difference values N-N1 or N-N2 by the frequency ratio of the clock pulse and the input signal S1 is obtained. Calculation means for obtaining a correction value by calculating in synchronization with the output of the variable frequency dividing means, and correcting means for correcting the output timing of the variable frequency dividing means according to the output of the computing means. Detecting whether or not the output of the arithmetic means is equal to or more than a predetermined value at the timing of a signal from the variable frequency dividing means; if detecting the output is equal to or more than the predetermined value, the first frequency division ratio; Second
Switching means for setting the frequency dividing ratio of the variable frequency dividing means as the frequency dividing ratio of the variable frequency dividing means, and obtaining the output signal S3 from the correcting means.
周手段と、 前記分周手段の出力S3を比較信号として基準信号との位
相比較により位相誤差信号を検出する位相比較手段とを
具備し、 前記分周手段は、 前記キャプスタンFG信号S1を可変分周する可変分周手段
と、 前記キャプスタンFG信号S1と前記分周手段の出力S3の周
波数比をＮ（Ｎは実数）とし、その周波数比Ｎの小数点
以下の位を切り上げたときの整数値をN1、切り捨てたと
きの整数値をN2としたときに、差分値Ｎ−N1またはＮ−
N2の何れか一方にクロックパルスと前記キャプスタンFG
信号S1の周波数比を乗じた値をもとに、前記可変分周手
段の出力に同期して演算することにより補正値を得る演
算手段と、 前記演算手段の出力に応じて前記可変分周手段の出力の
タイミングを補正する補正手段と、 前記演算手段の出力が所定値以上か否かを前記可変分周
手段からの信号のタイミングで検出し、所定値以上と検
出した場合は第１の分周比を、否と検出した場合は第２
の分周比を前記可変分周手段の分周比として設定する切
換手段とを具備し、 前記補正手段の出力を前記分周手段の出力S3とすると共
に、前記位相誤差信号に応じてキャプスタンモータを制
御することを特徴とするキャプスタンサーボ装置。2. A frequency dividing means for dividing the capstan FG signal S1 by a non-integer number, and a phase comparing means for detecting a phase error signal by comparing a phase with a reference signal using an output S3 of the frequency dividing means as a comparison signal. A frequency dividing means for variably dividing the capstan FG signal S1; and a frequency ratio between the capstan FG signal S1 and the output S3 of the frequency dividing means being N (N is a real number). When the integer value of the frequency ratio N when rounded up to the decimal point is N1, and the integer value when rounded down is N2, the difference value N-N1 or N-
A clock pulse and the capstan FG are applied to one of N2.
Calculating means for obtaining a correction value by performing a calculation in synchronization with an output of the variable frequency dividing means based on a value obtained by multiplying the frequency ratio of the signal S1, and the variable frequency dividing means in accordance with an output of the calculating means A correcting means for correcting the output timing of the variable frequency dividing means; detecting whether or not the output of the calculating means is equal to or more than a predetermined value at a timing of a signal from the variable frequency dividing means; If the circumference ratio is detected as no, the second
Switching means for setting the frequency dividing ratio of the variable frequency dividing means as the frequency dividing ratio of the variable frequency dividing means. The output of the correcting means is set as the output S3 of the frequency dividing means, and the capstan is output in accordance with the phase error signal. A capstan servo device for controlling a motor.
度誤差信号を検出する速度比較手段と、 前記キャプスタンFG信号S1を非整数分周する分周手段
と、 前記分周手段の出力S3を比較信号として基準信号との位
相比較により位相誤差信号を検出する位相比較手段と、 前記速度誤差信号と前記位相誤差信号とを混合する混合
手段とを具備し、 前記分周手段は、 前記キャプスタンFG信号S1を可変分周する可変分周手段
と、 前記キャプスタンFG信号S1と前記分周手段の出力S3の周
波数比をＮ（Ｎは実数）とし、その周波数比Ｎの小数点
以下の位を切り上げたときの整数値をN1、切り捨てたと
きの整数値をN2としたときに、差分値Ｎ−N1またはＮ−
N2の何れか一方にクロックパルスと前記キャプスタンFG
信号S1の周波数比を乗じた値をもとに、前記可変分周手
段の出力に同期して演算することにより補正値を得る演
算手段と、 前記演算手段の出力に応じて前記可変分周手段の出力の
タイミングを補正する補正手段と、 前記演算手段の出力が所定値以上か否かを前記可変分周
手段からの信号のタイミングで検出し、所定値以上と検
出した場合は第１の分周比を、否と検出した場合は第２
の分周比を前記可変分周手段の分周比として設定する切
換手段とを具備し、 前記補正手段の出力を前記分周手段の出力S3とすると共
に、前記混合手段の出力に応じてキャプスタンモータを
制御することを特徴とするキャプスタンサーボ装置。3. A speed comparing means for detecting a speed error signal by frequency-discriminating the capstan FG signal S1, a frequency dividing means for dividing the capstan FG signal S1 by a non-integer number, and an output S3 of the frequency dividing means. A phase comparing unit that detects a phase error signal by comparing a phase with a reference signal as a comparison signal; and a mixing unit that mixes the speed error signal and the phase error signal. A variable frequency dividing means for variably dividing the FG signal S1; a frequency ratio between the capstan FG signal S1 and the output S3 of the frequency dividing means is N (N is a real number); When the integer value when rounded up is N1 and the integer value when rounded down is N2, the difference value N-N1 or N-
A clock pulse and the capstan FG are applied to one of N2.
Calculating means for obtaining a correction value by performing a calculation in synchronization with an output of the variable frequency dividing means based on a value obtained by multiplying the frequency ratio of the signal S1, and the variable frequency dividing means in accordance with an output of the calculating means A correcting means for correcting the output timing of the variable frequency dividing means; detecting whether or not the output of the calculating means is equal to or more than a predetermined value at a timing of a signal from the variable frequency dividing means; If the circumference ratio is detected as no, the second
Switching means for setting the frequency division ratio of the variable frequency division means as the frequency division ratio of the variable frequency division means. The output of the correction means is set as the output S3 of the frequency division means, and the output is output from the mixing means. A capstan servo device for controlling a stun motor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194089A JP2723545B2 (en) | 1988-08-03 | 1988-08-03 | Frequency divider and capstan servo device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194089A JP2723545B2 (en) | 1988-08-03 | 1988-08-03 | Frequency divider and capstan servo device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244557A JPH0244557A (en) | 1990-02-14 |
| JP2723545B2 true JP2723545B2 (en) | 1998-03-09 |
Family
ID=16318769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63194089A Expired - Fee Related JP2723545B2 (en) | 1988-08-03 | 1988-08-03 | Frequency divider and capstan servo device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2723545B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3425976B2 (en) * | 1991-10-17 | 2003-07-14 | 真作 森 | Frequency conversion circuit |
| JP5879700B2 (en) * | 2011-03-08 | 2016-03-08 | 株式会社リコー | Position detecting device and motor driving device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6058481B2 (en) * | 1980-09-10 | 1985-12-20 | 株式会社東芝 | Phase adjustment method |
| JPS5928267A (en) * | 1982-08-09 | 1984-02-14 | Nec Corp | Compressing and extending device of program play time |
| JPH067416B2 (en) * | 1985-09-12 | 1994-01-26 | シャープ株式会社 | Magnetic recording / reproducing device |
| JPS62208451A (en) * | 1986-03-10 | 1987-09-12 | Hitachi Ltd | Capstan servo device |
| JPS6315517A (en) * | 1986-07-08 | 1988-01-22 | Nec Corp | Clock generating circuit |
| JPS6359216A (en) * | 1986-08-29 | 1988-03-15 | Yokogawa Electric Corp | Frequency division circuit |
-
1988
- 1988-08-03 JP JP63194089A patent/JP2723545B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0244557A (en) | 1990-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5914997B2 (en) | Electric motor speed control device | |
| JPS5931897B2 (en) | frequency synthesizer | |
| US4145667A (en) | Phase locked loop frequency synthesizer using digital modulo arithmetic | |
| JP2723545B2 (en) | Frequency divider and capstan servo device | |
| JP2561887B2 (en) | Servo motor rotation speed counting circuit | |
| JP2986881B2 (en) | Frequency divider for phase difference pulse signal | |
| JP2659186B2 (en) | Digital variable frequency divider | |
| JPH0793570B2 (en) | Capstan servo device | |
| JPH0879029A (en) | Four-phase clock pulse generating circuit | |
| JPH07110062B2 (en) | Slow motion servo system | |
| JP2757714B2 (en) | Frame pulse generation circuit | |
| JP2641964B2 (en) | Divider | |
| JP2541109B2 (en) | PLL system offset frequency synthesis circuit | |
| JP2521319B2 (en) | Inverter control device | |
| KR0183747B1 (en) | Frequency conversion method of clock pulse | |
| JP3445389B2 (en) | VTR servo circuit | |
| JPH0767082B2 (en) | Frequency divider | |
| JP2619016B2 (en) | Digital control device | |
| JPH0130395B2 (en) | ||
| JPH0286327A (en) | Frequency divider | |
| JP3364954B2 (en) | Drive control device | |
| JPH06224748A (en) | Variable frequency divider circuit | |
| JPH10135821A (en) | Clock generating circuit | |
| JPH08274628A (en) | Digital pll | |
| JPS6141175B2 (en) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |