JP2723429B2 - Control device for synchrotron accelerator - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、シンクロトロン加速器
の高周波加速空胴のフェライトバイアス電流を制御する
シンクロトロン加速器の制御装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control apparatus for a synchrotron accelerator for controlling a ferrite bias current of a high-frequency accelerating cavity of the synchrotron accelerator.

【０００２】[0002]

【従来の技術】近年、高エネルギー粒子加速器は、様々
な分野において利用されるようになってきた。特に、シ
ンクロトロン加速器は、高エネルギー粒子の各方面への
有用性のために注目されている。2. Description of the Related Art In recent years, high energy particle accelerators have been used in various fields. In particular, synchrotron accelerators have been attracting attention due to the usefulness of high-energy particles in various fields.

【０００３】図９に、従来のシンクロトロン加速器の制
御装置の一例を示す。FIG. 9 shows an example of a conventional control device for a synchrotron accelerator.

【０００４】シンクロトロン加速器１は、ビームがリン
グ状の軌道を進行する図示しない真空容器とビームの進
行方向を変える偏向電磁石２とビームの水平、垂直方向
の発散を抑制するための図示しない四極電磁石と、ビー
ムに高周波の加速電圧Ｖｃを印加し高エネルギー状態ま
で加速するための高周波加速空胴３とからなり、これら
により真空ダクト中のビームを軌道上に周回させる。ビ
ームは真空ダクト中を周回しながら高周波加速空胴３を
通過する毎に高周波の加速電圧Ｖｃが印加され、徐々に
高速エネルギー状態まで加速される。The synchrotron accelerator 1 includes a vacuum vessel (not shown) in which the beam travels in a ring-like orbit, a deflection electromagnet 2 for changing the traveling direction of the beam, and a quadrupole electromagnet (not shown) for suppressing the divergence of the beam in the horizontal and vertical directions. And a high-frequency accelerating cavity 3 for applying a high-frequency accelerating voltage Vc to the beam and accelerating it to a high-energy state, whereby the beam in the vacuum duct orbits on an orbit. Each time the beam passes through the high-frequency acceleration cavity 3 while circulating in the vacuum duct, a high-frequency acceleration voltage Vc is applied, and the beam is gradually accelerated to a high-speed energy state.

【０００５】さらに、高周波加速空胴３には、フェライ
トコア４を設けフェライトコア巻線４ａを装着し、この
フェライトコア巻線４ａへフェライトバイアス電源６か
らフェライトバイアス電流Ｉｂを調整して供給し、高周
波加速空胴３の共振周波数を変化するようにしている。Further, a ferrite core 4 is provided in the high-frequency accelerating cavity 3, and a ferrite core winding 4a is mounted thereon. A ferrite bias power supply 6 adjusts and supplies a ferrite bias current Ib to the ferrite core winding 4a. The resonance frequency of the high-frequency acceleration cavity 3 is changed.

【０００６】シンクロトロン加速器１の制御装置では、
計算機５と基準信号を発生する基準信号発生器７とがＧ
ＰーＩＢ８で接続され、同期信号としてのクロック信号
ａやマスタパルス信号などのイベント信号ｂの各基準信
号がタイミング制御装置９から基準信号発生器７へ出力
される。これにより基準信号発生器７から励振加速周波
数基準信号と加速電圧信号とが図示省略する加速制御回
路へ出力されると共に、フェライトバイアス電流基準信
号ｅが加算器１０を経由してフェライトバイアス電源装
置６へ出力される。[0006] In the control device of the synchrotron accelerator 1,
The computer 5 and the reference signal generator 7 for generating the reference signal are G
Each reference signal is connected by P-IB 8, and each reference signal of a clock signal a as a synchronization signal and an event signal b such as a master pulse signal is output from the timing control device 9 to the reference signal generator 7. As a result, the excitation acceleration frequency reference signal and the acceleration voltage signal are output from the reference signal generator 7 to an acceleration control circuit (not shown), and the ferrite bias current reference signal e is supplied via the adder 10 to the ferrite bias power supply device 6. Output to

【０００７】加速制御回路では、高周波電源装置１１を
駆動させる加速電圧信号を入力し、高周波電源装置１１
から励振電圧信号Ｖｇが増幅器１２へ出力される。増幅
器１２は、四極管等からなり、この四極管のグリットへ
励振電圧信号Ｖｇが印加され、四極管のプレート電流が
高周波加速空胴３に出力されて高周波共振器を形成して
いる。The acceleration control circuit inputs an acceleration voltage signal for driving the high frequency power supply 11 and
Output the excitation voltage signal Vg to the amplifier 12. The amplifier 12 is formed of a tetrode tube or the like. The excitation voltage signal Vg is applied to the grid of the tetrode tube, and the plate current of the tetrode tube is output to the high-frequency acceleration cavity 3 to form a high-frequency resonator.

【０００８】ところで、図１０は図９の高周波加速空胴
３の軌道に沿った断面の概念を示し、今、四極管１２ａ
のグリット電圧Ｖｇが基準動作点から正方向に変化する
とプレート電流が図示矢印方向に増加する。そして、右
側のフェライトコア４の磁束は図示方向に増加する。フ
ェライトコア巻線４ａは、図示するように８の字状にな
って左側と右側のフェライトコア４に磁気結合するよう
に巻回されているため左側のフェライトコア４にも同一
方向の磁束が増加する。従って、加速ギャップ３ａには
右側が＋、左側が−の極性で誘導電圧が発生する。FIG. 10 shows the concept of a cross section along the trajectory of the high-frequency accelerating cavity 3 shown in FIG.
When the grid voltage Vg changes from the reference operating point in the positive direction, the plate current increases in the direction indicated by the arrow in the figure. Then, the magnetic flux of the right ferrite core 4 increases in the illustrated direction. As shown in the figure, the ferrite core winding 4a is wound in a figure eight shape so as to be magnetically coupled to the left and right ferrite cores 4, so that the magnetic flux in the same direction also increases in the left ferrite core 4. I do. Therefore, an induced voltage is generated in the acceleration gap 3a with a polarity of + on the right side and-on the left side.

【０００９】位相差検出器１３は、図示省略するモニタ
装置に備えられ、四極管１２ａのグリット電圧Ｖｇと加
速ギャップで発生した加速電圧Ｖｃとを入力し、この両
者の位相差ΔΦを検出して、この位相差ΔΦに対応した
信号ｅ２をフィルタ１４を介して加算器１０へ出力す
る。加算器１０では、フェライトバイアス基準信号ｅ１
と信号ｅ２とが加算されて、フェライトバイアス電流信
号ｅ３がフェライトバイアス電源装置６へ入力される。The phase difference detector 13 is provided in a monitor device (not shown), and inputs the grid voltage Vg of the tetrode tube 12a and the acceleration voltage Vc generated in the acceleration gap, and detects the phase difference ΔΦ between the two. , And outputs a signal e2 corresponding to the phase difference ΔΦ to the adder 10 via the filter 14. In the adder 10, the ferrite bias reference signal e1
And the signal e2 are added, and the ferrite bias current signal e3 is input to the ferrite bias power supply device 6.

【００１０】フェライトバイアス電源装置６は、位相差
ΔΦに対応した信号ｅ２が零、つまり、励振周波数に高
周波加速空胴３の共振周波数を合わせるようにフェライ
トバイアス電流Ｉｂを変化させて出力する。すなわち、
フェライトバイアス電源装置６のフェライトバイアス電
流信号ｅ３に応じて、フェライトコア４の変分透磁率を
変化させて、共振状態を常に保つようにする。このよう
にして四極管１２ａの励振周波数が高周波加速空胴３の
共振周波数に合っていれば電力が有効に高周波加速空胴
３へ注入される。The ferrite bias power supply 6 changes and outputs the ferrite bias current Ib so that the signal e2 corresponding to the phase difference ΔΦ is zero, that is, the resonance frequency of the high-frequency accelerating cavity 3 is adjusted to the excitation frequency. That is,
The variation magnetic permeability of the ferrite core 4 is changed according to the ferrite bias current signal e3 of the ferrite bias power supply 6, so that the resonance state is always maintained. In this way, if the excitation frequency of the tetrode tube 12a matches the resonance frequency of the high-frequency acceleration cavity 3, power is effectively injected into the high-frequency acceleration cavity 3.

【００１１】ところで、フェライトバイアス電流Ｉｂの
基準値は、高周波加速空胴３の動的特性を解析的に導出
することが困難なため、フェライトバイアス電流Ｉｂの
基準値の加速周波数に対する静的特性に基づいて定めて
いる。これを図１１に示す加速周波数導出の基準となる
偏向電磁石電源出力電流パターンＰ１の時間変化、加速
電圧の振幅の基準パターンＰ２の時間変化、磁場変化に
同調した励振加速周波数基準信号としての加速周波数の
基準パターンＰ３の時間変化およびフェライトバイアス
電流基準信号ｅのフェライトバイアス電流の基準パター
ンＰ４の時間変化の様子を参照して説明する。Incidentally, since it is difficult to analytically derive the dynamic characteristics of the high-frequency accelerating cavity 3, the reference value of the ferrite bias current Ib is different from the static characteristic of the reference value of the ferrite bias current Ib with respect to the acceleration frequency. It is determined based on: The acceleration frequency as the excitation acceleration frequency reference signal synchronized with the time change of the bending electromagnet power supply output current pattern P1, the time change of the acceleration voltage amplitude reference pattern P2, and the magnetic field change is shown in FIG. This will be described with reference to the time change of the reference pattern P3 and the time change of the reference pattern P4 of the ferrite bias current of the ferrite bias current reference signal e.

【００１２】まず、各基準信号は、タイミング制御装置
９から基準信号発生器７にクロック信号ａに同期したイ
ベント信号ｂが順次、制御対象機器に対して順次出力さ
れる。マスター信号ｂ７がタイミング制御装置９から基
準信号発生器７に対して出力される。これに続いて、キ
ャプチャー信号ｂ１が出力され、ビームのバンチ化（バ
ンチとは集群した荷電粒子のことである。）を開始す
る。バンチ形成後、加速開始信号ｂ２が出力され、ビー
ムの加速が開始される。ビーム加速開始後、所定のエネ
ルギーまでビームが加速された段階で、フラットトップ
信号ｂ３が出力され、各基準信号の出力は、最大のエネ
ルギーを与える時刻に移行する。First, as for each reference signal, an event signal b synchronized with the clock signal a is sequentially output from the timing control device 9 to the reference signal generator 7 sequentially to the device to be controlled. The master signal b7 is output from the timing control device 9 to the reference signal generator 7. Subsequently, the capture signal b1 is output, and bunching of the beam (bunch is a group of charged particles) is started. After bunch formation, an acceleration start signal b2 is output, and beam acceleration is started. After the beam acceleration is started, when the beam is accelerated to a predetermined energy, the flat top signal b3 is output, and the output of each reference signal shifts to a time at which the maximum energy is given.

【００１３】なお、ここで、使用されるクロック信号ａ
には、図１１のＴクロックａ１とＢクロックａ２の２種
類があり、その切替えは、イベント信号ｂにより制御さ
れる。Ｔクロックａ１は、数ｋＨｚ以上の一定周波数を
持つクロックである。Ｂクロックａ２は、偏向電磁石２
の磁束密度が一定量だけ変化した場合に、１パルスのみ
出力するクロックのことである。Note that the clock signal a used here is
There are two types of T clock a1 and B clock a2 in FIG. 11, and the switching is controlled by the event signal b. The T clock a1 is a clock having a constant frequency of several kHz or more. The B clock a2 is the bending electromagnet 2
Is a clock that outputs only one pulse when the magnetic flux density changes by a certain amount.

【００１４】実際の運転では、加速周波数の基準パター
ンＰ３を変化させながら高周波加速空胴３に対し、フェ
ライトバイアス電流の基準パターンＰ４をそのまま出力
すると励振電圧Ｖｇと加速電圧Ｖｃとの位相差による位
相差パターンＰ５が生じる。In actual operation, when the reference pattern P4 of the ferrite bias current is output to the high-frequency accelerating cavity 3 as it is while changing the reference pattern P3 of the acceleration frequency, the phase difference between the excitation voltage Vg and the acceleration voltage Vc is obtained. A phase difference pattern P5 occurs.

【００１５】[0015]

【発明が解決しようとする課題】しかしながら、上記し
た従来の装置では励振電圧Ｖｇと加速電圧Ｖｃとの位相
差のためビームを安定、かつ、効率的に高エネルギーま
で加速することが困難である。However, in the above-mentioned conventional apparatus, it is difficult to stably and efficiently accelerate the beam to high energy due to the phase difference between the excitation voltage Vg and the acceleration voltage Vc.

【００１６】すなわち、従来の装置では、フェライトバ
イアス電流の基準パターンＰ４は高周波加速空胴３の静
特性から共振周波数となるように決定しているため制御
系の動特性によって位相差パターンＰ５が生じる。この
場合の動特性とは、フェライトの透磁率μが高周波磁束
密度や温度に依存して変化することにより高周波加速空
胴３の共振周波数が変化してしまう等の特性を意味す
る。このため高周波加速空胴３の共振状態を常に保ち、
四極管１２ａの電力が高周波加速空胴３に有効に注入で
きないという問題がある。That is, in the conventional device, the reference pattern P4 of the ferrite bias current is determined to be the resonance frequency from the static characteristics of the high-frequency accelerating cavity 3, so that the phase difference pattern P5 is generated by the dynamic characteristics of the control system. . The dynamic characteristic in this case means a characteristic such that the resonance frequency of the high-frequency accelerating cavity 3 changes when the magnetic permeability μ of the ferrite changes depending on the high-frequency magnetic flux density or temperature. Therefore, the resonance state of the high-frequency acceleration cavity 3 is always maintained,
There is a problem that the power of the tetrode tube 12a cannot be effectively injected into the high frequency acceleration cavity 3.

【００１７】上記問題を解決するために静特性で求めた
フェライトバイアス電流パターンＰ４を動特性に基づい
て補正する必要があった。In order to solve the above problem, it is necessary to correct the ferrite bias current pattern P4 obtained from the static characteristics based on the dynamic characteristics.

【００１８】そこで、本発明は高周波加速空胴の静特性
から導出したフェライトバイアス電流の基準値に動特性
に基づく補正を加え、ビームを効率的に所定のエネルギ
ーまで加速するシンクロトロン加速器の制御装置を提供
することを目的とする。Therefore, the present invention provides a control device for a synchrotron accelerator for accelerating a beam to a predetermined energy efficiently by adding a correction based on dynamic characteristics to a reference value of a ferrite bias current derived from static characteristics of a high-frequency acceleration cavity. The purpose is to provide.

【００１９】[0019]

【課題を解決するための手段】請求項１の発明はイオン
粒子を所定の加速周波数にまで上昇させるために予め設
定された励振加速周波数基準信号とこれに対応して高周
波加速空胴の共振周波数を合わせるために予め設定され
たフェライトバイアス電流基準信号のそれぞれの基準信
号を出力するパターンメモリと、前記励振加速周波数基
準信号に基づく励振電圧信号を入力して粒子加速器の高
周波加速空胴のギャップに加速電圧信号を印加する増幅
器と、前記加速電圧信号と前記励振電圧信号とを入力し
て位相差信号を出力する位相差検出器と、前記高周波加
速空胴の共振周波数を変化させ前記位相差信号を同位相
とするために前記位相差信号と前記フェライトバイアス
電流基準信号とに基づいてフェライトコア巻線にフェラ
イトバイアス電流を供給するフェライトバイアス電源装
置とからなるシンクロトロン加速器の制御装置におい
て、所定のサンプリング周期により前記位相差信号を入
力してディジタル位相差信号に変換するアナログディジ
タル変換器と、前記ディジタル位相差信号が予め設定さ
れた許容値以内のとき、そのサンプリングされた前記デ
ィジタル位相差信号が収束したことを示す指標とそのと
きの補正係数値を補正係数メモリに保存し、前記ディジ
タル位相差信号が予め設定された許容値以外のとき補正
回数更新部の補正回数値を１単位増加する位相差判定部
と、前記サンプリングされた前記ディジタル位相差信号
が未収束のとき予め設定された補正係数の増加分と前記
補正回数値とに基づいて補正係数値を演算するフェライ
トバイアス電流の補正演算部と、前記フェライトバイア
ス電流基準信号に前記補正信号を加算し、この加算信号
に基づいて再度前記フェライトバイアス電源装置を制御
する手段と、前記補正係数メモリの保存された前記指標
から全てのサンプリングされた前記ディジタル位相差信
号が収束したか否かを判定し、この判定で収束したとき
前記補正係数メモリの補正係数値を前記パターンメモリ
に転送して収束したフェライトバイアス電流基準信号の
パターンを生成する収束判定部とからなるフェライトバ
イアス電流の学習制御装置を設けるようにしたものであ
る。According to a first aspect of the present invention, there is provided an excitation acceleration frequency reference signal preset for raising ion particles to a predetermined acceleration frequency, and a resonance frequency of a high frequency acceleration cavity corresponding thereto. A pattern memory for outputting a reference signal of each of the ferrite bias current reference signals set in advance to match the excitation voltage signal based on the excitation acceleration frequency reference signal to the gap of the high-frequency acceleration cavity of the particle accelerator. An amplifier for applying an acceleration voltage signal, a phase difference detector for inputting the acceleration voltage signal and the excitation voltage signal and outputting a phase difference signal, and changing the resonance frequency of the high-frequency acceleration cavity to produce the phase difference signal The ferrite bias current is applied to the ferrite core winding based on the phase difference signal and the ferrite bias current reference signal so that A synchrotron accelerator control device comprising a ferrite bias power supply device for supplying the phase difference signal at a predetermined sampling period and converting the digital phase difference signal into a digital phase difference signal; When the value is within the set allowable value, an index indicating that the sampled digital phase difference signal has converged and a correction coefficient value at that time are stored in a correction coefficient memory, and the digital phase difference signal is set in advance. A phase difference determination unit that increases the correction count value of the correction count update unit by one unit when the digital phase difference signal is not converged, and an increment of a preset correction coefficient when the sampled digital phase difference signal is not converged. A ferrite bias current correction calculator for calculating a correction coefficient value based on the round value, Means for adding the correction signal to the reference bias current reference signal and controlling the ferrite bias power supply again based on the added signal; and all the sampled digital positions from the index stored in the correction coefficient memory. A convergence determining unit that determines whether or not the phase difference signal has converged, and transfers a correction coefficient value of the correction coefficient memory to the pattern memory to generate a converged ferrite bias current reference signal pattern when the convergence is determined in the determination And a learning control device for the ferrite bias current.

【００２０】請求項２の発明は、イオン粒子を所定の加
速周波数にまで上昇させるために予め設定された励振加
速周波数基準信号とこれに対応して高周波加速空胴の共
振周波数を合わせるために予め設定されたフェライトバ
イアス電流基準信号のそれぞれの基準信号を出力するパ
ターンメモリと、前記励振加速周波数基準信号に基づく
励振電圧信号を入力して粒子加速器の高周波加速空胴の
ギャップに加速電圧信号を印加する増幅器と、前記加速
電圧信号と前記励振電圧信号とを入力して位相差信号を
出力する位相差検出器と、前記高周波加速空胴の共振周
波数を変化させ前記位相差信号を同位相とするために前
記位相差信号と前記フェライトバイアス電流基準信号と
に基づいてフェライトコア巻線にフェライトバイアス電
流を供給するフェライトバイアス電源装置とからなるシ
ンクロトロン加速器の制御装置において、前記位相差信
号を入力してディジタル位相差信号に変換するアナログ
ディジタル変換器と、前記ディジタル位相差信号と前記
励振加速周波数基準信号と前記フェライトバイアス電流
基準信号とに基づいて前記フェライトバイアス電流を補
正演算し補正信号を出力する補正値演算部と、前記フェ
ライトバイアス電流基準信号に前記補正信号を加算し、
この加算信号に基づいて前記フェライトバイアス電源装
置を制御するフィードバック制御部を設けるようにした
ものである。According to a second aspect of the present invention, an excitation acceleration frequency reference signal set in advance for raising ion particles to a predetermined acceleration frequency and a resonance frequency of the high frequency acceleration cavity corresponding to the reference signal are set in advance. A pattern memory for outputting a reference signal of each of the set ferrite bias current reference signals, and an excitation voltage signal based on the excitation acceleration frequency reference signal are input to apply an acceleration voltage signal to a gap of the high-frequency acceleration cavity of the particle accelerator. Amplifier, a phase difference detector that inputs the acceleration voltage signal and the excitation voltage signal and outputs a phase difference signal, and changes the resonance frequency of the high-frequency acceleration cavity so that the phase difference signal has the same phase. Therefore, a ferrite bias current is supplied to a ferrite core winding based on the phase difference signal and the ferrite bias current reference signal. A controller for a synchrotron accelerator comprising a light source bias power supply and an analog-to-digital converter for inputting the phase difference signal and converting the signal into a digital phase difference signal; the digital phase difference signal; the excitation acceleration frequency reference signal; A correction value calculation unit that corrects the ferrite bias current based on the ferrite bias current reference signal and outputs a correction signal, and adds the correction signal to the ferrite bias current reference signal.
A feedback control unit for controlling the ferrite bias power supply based on the added signal is provided.

【００２１】[0021]

【作用】請求項１の発明では、アナログディジタル変換
器が、サンプリング周期で入力した位相差信号をディジ
タル位相差信号に変換する。位相差判定部はディジタル
位相差信号が予め設定された許容値以内のとき、そのサ
ンプリングされたディジタル位相差信号が収束したこと
を示す指標とそのときの補正係数値を補正係数メモリに
保存し、ディジタル位相差信号が予め設定された許容値
を越えるとき補正回数更新部の補正回数値を１単位増加
させる。サンプリングされたディジタル位相差信号が未
収束のときには、フェライトバイアス電流の補正演算部
が、予め設定された補正係数の増加分と補正回数値とに
基づいて補正係数値を演算し、フェライトバイアス電流
基準信号に補正信号を加算し、この加算信号に基づいて
再度フェライトバイアス電源装置へ出力する。一方、収
束判定部は補正係数メモリに保存された指標からサンプ
リングされた全てのディジタル位相差信号が収束したか
否かを判定し、この判定で収束したとき補正係数メモリ
の補正係数値を基準信号発生器に転送して収束したフェ
ライトバイアス電流基準信号のパターンを生成する。こ
れによって静特性で求めたフェライトバイアス電流パタ
ーンを動特性に基づいて補正がされるから、ビームが効
率的に高周波空洞へ注入することができる。According to the first aspect of the present invention, the analog-to-digital converter converts a phase difference signal input at a sampling period into a digital phase difference signal. When the digital phase difference signal is within a preset allowable value, the phase difference determination unit stores an index indicating that the sampled digital phase difference signal has converged and a correction coefficient value at that time in a correction coefficient memory, When the digital phase difference signal exceeds a preset allowable value, the correction frequency value of the correction frequency update unit is increased by one unit. When the sampled digital phase difference signal has not converged, the ferrite bias current correction calculation unit calculates a correction coefficient value based on the preset increment of the correction coefficient and the correction count value, and calculates a ferrite bias current reference value. The correction signal is added to the signal, and the signal is output to the ferrite bias power supply again based on the added signal. On the other hand, the convergence determination unit determines whether or not all the digital phase difference signals sampled from the index stored in the correction coefficient memory have converged. The pattern of the ferrite bias current reference signal transferred to the generator and converged is generated. As a result, the ferrite bias current pattern obtained by the static characteristics is corrected based on the dynamic characteristics, so that the beam can be efficiently injected into the high-frequency cavity.

【００２２】請求項２の発明では、アナログディジタル
変換器が、位相差信号を入力してディジタル位相差信号
に変換する。補正値演算部はディジタル位相差信号と励
振加速周波数基準信号とフェライトバイアス電流基準信
号とに基づいてフェライトバイアス電流を補正演算し補
正信号を出力する。フィードバック制御部はフェライト
バイアス電流基準信号に補正信号を加算し、この加算信
号に基づいてフェライトバイアス電源装置を制御する。
これによって静特性で求めたフェライトバイアス電流パ
ターンを動特性に基づいて補正がされるから、ビームが
効率的に高周波空洞へ注入することができる。According to the second aspect of the present invention, the analog-to-digital converter inputs the phase difference signal and converts it into a digital phase difference signal. The correction value calculation unit corrects and calculates a ferrite bias current based on the digital phase difference signal, the excitation acceleration frequency reference signal, and the ferrite bias current reference signal, and outputs a correction signal. The feedback control unit adds the correction signal to the ferrite bias current reference signal, and controls the ferrite bias power supply based on the added signal.
As a result, the ferrite bias current pattern obtained by the static characteristics is corrected based on the dynamic characteristics, so that the beam can be efficiently injected into the high-frequency cavity.

【００２３】[0023]

【実施例】以下、本発明の実施例について図面を参照し
て説明する。Embodiments of the present invention will be described below with reference to the drawings.

【００２４】図１は、本発明の第１実施例を示すシンク
ロトロン加速器の制御装置の構成図である。図９と同一
符号は、同一部分または相当部分を示す。図９と異なる
点は、フェライトバイアス電流の学習制御装置１５を追
設している点である。フェライトバイアス電流の学習制
御装置１５は励振電圧Ｖｇと加速電圧Ｖｃとのアナログ
の位相差信号ΔΦをサンプリングしてディジタル位相差
信号ΔΦに変換し、このディジタル位相差信号ΔΦが所
定の許容量以下になるフェライトバイアス電流の補正値
を求める。FIG. 1 is a block diagram of a control device of a synchrotron accelerator according to a first embodiment of the present invention. 9 denote the same or corresponding parts. The difference from FIG. 9 is that a learning control device 15 for ferrite bias current is additionally provided. The ferrite bias current learning control device 15 samples the analog phase difference signal ΔΦ between the excitation voltage Vg and the acceleration voltage Vc and converts it into a digital phase difference signal ΔΦ. Calculate the correction value of the ferrite bias current.

【００２５】具体的には、フェライトバイアス電流の学
習制御装置１５は、図２に示す如くスイッチ１６とアナ
ログ・ディジタル変換器１７と位相差判定部１８と補正
回数更新部１９と補正演算部２０と乗算部２１と補正係
数メモリ２２と収束判定部２３と周波数変換器２４とか
ら構成されている。Specifically, as shown in FIG. 2, the ferrite bias current learning control device 15 includes a switch 16, an analog / digital converter 17, a phase difference judging unit 18, a correction frequency updating unit 19, and a correction calculating unit 20, It comprises a multiplication unit 21, a correction coefficient memory 22, a convergence determination unit 23, and a frequency converter 24.

【００２６】ここで、スイッチ１６は、フェライトバイ
アス電流の学習制御の開始・終了を制御するもので、計
算機５とＧＰーＩＢ８をインターフェイスとして接続さ
れる。学習制御の開始時には、このスイッチ１６をＯＮ
とし、学習制御を停止する場合は、このスイッチ１６を
ＯＦＦとする。このスイッチ１６は、高速性を要するた
めに、トランジスタで実現する。このとき学習制御を行
うためのデータは、計測したアナログの位相差信号ΔΦ
をサンプリングして行い、サンプリング周波数は、サン
プリング定理に従いクロック信号の２倍以上の周波数と
する。周波数変換器２４は、この周波数変換を行うもの
でフリップフロップ回路を組み合わせて実現している。The switch 16 controls the start and end of the learning control of the ferrite bias current, and is connected to the computer 5 and the GP-IB 8 as an interface. At the start of learning control, switch 16 is turned on.
When the learning control is stopped, the switch 16 is turned off. Since the switch 16 requires high speed, it is realized by a transistor. At this time, the data for performing the learning control is a measured analog phase difference signal ΔΦ.
Is sampled, and the sampling frequency is twice or more the frequency of the clock signal according to the sampling theorem. The frequency converter 24 performs this frequency conversion, and is realized by combining flip-flop circuits.

【００２７】アナログ・ディジタル変換器１７は、位相
差検出器１３から励振電圧Ｖｇと加速電圧Ｖｃとの位相
差信号ΔΦをアナログ信号として入力し、１２ｂｉｔ以
上の精度を持つディジタル位相差信号ΔΦに変換する。The analog / digital converter 17 inputs the phase difference signal ΔΦ between the excitation voltage Vg and the acceleration voltage Vc from the phase difference detector 13 as an analog signal, and converts it into a digital phase difference signal ΔΦ having an accuracy of 12 bits or more. I do.

【００２８】位相差判定部１８は、ディジタル位相差信
号ΔΦと予め計算機５により設定しておいた許容量ε
（ｔ）とを比較し、ディジタル位相差信号ΔΦが収束さ
れたと判定されれば、このときのディジタル位相差信号
ΔΦの補正係数値を補正係数メモリ２２に書き込み保存
する。この判定でまだ収束していない場合には、補正回
数更新部１９で補正回数ｎを１単位だけ増加させる。こ
れもフリップフロップ回路によりカウンタ回路として実
現する。The phase difference judging section 18 calculates the digital phase difference signal ΔΦ and the allowable amount ε set in advance by the computer 5.
(T), and when it is determined that the digital phase difference signal ΔΦ has converged, the correction coefficient value of the digital phase difference signal ΔΦ at this time is written and stored in the correction coefficient memory 22. If the convergence has not yet been concluded, the number-of-corrections updating unit 19 increases the number of corrections n by one unit. This is also realized as a counter circuit by a flip-flop circuit.

【００２９】補正係数メモリ２２は、ディジタル位相差
信号ΔΦが位相差判定部１８による判定で収束した場合
に、直前に使用した補正係数値を記憶する。これは、通
常のＲＡＭで実現され、図３に示す構成で、補正係数メ
モリマップ１００に示すように収束判定フラグ（１ｂｉ
ｔ）１０１と不使用ビツト１０２と補正係数値データ
（２０ｂｉｔ）１０３を１ワードデータ（２４ｂｉｔ）
１０４とし、各１ワードデータ１０４にアドレス１０５
が０〜１２８ｋが付いており、最大１２８ｋワードの容
量を有する。なお、初期値として、すべて零にリセット
しておく。学習制御の結果、計測したディジタル位相差
信号ΔΦが、許容値以下に収束したら、収束したことを
示す指標として収束判定フラグ１０１を１とし、そのと
きの補正係数値をビットパターンとして補正係数値デー
タ１０３に格納する。The correction coefficient memory 22 stores the correction coefficient value used immediately before when the digital phase difference signal ΔΦ is converged by the judgment by the phase difference judgment section 18. This is realized by a normal RAM, and has a configuration shown in FIG. 3 and a convergence determination flag (1bi) as shown in the correction coefficient memory map 100.
t) 101, unused bits 102, and correction coefficient value data (20 bits) 103 are converted into 1 word data (24 bits)
104, and an address 105 is assigned to each one-word data 104.
Has a capacity of 128 k words at the maximum. In addition, as an initial value, all are reset to zero. As a result of the learning control, when the measured digital phase difference signal ΔΦ converges below the allowable value, the convergence determination flag 101 is set to 1 as an index indicating the convergence, and the correction coefficient value at that time is used as a bit pattern as the correction coefficient value data. 103.

【００３０】収束判定部２３は、全てのサンプリングデ
ータ、つまりパターン基準信号毎にサンプリングしたデ
ータが、許容値を満足したかどうかを判定する。この場
合に、全てのデータが収束したかどうかは、各データの
収束判定フラグの積を取り、その値が１であるならば収
束完了であり、０ならばまだ完全収束でないとする。こ
の判定で完全収束した場合、補正係数メモリ２２に保存
された補正係数値データ１０３を基準信号発生器７に出
力して、フェライトバイアス電流の基準値に掛け合わせ
て補正値を記憶する。その後計算機５に補正の完了を通
知する。The convergence determining unit 23 determines whether all the sampled data, that is, the data sampled for each pattern reference signal, satisfies an allowable value. In this case, whether or not all data has converged is determined by multiplying the convergence determination flags of the respective data. If the value is 1, convergence is completed, and if it is 0, complete convergence is not yet achieved. If the convergence is complete, the correction coefficient value data 103 stored in the correction coefficient memory 22 is output to the reference signal generator 7 and multiplied by the reference value of the ferrite bias current to store the correction value. Thereafter, the computer 5 is notified of the completion of the correction.

【００３１】計算機５は、その指令を受けてスイッチ１
６をＯＦＦにして学習制御を終了する。この時、補正係
数値データ１０３は、すべて１にリセットされる。フェ
ライトバイアス電流の補正演算部２０は、予め計算機５
から設定された補正係数の増加分だけ、補正係数値を増
加させる。この装置はフリップフロップより構成する。
乗算部２１は、ディジタルの位相差信号ΔΦと補正係数
値データを掛け合わせてフィルタ１４に対して出力す
る。The computer 5 receives the command and switches
6 is turned off and the learning control is terminated. At this time, the correction coefficient value data 103 is all reset to 1. The ferrite bias current correction calculation unit 20 has a computer 5
The correction coefficient value is increased by the increment of the correction coefficient set from (1). This device comprises a flip-flop.
The multiplier 21 multiplies the digital phase difference signal ΔΦ by the correction coefficient value data and outputs the result to the filter 14.

【００３２】次に、図４のフローチャートを用いて本実
施例の作用について説明する。Next, the operation of this embodiment will be described with reference to the flowchart of FIG.

【００３３】まず、フェライトバイアス電流の学習制御
は、学習制御開始スイッチ１６がＯＮとなると開始する
（２０１）。これによって、イベント信号ｂの入力機能
が作動し（２０２）、フェライトバイアス電流の学習制
御開始信号ｂ６が入力される。学習制御の開始に続いて
クロック信号ａの入力機能が動作し、タイミング制御装
置９からクロック信号ａの入力が開始される（２０
３）。クロック信号ａが、フェライトバイアス電流の学
習制御装置１５に入力されると、周波数変換器２４によ
り周波数変換処理を行われサンプリングクロックの生成
がされる（２０４）。First, the learning control of the ferrite bias current is started when the learning control start switch 16 is turned on (201). As a result, the input function of the event signal b operates (202), and the learning control start signal b6 of the ferrite bias current is input. Following the start of the learning control, the input function of the clock signal a operates, and the input of the clock signal a from the timing control device 9 is started (20).
3). When the clock signal a is input to the ferrite bias current learning controller 15, the frequency converter 24 performs a frequency conversion process to generate a sampling clock (204).

【００３４】次に、位相差信号の入力機能が動作し、位
相差検出器１３から位相差信号ΔΦがアナログ・ディジ
タル変換器１７に入力される（２０５）。このとき、サ
ンプリングクロックに同期して、位相差信号ΔΦがサン
プリングデータとして取り込まれる（２０６）。アナロ
グ位相差信号ΔΦのサンプリングデータは、位相差信号
のディジタル化の機能により、１２ｂｉｔ以上の精度で
ディジタル位相差信号ΔΦに変換される（２０７）。Next, the input function of the phase difference signal operates, and the phase difference signal ΔΦ is input from the phase difference detector 13 to the analog / digital converter 17 (205). At this time, the phase difference signal ΔΦ is captured as sampling data in synchronization with the sampling clock (206). The sampling data of the analog phase difference signal ΔΦ is converted into a digital phase difference signal ΔΦ with an accuracy of 12 bits or more by the function of digitizing the phase difference signal (207).

【００３５】次に、位相差判定機能により、このディジ
タル位相差信号ΔΦは、予め設定された許容値と比較さ
れ大小の判定がされる（２０８）。この判定でディジタ
ル位相差信号ΔΦが、許容値より大きい場合は、そのデ
ータに対する学習制御は未収束であり学習制御が続行さ
れる。これに対してディジタル位相差信号ΔΦが許容値
と同じかまたは小さい場合は収束したとみなし、その結
果を補正係数メモリ２２に格納する。Next, the digital phase difference signal .DELTA..PHI. Is compared with a preset allowable value to determine the magnitude by the phase difference judging function (208). If the digital phase difference signal ΔΦ is larger than the allowable value in this determination, the learning control for the data has not converged, and the learning control is continued. On the other hand, when the digital phase difference signal ΔΦ is equal to or smaller than the allowable value, it is considered that the convergence has occurred, and the result is stored in the correction coefficient memory 22.

【００３６】上記判定で学習制御が、あるサンプリング
データに対して収束していない場合、補正回数の更新機
能により補正回数値を１単位だけ増加させる（２０
９）。そして、ｉ番目のサンプリングデータΔΦｉに対
する補正係数値ｋｉを次の式（１）により演算する（２
１０）。If the learning control does not converge on certain sampling data in the above determination, the correction frequency value is increased by one unit by the correction frequency update function (20).
9). Then, the correction coefficient value ki for the i-th sampling data ΔΦi is calculated by the following equation (1) (2
10).

【００３７】[0037]

【数１】 ｋｉ←ｋｉ＋Δｋｉ×（ｎ−１）……………（１）## EQU1 ## ki ← ki + Δki × (n−1) (1)

【００３８】ここで、 ｎ：補正回数値 ｉ：１から１２８ｋ Δｋｉ：ｉ番目のサンプリングデータΔΦｉに対する補
正量の増加分 これによって、フェライトバイアス電流の補正値ΔＩｂ
を次の式（２）に従い演算する（２１１）。Where, n: number of times of correction i: from 1 to 128 k Δki: increase in correction amount for i-th sampling data ΔΦi, whereby correction value ΔIb of ferrite bias current
Is calculated according to the following equation (2) (211).

【００３９】[0039]

【数２】ΔＩｂ＝ｋｉ×ΔΦｉ…………………（２）## EQU2 ## ΔIb = ki × ΔΦi (2)

【００４０】このフェライトバイアス電流の補正値ΔＩ
ｂに対応する信号を補正量の出力の機能によりフィルタ
１４に対して出力し（２１２）、次の学習制御のサイク
ルに移行する。This ferrite bias current correction value ΔI
The signal corresponding to b is output to the filter 14 by the function of outputting the correction amount (212), and the process proceeds to the next learning control cycle.

【００４１】これに対して、あるサンプリングデータに
対する学習制御が、収束した場合、そのときの補正値ｋ
ｉを補正係数値の保存機能により補正係数メモリ２２に
格納する（２１３）。各補正係数値データには、そのデ
ータが収束した場合の値かどうかを識別するために、指
標として収束判定フラグ１０１が含まれている。On the other hand, when learning control for certain sampling data converges, the correction value k at that time is
i is stored in the correction coefficient memory 22 by the storage function of the correction coefficient value (213). Each correction coefficient value data includes a convergence determination flag 101 as an index to identify whether the data is a value when the data converges.

【００４２】サンプリングした全データに対して学習制
御が収束したかどうかを収束判定機能により確認される
（２１４）。収束判定の基準は、収束判定フラグ１０１
の積が０の場合、不完全収束であり、１の場合に完全収
束とする。不完全収束の場合には、補正量を出力する機
能を立ち上げ再制御を行う（２１２）。It is confirmed by the convergence judgment function whether the learning control has converged on all the sampled data (214). The convergence determination criterion is a convergence determination flag 101.
If the product of is 0, it is incomplete convergence, and if it is 1, it is complete convergence. In the case of incomplete convergence, the function of outputting the correction amount is started and re-control is performed (212).

【００４３】完全収束の場合、補正係数値の出力の機能
により、補正係数メモリ２２に格納した全補正係数値を
基準信号発生器７に対して出力し、フェライトバイアス
電流基準信号ｅに掛け併せて動的なパターンを作成・保
存する（２１５）。In the case of complete convergence, the function of outputting the correction coefficient value outputs all the correction coefficient values stored in the correction coefficient memory 22 to the reference signal generator 7 and multiplies the same by the ferrite bias current reference signal e. A dynamic pattern is created and stored (215).

【００４４】基準信号発生器７は、学習制御が収束した
ことをＧＰーＩＢ８経由で計算機５に対して出力する。
これによって、計算機５は学習制御スイッチをＯＦＦに
する機能を動作させる（２１６）。その後、運転は学習
制御しない通常の運転モードに移行する。The reference signal generator 7 outputs to the computer 5 via the GP-IB 8 that the learning control has converged.
As a result, the computer 5 operates the function of turning off the learning control switch (216). Thereafter, the operation shifts to a normal operation mode without learning control.

【００４５】このような手段を用いることによって、励
振電圧Ｖｇと加速電圧Ｖｃとの間に観測された制御系の
動特性による位相差信号ΔΦをアナログ・ディジタル変
換器１７でディジタル位相差信号ΔΦに変換し、次段の
フェライトバイアス電流の補正演算部２０で補正係数値
ｋｉを算出し、乗算部２１でディジタル位相差信号ΔΦ
と補正係数値ｋｉを掛け合わせる。フィルタ１４からの
信号ｅ２′は加算器１０で基準信号発生器７からのフェ
ライトバイアス電流基準信号ｅ１′に加算されて信号ｅ
３′がフェライトバイアス電源装置６に出力される。By using such means, the phase difference signal ΔΦ due to the dynamic characteristics of the control system observed between the excitation voltage Vg and the acceleration voltage Vc is converted into a digital phase difference signal ΔΦ by the analog / digital converter 17. Then, the correction coefficient value ki of the ferrite bias current of the next stage is calculated by the correction operation unit 20, and the digital phase difference signal ΔΦ is calculated by the multiplication unit 21.
And the correction coefficient value ki. The signal e2 'from the filter 14 is added to the ferrite bias current reference signal e1' from the reference signal generator 7 by the adder 10, and the signal e2 '
3 ′ is output to the ferrite bias power supply device 6.

【００４６】図５は、このような本実施例をタイムチャ
ートにより示したものである。FIG. 5 is a time chart showing this embodiment.

【００４７】ここで、図５は、図１１に対応するもの
で、Ｐ１は偏向電磁石電源出力電流パターン、Ｐ２は加
速電圧の振幅の基準パターン、Ｐ３は加速周波数の基準
パターン、Ｐ４はフェライトバイアス電流の基準パター
ンである。クロック信号の一つであるＢクロックａ２
は、偏向電磁石電源出力電流パターンＰ１に従って発生
する。クロック信号の他の一つであるＴクロックａ１は
タイミング制御装置９により生成され、基準信号発生器
７に入力されると、フェライトバイアス電流の基準パタ
ーンＰ４が加算器１０を介して、フェライトバイアス電
源装置６に対して出力される。また、フェライトバイア
ス電流の学習が終了するとフェライトバイアス電流の学
習制御停止信号ｂ７が入力されてフェライトバイアス電
流の基準パターンＰ４′と補正され、位相差信号Ｐ５
は、ほぼ零に近くなる。なお、ｂ１はキャプチャー信
号、ｂ２は加速開始信号、ｂ３はフラットトップ信号、
ｂ４は加速停止信号、ｂ５はリセット信号を示す。Here, FIG. 5 corresponds to FIG. 11, where P1 is a bending magnet power supply output current pattern, P2 is a reference pattern of the amplitude of the acceleration voltage, P3 is a reference pattern of the acceleration frequency, and P4 is a ferrite bias current. Is a reference pattern. B clock a2 which is one of the clock signals
Is generated according to the bending electromagnet power supply output current pattern P1. The T clock a1, which is another one of the clock signals, is generated by the timing control device 9 and is input to the reference signal generator 7, when the ferrite bias current reference pattern P4 is supplied to the ferrite bias power supply via the adder 10. Output to the device 6. When the learning of the ferrite bias current is completed, the learning control stop signal b7 for the ferrite bias current is input, and the learning control stop signal b7 is corrected to the ferrite bias current reference pattern P4 'and the phase difference signal P5
Becomes almost zero. B1 is a capture signal, b2 is an acceleration start signal, b3 is a flat top signal,
b4 indicates an acceleration stop signal, and b5 indicates a reset signal.

【００４８】このようにして、シンクロトロン加速器１
上の高周波加速空胴３を増幅器１２の励振電圧Ｖｇに同
調させることができる。その結果、図５に示す如く位相
差信号ΔΦが許容値以下に減少し、ビームを最も効率的
に加速制御することが可能になる。As described above, the synchrotron accelerator 1
The upper RF accelerating cavity 3 can be tuned to the excitation voltage Vg of the amplifier 12. As a result, as shown in FIG. 5, the phase difference signal ΔΦ decreases below the allowable value, and the beam can be accelerated most efficiently.

【００４９】次に、本発明の第２実施例について図６を
参照して説明する。Next, a second embodiment of the present invention will be described with reference to FIG.

【００５０】図９と同一符号は同一部分または相当部分
を示す。図６の第２実施例が図９と異なる点は、図９の
フィルタ１４と加算器１０との間にフェライトバイアス
電流を補正するフィードバック制御装置２７を設けた点
である。フェライトバイアス電流のフィードバック制御
装置２７は、アナログ・ディジタル変換器１７と補正値
演算部２５とフィードバック制御部２６で構成される。The same reference numerals as those in FIG. 9 indicate the same or corresponding parts. The second embodiment of FIG. 6 differs from that of FIG. 9 in that a feedback control device 27 for correcting a ferrite bias current is provided between the filter 14 and the adder 10 of FIG. The ferrite bias current feedback control device 27 includes the analog / digital converter 17, the correction value calculation unit 25, and the feedback control unit 26.

【００５１】ここで、アナログ・ディジタル変換器１７
は、励振電圧Ｖｇと加速電圧Ｖｃとの位相差をモニタ装
置の位相差検出器１３からアナログの位相差信号ΔΦで
入力し、１２ｂｉｔ以上の精度のディジタル位相差信号
ΔΦに変換する。補正値演算部２５は、ディジタル位相
差信号ΔΦを入力し、フェライトコア巻線４ａに流すフ
ェライトバイアス電流の補正値を算出する。フィードバ
ック制御部２６は、基準信号を発生する基準信号発生器
７から入力するフェライトバイアス電流の基準信号ｅ
１′とフェライトバイアス電流の補正信号ｅ２′を加算
してフェライトバイアス電源装置６に補正されたフェラ
イトバイアス電流の信号ｅ３′を送出する。Here, the analog / digital converter 17
Inputs the phase difference between the excitation voltage Vg and the acceleration voltage Vc as an analog phase difference signal ΔΦ from the phase difference detector 13 of the monitor device and converts it into a digital phase difference signal ΔΦ having an accuracy of 12 bits or more. The correction value calculator 25 receives the digital phase difference signal ΔΦ and calculates a correction value of the ferrite bias current flowing through the ferrite core winding 4a. The feedback controller 26 controls the reference signal e of the ferrite bias current input from the reference signal generator 7 that generates the reference signal.
1 'and the correction signal e2' of the ferrite bias current are added, and the corrected ferrite bias current signal e3 'is sent to the ferrite bias power supply 6.

【００５２】次に、フェライトバイアス電流のフィード
バック制御装置２７の構成を具体的に説明する。Next, the configuration of the feedback control device 27 for the ferrite bias current will be specifically described.

【００５３】補正値演算部２５は、次のように補正デー
タを内蔵した関数発生器により構成される。すなわち、
フェライトバイアス電流の基準値Ｉｂの励振加速周波数
ｆｒに対するデータと高周波加速空胴３の共振Ｑ値の励
振加速周波数ｆｒに対するデータを予め実験で求めてお
く。The correction value calculator 25 is constituted by a function generator having correction data built therein as follows. That is,
The data for the excitation acceleration frequency fr of the reference value Ib of the ferrite bias current and the data for the excitation acceleration frequency fr of the resonance Q value of the high-frequency acceleration cavity 3 are obtained in advance by experiments.

【００５４】図７は、上記のデータの一例で、Ｓ１はフ
ェライトバイアス電流の周波数特性、Ｓ２は共振Ｑ値の
周波数特性を各々示す。この特性曲線のダイナミックレ
ンジでＡ点がフェライトバイアス電流の最小値、Ｂ点が
フェライトバイアス電流の最大値を示し、また、Ｃ点が
共振Ｑ値の最小値、Ｄ点が共振Ｑ値の最大値を示し、例
えば、励振加速周波数ｆｒ１に対応してフェライトバイ
アス電流の基準値がＩｂ１、共振Ｑ値がＱ１として得ら
れる。FIG. 7 shows an example of the above data, where S1 shows the frequency characteristic of the ferrite bias current, and S2 shows the frequency characteristic of the resonance Q value. In the dynamic range of this characteristic curve, point A indicates the minimum value of the ferrite bias current, point B indicates the maximum value of the ferrite bias current, point C indicates the minimum value of the resonance Q value, and point D indicates the maximum value of the resonance Q value. For example, the reference value of the ferrite bias current is obtained as Ib1 and the resonance Q value is obtained as Q1 corresponding to the excitation acceleration frequency fr1.

【００５５】上記したダイナミックレンジのデータから
次の式（３）および式（４）で示される直線を最小自乗
法を適用して、各係数ａ，ｂ，ｃ，ｄの値を次の式
（３）および式（４）で求める。The values of the coefficients a, b, c, and d are calculated from the above dynamic range data by applying the least squares method to the straight lines represented by the following equations (3) and (4). 3) and Equation (4).

【００５６】[0056]

【数３】 Ｌｎ（１ｂ）＝ａ＋ｂ×Ｌｎ（ｆｒ）………………（３） Ｌｎ（Ｑ）＝ｃ＋ｄ×Ｌｎ（ｆｒ）………………（４）Ln (1b) = a + b × Ln (fr) (3) Ln (Q) = c + d × Ln (fr) (4)

【００５７】ここで、得られた係数ａ，ｂ，ｃ，ｄによ
りフェライトバイアス電流の基準値ＩｂとＱを求めてお
く。Here, the reference values Ib and Q of the ferrite bias current are obtained from the obtained coefficients a, b, c and d.

【００５８】次に、フェライトバイアス電流の補正値Δ
Ｉｂを理論式（５）で求める。Next, the correction value Δ of the ferrite bias current
Ib is calculated by theoretical formula (5).

【００５９】[0059]

【数４】ΔＩｂ＝α×Ｉｂ………………（５）ΔIb = α × Ib (5)

【００６０】ここで、αは次の式（６）で求める。Here, α is obtained by the following equation (6).

【００６１】 ａ＝［１＋△Φ／（２×Ｑ）］^b−１……………（６）A = [1 + △ Φ / (2 × Q)] ^b −1... (6)

【００６２】さらに、上記Ｑは次の式（７）で求める。Further, the above Q is obtained by the following equation (7).

【００６３】 Ｑ＝ｅｘｐ（ｃ）×ｆｒ^d……………（７）Q = exp (c) × fr ^d (7)

【００６４】以上のように補正値演算部２５は、係数
ａ，ｂ，ｃ，ｄの最適値を内蔵し、さらに、式（５）〜
式（７）の演算手段を備えて補正信号ｅ２′をフィード
バック制御部２６へ出力する。As described above, the correction value calculation unit 25 incorporates the optimum values of the coefficients a, b, c, and d, and furthermore, the equations (5) to (5).
The correction signal e2 ′ is output to the feedback control unit 26 by using the calculation means of Expression (7).

【００６５】上記構成で、タイミング制御装置９から基
準信号を発生する基準信号発生器７に同期信号ａを入力
すると、基準信号加速周波数信号ｃが補正値演算部２５
に入力され、加速周波数ｆｒと係数ｄから前記式（７）
に従ってＱ値が算出される。さらに、このＱ値とディジ
タル位相差信号ΔΦの値によつて式（６）に従ってα値
が算出される。In the above configuration, when the synchronization signal a is input to the reference signal generator 7 for generating a reference signal from the timing controller 9, the reference signal acceleration frequency signal c
From the acceleration frequency fr and the coefficient d.
Is calculated according to the following equation. Further, based on the Q value and the value of the digital phase difference signal ΔΦ, an α value is calculated according to the equation (6).

【００６６】さらに、基準信号発生器７からフェライト
バイアス電流基準信号ｅ１′が補正値演算部２５に入力
される。これによって式（５）に従ってフェライトバイ
アス電流の補正値ΔＩｂが算出されフィードバック制御
部２６に対して補正信号ｅ２′が出力される。Further, the ferrite bias current reference signal e 1 ′ is input from the reference signal generator 7 to the correction value calculator 25. Thereby, the correction value ΔIb of the ferrite bias current is calculated according to the equation (5), and the correction signal e2 ′ is output to the feedback control unit 26.

【００６７】フィードバック制御部２６では、フェライ
トバイアス電流の基準信号ｅ１′と補正信号ｅ２′とが
加算され、補正がされた信号ｅ３′がフェライトバイア
ス電源装置６に入力される。In the feedback controller 26, the reference signal e1 'of the ferrite bias current and the correction signal e2' are added, and the corrected signal e3 'is input to the ferrite bias power supply 6.

【００６８】フェライトバイアス電源装置６では補正さ
れたフェライトバイアス電流Ｉｂ′をフェライトコア巻
線４ａに流す。これにより、高周波加速空胴３の共振周
波数が変化して四極管１２ａの励振電圧周波数に近づ
き、励振電圧Ｖｇと加速電圧Ｖｃの位相差が減少し、高
周波加速空胴３の共振状態が常に保持されて高周波加速
空胴３へ四極管１２ａの電力が有効に注入される。In the ferrite bias power supply 6, the corrected ferrite bias current Ib 'flows through the ferrite core winding 4a. As a result, the resonance frequency of the high-frequency acceleration cavity 3 changes and approaches the excitation voltage frequency of the tetrode tube 12a, the phase difference between the excitation voltage Vg and the acceleration voltage Vc decreases, and the resonance state of the high-frequency acceleration cavity 3 is always maintained. Then, the electric power of the tetrode tube 12a is effectively injected into the high frequency acceleration cavity 3.

【００６９】図８は、このような本実施例をタイムチャ
ートにより示したものである。FIG. 8 is a time chart showing such an embodiment.

【００７０】動的フィードバック時に補正演算がされた
フェライトバイアス電流パターンＰ４′によってフェラ
イトバイアス電源装置６が制御されているから位相差パ
ターンＰ４は、ほぼ零の状態を保つ。Since the ferrite bias power supply device 6 is controlled by the ferrite bias current pattern P4 'corrected during dynamic feedback, the phase difference pattern P4 keeps a substantially zero state.

【００７１】このように本実施例では、励振電圧Ｖｇと
加速電圧Ｖｃとの間に観測された制御系の動特性による
位相差信号をアナログ・ディジタル変換器１７でディジ
タルの位相差に変換し、補正値演算部２５でフェライト
バイアス電流の基準値の動特性による誤差を補正するフ
ェライトバイアス電流の補正値が算出される。このフェ
ライトバイアス電流の補正値をフィードバック制御部２
６に入力することにより、静特性から決定したフェライ
トバイアス電流基準値に動的な補正値を加え補正された
フェライトバイアス電流を得ることができる。As described above, in this embodiment, the phase difference signal based on the dynamic characteristic of the control system observed between the excitation voltage Vg and the acceleration voltage Vc is converted into a digital phase difference by the analog / digital converter 17. The correction value calculator 25 calculates a correction value of the ferrite bias current for correcting an error due to the dynamic characteristic of the reference value of the ferrite bias current. The correction value of the ferrite bias current is supplied to the feedback control unit 2.
6, a dynamic correction value is added to the ferrite bias current reference value determined from the static characteristics to obtain a corrected ferrite bias current.

【００７２】従って、シンクロトロンリング中のビーム
は、高周波加速電圧に同調しながら効率的に加速制御さ
れる。また、励振電圧と加速電圧との位相差をアナログ
値のままで入力すればよく信号処理の困難が取り除か
れ、任意の静特性データを与えるだけで、各種の加速空
胴に適用することも可能である。Therefore, the beam in the synchrotron ring is efficiently accelerated while being synchronized with the high-frequency acceleration voltage. Also, inputting the phase difference between the excitation voltage and the acceleration voltage as an analog value eliminates signal processing difficulties, and can be applied to various types of acceleration cavities simply by providing arbitrary static characteristic data. It is.

【００７３】なお、上記の実施例では、リアルタイムで
ビーム状態をモニタすることによりフェライトバイアス
電流を補正するフィードバック制御装置を用いたがこの
部分は、メモリを用いて１周期分のフェライトバイアス
電流の補正値を記憶させる装置によっても構成すること
ができる。その場合、第２周期目の運転が開始されると
同時に、そのメモリ回路に対して同期信号を入力し、基
準信号発生器からの出力に加算して、補正したフェライ
トバイアス電流の基準値を出力する必要がある。In the above-described embodiment, the feedback control device for correcting the ferrite bias current by monitoring the beam state in real time is used. However, this part uses a memory to correct the ferrite bias current for one cycle. It can also be configured by a device that stores a value. In this case, at the same time when the operation in the second cycle is started, a synchronization signal is input to the memory circuit, added to the output from the reference signal generator, and the corrected reference value of the ferrite bias current is output. There is a need to.

【００７４】[0074]

【発明の効果】以上説明したように本発明によれば、静
特性で求めたフェライトバイアス電流パターンを動特性
に基づいて補正がされるから、ビームを効率的に高周波
空洞へ注入することができる。As described above, according to the present invention, since the ferrite bias current pattern obtained by the static characteristics is corrected based on the dynamic characteristics, the beam can be efficiently injected into the high-frequency cavity. .

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１実施例を示すシンクロトロン加速
器の制御装置の構成図である。FIG. 1 is a configuration diagram of a control device of a synchrotron accelerator according to a first embodiment of the present invention.

【図２】図１のフェライトバイアス電流の学習制御装置
の構成図である。FIG. 2 is a configuration diagram of a learning control device for a ferrite bias current of FIG. 1;

【図３】図２の補正係数メモリの構成を示す説明図であ
る。FIG. 3 is an explanatory diagram showing a configuration of a correction coefficient memory of FIG. 2;

【図４】図２の処理手順を示すフローチャートである。FIG. 4 is a flowchart showing a processing procedure of FIG. 2;

【図５】図１の動作を示すタイミングチャートである。FIG. 5 is a timing chart showing the operation of FIG.

【図６】本発明の第２実施例を示すシンクロトロン加速
器の制御装置の構成図である。FIG. 6 is a configuration diagram of a control device of a synchrotron accelerator according to a second embodiment of the present invention.

【図７】図６のフェライトバイアスの補正手段を示す説
明図である。FIG. 7 is an explanatory diagram illustrating a ferrite bias correction unit in FIG. 6;

【図８】図６の動作を示すタイミングチャートである。FIG. 8 is a timing chart showing the operation of FIG.

【図９】従来例を示すシンクロトロン加速器の制御装置
の構成図である。FIG. 9 is a configuration diagram of a control device of a synchrotron accelerator showing a conventional example.

【図１０】高周波加速空胴を示す説明図である。FIG. 10 is an explanatory view showing a high-frequency acceleration cavity.

【図１１】図９の動作を示すタイミングチャートであ
る。FIG. 11 is a timing chart showing the operation of FIG.

【符号の説明】[Explanation of symbols]

１ シンクロトロン加速器 ２ 偏向電磁石 ３ 高周波加速空胴 ４ フェライトコア ５ 計算機 ６ フェライトバイアス電源装置 ７ 基準信号発生器 ８ ＧＰーＩＢ ９ タイミング制御装置 １０ 加算器 １１ 高周波電源装置 １２ 増幅器 １３ 位相差検出器 １４ フィルタ １５ フェライトバイアス電流の学習制御装置 ２７ フィードバック制御装置 DESCRIPTION OF SYMBOLS 1 Synchrotron accelerator 2 Bending electromagnet 3 High frequency accelerating cavity 4 Ferrite core 5 Calculator 6 Ferrite bias power supply 7 Reference signal generator 8 GP-IB 9 Timing controller 10 Adder 11 High frequency power supply 12 Amplifier 13 Phase difference detector 14 Filter 15 Ferrite bias current learning controller 27 Feedback controller

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 イオン粒子を所定の加速周波数にまで上
昇させるために予め設定された励振加速周波数基準信号
とこれに対応して高周波加速空胴の共振周波数を合わせ
るために予め設定されたフェライトバイアス電流基準信
号のそれぞれのパターン基準信号を出力する基準信号発
生器と、前記励振加速周波数基準信号に基づく励振電圧
信号を入力して加速器の高周波加速空胴のギャップに加
速電圧信号を印加する増幅器と、前記加速電圧信号と前
記励振電圧信号とを入力して位相差信号を出力する位相
差検出器と、前記高周波加速空胴の共振周波数を変化さ
せ前記位相差信号を同位相とするために前記位相差信号
と前記フェライトバイアス電流基準信号とに基づいてフ
ェライトコア巻線にフェライトバイアス電流を供給する
フェライトバイアス電源装置とからなるシンクロトロン
加速器の制御装置において、 所定のサンプリング周期で入力した前記位相差信号をデ
ィジタル位相差信号に変換するアナログディジタル変換
器と、 前記ディジタル位相差信号が予め設定された許容値以内
のとき、そのサンプリングされた前記ディジタル位相差
信号が収束したことを示す指標とそのときの補正係数値
を補正係数メモリに保存し、前記ディジタル位相差信号
が予め設定された許容値を越えるとき補正回数更新部の
補正回数値を１つ増加させる位相差判定部と、 前記サンプリングされた前記ディジタル位相差信号が未
収束のとき予め設定された補正係数の増加分と前記補正
回数値とに基づいて補正係数値を演算する補正演算部
と、 前記ディジタル位相差信号に前記補正係数値を乗算して
乗算された値をフェライトバイアス電流の補正信号とし
て出力する乗算部と、 前記フェライトバイアス電流基準信号に前記補正信号を
加算し、この加算信号に基づいて再度前記フェライトバ
イアス電源装置を制御する手段と、 前記補正係数メモリに保存された前記指標から前記パタ
ーン基準信号の周期毎に前記全てのディジタル位相差信
号が収束したか否かを判定し、この判定で収束したとき
前記補正係数メモリの補正係数値を前記基準信号発生器
に転送して収束したフェライトバイアス電流基準信号の
パターンを生成する収束判定部とからなるフェライトバ
イアス電流の学習制御装置を備えたことを特徴とするシ
ンクロトロン加速器の制御装置。1. A ferrite bias preset to match a predetermined excitation acceleration frequency reference signal for raising ion particles to a predetermined acceleration frequency and a resonance frequency of a high-frequency acceleration cavity corresponding thereto. A reference signal generator that outputs each pattern reference signal of the current reference signal, and an amplifier that inputs an excitation voltage signal based on the excitation acceleration frequency reference signal and applies an acceleration voltage signal to a gap of the high-frequency acceleration cavity of the accelerator. A phase difference detector that inputs the acceleration voltage signal and the excitation voltage signal and outputs a phase difference signal, and changes the resonance frequency of the high-frequency acceleration cavity so that the phase difference signal has the same phase. Ferrite bias for supplying a ferrite bias current to a ferrite core winding based on a phase difference signal and the ferrite bias current reference signal A control device for a synchrotron accelerator comprising a power supply device, an analog-to-digital converter for converting the phase difference signal input at a predetermined sampling period into a digital phase difference signal, and a predetermined allowable value for the digital phase difference signal. If the digital phase difference signal exceeds a predetermined allowable value, the index indicating that the sampled digital phase difference signal has converged and the correction coefficient value at that time are stored in a correction coefficient memory. A phase difference determining unit that increases the correction count value of the correction count update unit by one, based on an increment of a preset correction coefficient and the correction count value when the sampled digital phase difference signal is not converged. A correction operation unit that calculates a correction coefficient value by multiplying the digital phase difference signal by the correction coefficient value. A multiplying unit that outputs the obtained value as a correction signal for the ferrite bias current, a unit that adds the correction signal to the ferrite bias current reference signal, and controls the ferrite bias power supply again based on the added signal; From the index stored in the correction coefficient memory, it is determined whether or not all the digital phase difference signals have converged for each period of the pattern reference signal, and when the determination converges, the correction coefficient value of the correction coefficient memory is determined. A control device for a synchrotron accelerator, comprising: a ferrite bias current learning control device, comprising: a convergence determining unit that generates a pattern of a converged ferrite bias current reference signal transferred to the reference signal generator. 【請求項２】 イオン粒子を所定の加速周波数にまで上
昇させるために予め設定された励振加速周波数基準信号
とこれに対応して高周波加速空胴の共振周波数を合わせ
るために予め設定されたフェライトバイアス電流基準信
号のそれぞれのパターン基準信号を出力する基準信号発
生器と、前記励振加速周波数基準信号に基づく励振電圧
信号を入力して粒子加速器の高周波加速空胴のギャップ
に加速電圧信号を印加する増幅器と、前記加速電圧信号
と前記励振電圧信号とを入力して位相差信号を出力する
位相差検出器と、前記高周波加速空胴の共振周波数を変
化させ前記位相差信号を同位相とするために前記位相差
信号と前記フェライトバイアス電流基準信号とに基づい
てフェライトコア巻線にフェライトバイアス電流を供給
するフェライトバイアス電源装置とからなるシンクロト
ロン加速器の制御装置において、 所定のサンプリング周期で入力した前記位相差信号をデ
ィジタル位相差信号に変換するアナログディジタル変換
器と、 前記ディジタル位相差信号と前記励振加速周波数基準信
号と前記フェライトバイアス電流基準信号とに基づいて
前記フェライトバイアス電流を補正演算し補正信号を出
力する補正値演算部と、 前記フェライトバイアス電流基準信号に前記補正信号を
加算し、この加算信号に基づいて前記フェライトバイア
ス電源装置を制御するフィードバック制御部とを備えた
ことを特徴とするシンクロトロン加速器の制御装置。2. A ferrite bias preset to match an excitation acceleration frequency reference signal preset for raising ion particles to a predetermined acceleration frequency and a resonance frequency of the high frequency acceleration cavity corresponding thereto. A reference signal generator for outputting each pattern reference signal of the current reference signal; and an amplifier for inputting an excitation voltage signal based on the excitation acceleration frequency reference signal and applying an acceleration voltage signal to a gap of the high-frequency acceleration cavity of the particle accelerator. A phase difference detector that inputs the acceleration voltage signal and the excitation voltage signal and outputs a phase difference signal, and changes the resonance frequency of the high-frequency acceleration cavity so that the phase difference signal has the same phase. A ferrite bias supply that supplies a ferrite bias current to a ferrite core winding based on the phase difference signal and the ferrite bias current reference signal. A synchrotron accelerator control device comprising: a power supply device; an analog-to-digital converter for converting the phase difference signal input at a predetermined sampling period into a digital phase difference signal; and the digital phase difference signal and the excitation acceleration frequency reference. A correction value calculator for correcting the ferrite bias current based on the signal and the ferrite bias current reference signal and outputting a correction signal; adding the correction signal to the ferrite bias current reference signal; and And a feedback control unit for controlling the ferrite bias power supply device.