JP2723078B2 - Asynchronous data transmission circuit - Google Patents
Asynchronous data transmission circuitInfo
- Publication number
- JP2723078B2 JP2723078B2 JP7122187A JP12218795A JP2723078B2 JP 2723078 B2 JP2723078 B2 JP 2723078B2 JP 7122187 A JP7122187 A JP 7122187A JP 12218795 A JP12218795 A JP 12218795A JP 2723078 B2 JP2723078 B2 JP 2723078B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- transmission
- output
- reception
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Description
【0001】[0001]
【産業上の利用分野】本発明は非同期データ伝送回路に
関し、特に送信側クロックに同期してN本のデータ信号
列を伝送し、前記送信側クロックとは周波数が非同期で
ある受信クロック及び前記受信クロックに同期した最終
呼出し用の受信制御信号を用いてデータ信号列を受信す
る非同期データ伝送回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an asynchronous data transmission circuit, and more particularly, to a reception clock and a reception clock which transmit N data signal trains in synchronization with a transmission clock and which are asynchronous in frequency with the transmission clock. The present invention relates to an asynchronous data transmission circuit that receives a data signal sequence using a reception control signal for final call synchronized with a clock.
【0002】[0002]
【従来の技術】従来、この種の非同期データ伝送回路
は、伝送路の送信クロックに同期して出力される複数の
データ信号列で構成されるアラーム情報や制御情報等
を、伝送路のクロックとは非同期のクロックを用いて監
視・検出を行う場合などに用いられる。この種の回路の
場合、受信クロックに同期した呼出し用の受信制御信号
が入力された時点のデータ信号列を検出すればよく、伝
送されるデータ信号列の伝送量は送信側と受信側で必ず
しも正確に一致する必要はない。しかし、送信クロック
に同期した送信データ信号列を送信クロックとは非同期
の受信クロックでラッチすると送信データの変化点を取
り込む可能性があり、複数データ信号列の相互の関係で
意味を持つ情報が誤って検出される可能性があるので、
誤った検出データを排除する機能をもつ保護回路などが
必要となる。2. Description of the Related Art Conventionally, this type of asynchronous data transmission circuit has been known to transmit alarm information and control information composed of a plurality of data signal strings output in synchronization with a transmission clock of a transmission line with a clock of the transmission line. Is used for monitoring and detection using an asynchronous clock. In the case of this type of circuit, it is sufficient to detect the data signal sequence at the time when the paging reception control signal synchronized with the reception clock is input, and the transmission amount of the transmitted data signal sequence is not necessarily between the transmission side and the reception side. It does not need to match exactly. However, if the transmission data signal sequence synchronized with the transmission clock is latched by the reception clock that is asynchronous with the transmission clock, there is a possibility that the change point of the transmission data may be captured, and the meaningful information in the mutual relationship of the multiple data signal sequences may be incorrect. May be detected
A protection circuit or the like having a function of eliminating erroneous detection data is required.
【0003】また、互いに位相の異なる受信クロックを
複数用意しておき、送信クロックと受信クロックの位相
を検出して、受信クロックを切り替える(特開平4−1
3325号公報参照)ことで送信データの変化点をラッ
チしないようにした構成もあるが、これは送信クロック
と受信クロックの繰返し周波数が同期しており、ビット
位相のみを一致させればよい場合に適用される回路であ
る。Further, a plurality of reception clocks having different phases are prepared, and the phases of the transmission clock and the reception clock are detected, and the reception clock is switched (Japanese Patent Laid-Open No. 4-1 / 1991).
There is also a configuration in which the change point of the transmission data is not latched by using the repetition frequency of the transmission clock and the reception clock, and only the bit phase needs to be matched. The circuit to be applied.
【0004】次に、図面を参照して従来技術を説明す
る。図4は従来の非同期データ伝送回路の一例を示す図
であり、図5は図4の動作を説明するタイミングチャー
トである。なお、図4においては説明を簡単にするため
に、伝送するデータ信号列を4本として説明を行い、伝
送されるデータ信号列の値は図5に示す値を用いるもの
とする。Next, the prior art will be described with reference to the drawings. FIG. 4 is a diagram showing an example of a conventional asynchronous data transmission circuit, and FIG. 5 is a timing chart for explaining the operation of FIG. In FIG. 4, for simplicity of description, the description will be made with four data signal strings to be transmitted, and the values of the data signal string to be transmitted will use the values shown in FIG.
【0005】図4において伝送データ信号列101〜1
04は、D型フリップフロップ(以下、D−F/Fとい
う。)で構成される送信データラッチ回路1−1〜1−
4において送信クロック200の立ち上がりエッジでラ
ッチされ、送信データ信号列111〜114として図5
−c)に示すように送出される。In FIG. 4, transmission data signal strings 101 to 1
Numeral 04 denotes a transmission data latch circuit 1-1 to 1-1 which is constituted by a D-type flip-flop (hereinafter referred to as DF / F).
4 are latched at the rising edge of the transmission clock 200, and are transmitted as transmission data signal strings 111 to 114 in FIG.
Sent out as shown in -c).
【0006】次に受信側ではD−F/Fにより構成され
る受信データラッチ回路7−1〜7−4では、図5−
b)に示す送信クロックとは非同期の図5−d)に示す
受信クロック200の立ち上がりエッジを用いて前記送
信データラッチ回路1−1〜1−4の出力送信データ信
号列111〜114をラッチし、受信非同期データ信号
列171〜174としてを出力する。この時、前記送信
データ信号列111〜114と前記受信クロック210
は非同期の関係であるため、前記受信データラッチ回路
7−1〜7−4でラッチするデータ信号列は、図5−
(1),(2)に示すタイミングでは前記送信データ信
号列111〜114の変化点をラッチする事になる。[0006] Next, on the receiving side, the received data latch circuits 7-1 to 7-4 constituted by DF / Fs are shown in FIG.
The output transmission data signal sequences 111 to 114 of the transmission data latch circuits 1-1 to 1-4 are latched using the rising edge of the reception clock 200 shown in FIG. 5D which is asynchronous with the transmission clock shown in FIG. , And receive asynchronous data signal trains 171 to 174. At this time, the transmission data signal trains 111 to 114 and the reception clock 210
Are asynchronous, the data signal sequence latched by the reception data latch circuits 7-1 to 7-4 is shown in FIG.
At the timings shown in (1) and (2), the changing points of the transmission data signal strings 111 to 114 are latched.
【0007】この際、各送信データ信号列を受信クロッ
クでラッチする受信データラッチ回路の特性及び前記送
信データラッチ回路から前記受信データラッチ回路まで
の配線長の違いなどにより、データ値が変化しているデ
ータ信号列の変化前、変化後のどちらの値を取り込むか
が不定となる。従って、図5−e)に示すように図5−
(1)のタイミングでは、前記送信データ信号列11
1,113,114の値が変化しているので、前記受信
データラッチ回路の出力の受信非同期データ信号列17
1〜174は“0000”,“0001”,“001
0”,“0011”,“1000”,“1001”,
“1010”,“1011”の8通りの可能性が存在す
ることになる。At this time, the data value changes due to the characteristics of the reception data latch circuit that latches each transmission data signal sequence by the reception clock and the difference in the wiring length from the transmission data latch circuit to the reception data latch circuit. It is uncertain which value should be taken before or after the change of the data signal sequence. Therefore, as shown in FIG.
At the timing of (1), the transmission data signal sequence 11
Since the values of 1, 113 and 114 have changed, the received asynchronous data signal train 17 of the output of the received data latch circuit has been changed.
1 to 174 are “0000”, “0001”, “001”
0 ”,“ 0011 ”,“ 1000 ”,“ 1001 ”,
Eight possibilities of “1010” and “1011” exist.
【0008】同様に、図5−(2)のタイミングにおい
ては、前記送信データ信号列111,114の値が変化
しているので、前記受信データラッチ回路の出力受信非
同期データ信号列171〜174は“0100”,“0
101”,“1100”,“1101”の4通りの可能
性が存在することになる。Similarly, at the timing shown in FIG. 5B, since the values of the transmission data signal strings 111 and 114 change, the output reception asynchronous data signal strings 171 to 174 of the reception data latch circuit become “0100”, “0
101 "," 1100 ", and" 1101 ".
【0009】以上のように受信データラッチ回路7−1
〜7−4の出力の受信非同期データ信号列171〜17
4は、誤った情報を含んだまま、受信データ保護回路8
へ入力される。As described above, the reception data latch circuit 7-1
7-4 received asynchronous data signal trains 171 to 17-4
4 is a reception data protection circuit 8 which contains erroneous information.
Is input to
【0010】受信信号制御回路5は前記受信クロック2
10と前記受信クロック200に同期した受信制御信号
400から受信ラッチデータ信号列を読み出す最終読み
出しパルス410を受信データ保護回路8へ出力する。
受信データ保護回路8では、前記受信クロック210及
び前記最終読み出しパルス410を用いて、誤った情報
を含む前記受信非同期データ信号列171〜174につ
いて、データの経時的一致性等を監視して受信する連続
一致受信などの保護処理を行うことで誤ったデータ信号
列を除外し、最終受信データ信号列131〜134を出
力する。The reception signal control circuit 5 receives the reception clock 2
A final read pulse 410 for reading a reception latch data signal sequence from the reception control signal 400 synchronized with the reception clock 200 and the reception clock 200 is output to the reception data protection circuit 8.
The reception data protection circuit 8 monitors and receives the temporally consistent data of the reception asynchronous data signal strings 171 to 174 including erroneous information using the reception clock 210 and the final read pulse 410. By performing protection processing such as continuous coincidence reception, an erroneous data signal sequence is excluded, and final received data signal sequences 131 to 134 are output.
【0011】[0011]
【発明が解決しようとする課題】上述した従来の非同期
データ伝送回路では、受信データラッチ回路の出力の受
信非同期データ信号列には誤りが生じている可能性があ
るため、受信データ保護回路を設けて、受信信号制御回
路の出力の最終読み出しパルス及び受信クロックを用い
て最終受信データの連続一致などを判定し、保護を行っ
た後に出力する必要があるので、回路構成が複雑になる
だけでなく、保護回路の処理時間によっては最終受信デ
ータ信号列の検出が遅れる可能性があるという問題点が
あった。In the above-mentioned conventional asynchronous data transmission circuit, a reception data protection circuit is provided because there is a possibility that an error has occurred in a reception asynchronous data signal sequence output from the reception data latch circuit. Therefore, it is necessary to determine the continuous coincidence of the final received data using the final read pulse and the received clock of the output of the received signal control circuit, and to output the data after protection is performed. However, there is a problem that the detection of the final received data signal sequence may be delayed depending on the processing time of the protection circuit.
【0012】さらに、位相の異なる複数の受信クロック
を用意しておき、送信クロックと受信クロックの位相を
検出して、受信クロックを切り替えることで送信データ
の変化点をラッチしないような構成を構築するには、送
信クロックと受信クロックが非同期であるので、たえず
送信クロックの位相と受信クロックの位相が変化するこ
ととなるので、誤りなくデータ信号列を受信するには受
信クロックの位相が多数必要となり、回路構成が複雑に
なるだけでなく回路規模が増大するという問題があっ
た。Further, a configuration is provided in which a plurality of reception clocks having different phases are prepared, the phase of the transmission clock and the phase of the reception clock are detected, and the reception clock is switched so that a change point of the transmission data is not latched. Because the transmission clock and the reception clock are asynchronous, the phase of the transmission clock and the phase of the reception clock always change, so that a large number of reception clock phases are required to receive the data signal sequence without error. In addition, there has been a problem that not only the circuit configuration becomes complicated but also the circuit scale increases.
【0013】本発明の目的は、伝送データを送信クロッ
クと非同期の受信クロックで誤りを生じることなく正確
に受信することが可能な非同期データ伝送回路を提供す
ることにある。An object of the present invention is to provide an asynchronous data transmission circuit capable of accurately receiving transmission data with a reception clock asynchronous with a transmission clock without causing an error.
【0014】本発明の他の目的は、任意の位相、周期の
非同期の読出し信号により伝送データを誤りを生じるこ
となく受信し出力できる非同期データ伝送回路を提供す
ることにある。It is another object of the present invention to provide an asynchronous data transmission circuit capable of receiving and outputting transmission data by an asynchronous read signal having an arbitrary phase and period without causing an error.
【0015】本発明の他の目的は、簡単な構成で伝送デ
ータを正確に受信し出力できる非同期データ伝送回路を
提供することにある。Another object of the present invention is to provide an asynchronous data transmission circuit capable of accurately receiving and outputting transmission data with a simple configuration.
【0016】[0016]
【課題を解決するための手段】上述の課題を解決するた
め、本発明は、伝送データの送信クロック周期Tより小
さい周期tの受信クロックによりN(N:2以上の整
数)個の伝送データを受信する非同期データ伝送回路に
おいて、各データ信号の変化点を検出しデータの変化点
から所定幅r(t〈r〈T)の検出パルス信号を出力す
るN個のデータ変化点検出回路(データ変化情報生成回
路2)と、前記検出パルス信号の各出力の論理和を得る
論理和回路(NOR23)と、前記論理和回路の出力を
受信クロックに同期させる同期回路(データ変化情報検
出回路3)と、前記同期回路の出力により前記N個の受
信データ信号のそれぞれをサンプリングして出力するN
個の非同期データ受信回路(ラッチ回路4)とを有す
る。SUMMARY OF THE INVENTION In order to solve the above-mentioned problems, the present invention is to transmit N (N: an integer of 2 or more) transmission data using a reception clock having a period t smaller than the transmission clock period T of the transmission data. In the receiving asynchronous data transmission circuit, N data transition point detection circuits (data transition points) which detect a transition point of each data signal and output a detection pulse signal of a predetermined width r (t <r <T) from the data transition point An information generation circuit 2), an OR circuit (NOR23) for obtaining an OR of each output of the detection pulse signal, and a synchronization circuit (data change information detection circuit 3) for synchronizing the output of the OR circuit with a reception clock. , Sampling and outputting each of the N received data signals by the output of the synchronization circuit.
And an asynchronous data receiving circuit (latch circuit 4).
【0017】また、本発明は、受信制御信号を入力し前
記受信クロックに同期し前記同期回路の同期タイミング
と異なるトリガタイミングを持つ読出しパルス(最終読
出しパルス410)を出力する受信信号制御回路と、前
記読出しパルスにより前記N個の非同期データ受信回路
の出力をサンプリングし、受信データを出力するN個の
出力回路(最終データラッチ回路6)を有する。The present invention also provides a reception signal control circuit which receives a reception control signal and outputs a read pulse (final read pulse 410) having a trigger timing different from the synchronization timing of the synchronization circuit in synchronization with the reception clock; An output circuit (final data latch circuit 6) for sampling the outputs of the N asynchronous data receiving circuits by the read pulse and outputting the received data is provided.
【0018】更に、本発明は少なくても以下のいずれか
の事項を有する。Further, the present invention has at least one of the following items.
【0019】(1)送信クロックにより伝送データをサ
ンプリングし前記伝送データを出力するN個の入力回路
(ラッチ回路1−1〜1−4)を有する。(1) It has N input circuits (latch circuits 1-1 to 1-4) for sampling transmission data by a transmission clock and outputting the transmission data.
【0020】(2)前記データ変化点検出回路(データ
変化情報生成回路2)は、前記伝送データを遅延する遅
延回路と、前記伝送データと前記遅延回路の出力とをそ
れぞれ入力とする排他的論理和回路(EX−OR22−
1〜22−4)で構成されている。(2) The data change point detection circuit (data change information generation circuit 2) includes a delay circuit that delays the transmission data, and an exclusive logic circuit that receives the transmission data and the output of the delay circuit as inputs. Sum circuit (EX-OR22-
1 to 22-4).
【0021】(3)前記同期回路は、前記論理和回路の
出力を前記受信クロックによりラッチする第1のラッチ
回路(ラッチ回路3)により構成され、前記非同期デー
タ受信回路は、前記伝送データを前記第1のラッチ回路
の出力によりラッチする第2のラッチ回路(ラッチ回路
4−1〜4−4)により構成されている。(3) The synchronous circuit is constituted by a first latch circuit (latch circuit 3) for latching the output of the OR circuit by the received clock, and the asynchronous data receiving circuit converts the transmission data into the asynchronous data. It is composed of second latch circuits (latch circuits 4-1 to 4-4) that latch by the output of the first latch circuit.
【0022】(4)前記出力回路は、前記読出しパルス
により前記N個の非同期データ受信回路の出力をラッチ
するN個のラッチ回路(ラッチ回路6−1〜6−4)で
構成されている。(4) The output circuit is composed of N latch circuits (latch circuits 6-1 to 6-4) which latch the outputs of the N asynchronous data receiving circuits by the read pulse.
【0023】更に、本発明のより具体的手段としては、
送信クロックで伝送データ信号列をラッチし送信データ
信号列を出力する送信データラッチ回路と、前記送信デ
ータラッチ回路の出力送信データ信号列の変化点を検出
し、後述する受信クロックの周期より長い時間データ変
化情報を出力するデータ変化情報生成回路と、受信クロ
ックで前記データ変化情報生成回路の出力データ変化情
報をサンプリングし、検出結果をデータ変化検出パルス
として出力するデータ変化情報検出回路と、前記データ
変化情報検出回路の出力データ変化検出パルスを用いて
前記送信データラッチ回路の出力送信データ信号列をラ
ッチし受信クロックに同期した受信同期データ信号列を
出力する非同期データ受信回路と、前記受信クロックと
前記受信クロックに同期した受信制御信号に従い受信デ
ータ信号列をラッチする最終読み出しパルスを生成し出
力する受信信号制御回路と、前記非同期データ受信回路
の出力受信同期データ信号列を前記受信信号制御回路の
出力最終読み出しパルスでラッチし、最終受信データ信
号列として出力する最終データラッチ回路を有してい
る。Further, as more specific means of the present invention,
A transmission data latch circuit for latching the transmission data signal sequence with the transmission clock and outputting the transmission data signal sequence, and detecting a change point of the output transmission data signal sequence of the transmission data latch circuit for a time longer than a period of a reception clock described later. A data change information generating circuit that outputs data change information, a data change information detecting circuit that samples output data change information of the data change information generating circuit with a reception clock, and outputs a detection result as a data change detection pulse; An asynchronous data reception circuit that latches an output transmission data signal sequence of the transmission data latch circuit using an output data change detection pulse of a change information detection circuit and outputs a reception synchronization data signal sequence synchronized with a reception clock; and The received data signal train is wrapped in accordance with the reception control signal synchronized with the reception clock. A reception signal control circuit for generating and outputting a final read pulse to be output, and an output reception synchronization data signal sequence of the asynchronous data reception circuit latched by the output final read pulse of the reception signal control circuit and output as a final reception data signal sequence. It has a final data latch circuit.
【0024】[0024]
【実施例】次に、本発明について図面を参照して説明す
る。図1は本発明の一構成例を表すブロック図である。
この構成例の概要は、並列伝送データを入力するため
の、送信データラッチ回路1と、ラッチしたデータを受
信クロックに同期させるための、データ変化情報生成回
路2と、データ変化情報検出回路3及び非同期データ受
信回路4と、任意の受信周期で受信データを出力するた
めの、受信信号制御回路5及び最終データラッチ回路6
から構成されている。Next, the present invention will be described with reference to the drawings. FIG. 1 is a block diagram illustrating a configuration example of the present invention.
The outline of this configuration example is as follows: a transmission data latch circuit 1 for inputting parallel transmission data; a data change information generation circuit 2 for synchronizing the latched data with a reception clock; a data change information detection circuit 3; An asynchronous data reception circuit 4, a reception signal control circuit 5 and a final data latch circuit 6 for outputting reception data at an arbitrary reception cycle.
It is composed of
【0025】図2は上記ブロック図を具体化した一実施
例を表すブロック図であり、図3は図2の非同期データ
伝送回路の動作を説明するタイミングチャートである。FIG. 2 is a block diagram showing an embodiment embodying the above block diagram, and FIG. 3 is a timing chart for explaining the operation of the asynchronous data transmission circuit of FIG.
【0026】図2,図3において、説明を簡単にするた
めに、伝送する並列データ信号列を4本として説明を行
い、伝送されるデータ信号列の値は図3に示す値を用い
るものとする。2 and 3, for the sake of simplicity, the description will be made assuming that four parallel data signal strings are transmitted, and the values of the data signal strings to be transmitted use the values shown in FIG. I do.
【0027】図2において、図3−a)に示す伝送デー
タ信号列101〜104は、D型フリップフロップ(D
−F/F)で構成される送信データラッチ回路1−1〜
1−4において図3−b)に示す送信クロック200の
立ち上がりエッジでラッチされ、送信データ信号列11
1〜114として図3−c)に示すように送出される。In FIG. 2, transmission data signal strings 101 to 104 shown in FIG.
-F / F).
At 1-4, the data is latched at the rising edge of the transmission clock 200 shown in FIG.
1 to 114 are transmitted as shown in FIG.
【0028】データ変化情報生成回路2は遅延回路21
−1〜21−4、EX−OR回路22−1〜22−4及
び、NOR回路23から構成される回路で、前記送信デ
ータラッチ回路1−1〜1−4の出力送信データ信号列
111〜114を後述する受信クロックの周期より長い
時間、遅延回路21−1〜21−4で図3−d)のよう
に各々遅延させた後、EX−OR回路22−1〜22−
4を用いて前記送信データ信号列111〜114と論理
をとり、さらにNOR回路23で論理をとることによ
り、前記送信データラッチ回路の出力送信データ変化点
から前記遅延回路の遅延時間分のローレベル“L”とな
るパルス変化情報300を図3−e)のように出力す
る。The data change information generation circuit 2 includes a delay circuit 21
-1 to 21-4, EX-OR circuits 22-1 to 22-4, and a NOR circuit 23. The output transmission data signal sequences 111 to 111 of the transmission data latch circuits 1-1 to 1-4. 114 is delayed by the delay circuits 21-1 to 21-4 as shown in FIG. 3D) for a time longer than the period of the reception clock described later, and then the EX-OR circuits 22-1 to 22-
4 and the logic of the transmission data signal trains 111 to 114 and the logic of the NOR circuit 23, the low level of the delay time of the delay circuit from the output transmission data change point of the transmission data latch circuit is obtained. The pulse change information 300 that becomes “L” is output as shown in FIG.
【0029】次に、受信側ではD−F/Fにより構成さ
れるデータ変化情報検出回路3において受信クロック2
10の立ち上がりエッジで前記データ変化情報生成回路
2の出力データ変化情報300をサンプリングし、デー
タ変化検出パルス310として出力する。この時、前記
出力データ変化情報300の“L”状態のパルス幅は受
信クロック周期より長いので、前記受信クロック210
でサンプリングを行っても消失する事はなく、図3−
g)に示すようにデータ変化検出パルス310が出力さ
れる。Next, on the receiving side, the data change information detecting circuit 3 composed of DF / F
At the rising edge of 10, the output data change information 300 of the data change information generation circuit 2 is sampled and output as a data change detection pulse 310. At this time, since the pulse width of the "L" state of the output data change information 300 is longer than the receiving clock cycle, the receiving clock 210
It does not disappear even if sampling is performed at
As shown in g), a data change detection pulse 310 is output.
【0030】非同期データ受信回路4−1〜4−4は前
記データ変化情報検出回路3の出力データ変化検出パル
ス310の立ち上がりエッジで前記送信データ信号列1
11〜114をラッチし受信同期データ信号列121〜
124を出力する。この時、前記データ変化検出パルス
310の立ち上がりエッジは、前記送信データ信号列1
11〜114の変化点とは十分な時間はなれているの
で、図3−h)に示すように前記送信データ信号列11
1〜114の変化点をラッチする事はない。The asynchronous data receiving circuits 4-1 to 4-4 receive the transmission data signal train 1 at the rising edge of the output data change detection pulse 310 of the data change information detection circuit 3.
11 to 114 are latched and the reception synchronization data signal trains 121 to 114 are latched.
124 is output. At this time, the rising edge of the data change detection pulse 310 corresponds to the transmission data signal train 1
Since there is a sufficient time interval from the transition points 11 to 114, as shown in FIG.
There is no latching of the change points 1-114.
【0031】受信信号制御回路5は前記受信クロック2
10及び前記受信クロックに同期した所望の読出し周期
の受信制御信号400を入力し、図5−j)に示す前記
受信クロック210の立下りのタイミングに同期した最
終読み出しパルスを出力する。D−F/Fで構成される
最終データラッチ回路6−1〜6−4は前記非同期デー
タ受信回路4−1〜4−4の出力受信同期データ信号列
121〜124を前記受信信号制御回路5の出力最終読
み出しパルス410でラッチし、図5−k)に示す最終
受信データ信号列131〜134を出力する。The reception signal control circuit 5 receives the reception clock 2
10 and a reception control signal 400 having a desired read cycle synchronized with the reception clock, and a final read pulse synchronized with the falling timing of the reception clock 210 shown in FIG. The final data latch circuits 6-1 to 6-4 composed of DF / Fs output the output received synchronous data signal streams 121 to 124 of the asynchronous data receiving circuits 4-1 to 4-4 to the reception signal control circuit 5 respectively. And outputs the final received data signal strings 131 to 134 shown in FIG.
【0032】以上本発明の一実施例について詳細に説明
したが、以上の回路動作の概要を取り纏めて説明する。While the embodiment of the present invention has been described in detail, the outline of the above circuit operation will be summarized and described.
【0033】送信データラッチ回路1では、例えば伝送
路等を経て到達する伝送データ信号列10nを送信クロ
ックによりラッチし、送信データ信号列11nとして検
出、出力する。The transmission data latch circuit 1 latches, for example, a transmission data signal sequence 10n arriving via a transmission path or the like by a transmission clock, and detects and outputs the transmission data signal sequence 11n.
【0034】データ変化情報生成回路2では、送信デー
タ信号列11nを各データの変化点から一定幅のパルス
信号を生成しデータの変化点検出信号300として出力
する。このパルス信号300は受信クロックとは同期し
ていないので、データ変化情報検出回路3では、パルス
信号300を受信クロック210に同期させ、データ変
化点検出パルス310を生成する。The data change information generation circuit 2 generates a pulse signal of a constant width from the change point of each data in the transmission data signal sequence 11n and outputs it as a data change point detection signal 300. Since the pulse signal 300 is not synchronized with the reception clock, the data change information detection circuit 3 synchronizes the pulse signal 300 with the reception clock 210 and generates a data change point detection pulse 310.
【0035】非同期データ受信回路4は、送信データ信
号列11nをデータ変化点検出パルスにより受信クロッ
クの立上りのタイミングでサンプリングし、受信クロッ
クに同期したデータ信号列12nを送出する。The asynchronous data receiving circuit 4 samples the transmission data signal sequence 11n at the rising timing of the reception clock by the data change point detection pulse, and sends out the data signal sequence 12n synchronized with the reception clock.
【0036】更に、最終データラッチ回路6は、既に受
信クロックに同期したデータ信号列12nを送信クロッ
ク周期に対し同一又は異なる任意の周期の受信タイミン
グでサンプリングし受信データ信号列13nを送出す
る。Furthermore, the final data latch circuit 6 samples the data signal sequence 12n already synchronized with the reception clock at the same or different reception timing with respect to the transmission clock period and sends out the reception data signal sequence 13n.
【0037】受信制御信号回路5は、前記受信タイミン
グを与えるため、例えば実施例のような、送信クロック
と同程度の周期の受信制御信号400に基づき、受信ク
ロックに同期し、かつデータ信号列12nの変化点と一
致する恐れのないタイミング、例えば、受信クロックの
立下がり点をトリガ点とする最終読出しパルス410を
出力する。The reception control signal circuit 5 synchronizes with the reception clock based on the reception control signal 400 having the same cycle as the transmission clock as in the embodiment, and gives the data signal train 12n to give the reception timing. A final read pulse 410 having a trigger point at which there is no risk of coincidence with the change point of the received clock, for example, the falling point of the received clock, is output.
【0038】本発明のデータ変化情報生成回路2は伝送
データの変換点を検出する構成であるから、複数の伝送
データのいずれかのデータがクロック周期毎に変化すれ
ば、これが非同期データ受信回路4において受信クロッ
クに同期してラッチし受信されるが、いずれのデータも
変化しない場合はデータの新たなラッチが行われること
がない。この場合はラッチ回路は以前のデータの状態を
保持していることとなる。Since the data change information generation circuit 2 of the present invention is configured to detect the conversion point of the transmission data, if any of the plurality of transmission data changes every clock cycle, this will be the asynchronous data reception circuit 4. , The data is latched and received in synchronization with the reception clock, but if none of the data changes, no new data latch is performed. In this case, the latch circuit holds the state of the previous data.
【0039】本発明の一実施例においては、入力側に伝
送データラッチ回路1を設け、伝送データ信号を正しい
タイミングにより正確に検出、再生する構成を採用して
おり、また、出力側には出力装置等から要請される所望
の読出しパルス周期でデータを出力することができるよ
うに、最終データラッチ回路6及び受信信号制御回路5
を設けているが、非同期データ伝送回路として伝送デー
タを受信クロックに同期をとるのは、データ変化情報生
成回路2、データ変化情報検出回路3及び非同期データ
受信回路4の構成により実現され、上記の入力及び出力
側の回路は各種の変形が可能であることは明らかであ
る。In one embodiment of the present invention, the transmission data latch circuit 1 is provided on the input side to detect and reproduce the transmission data signal accurately at the correct timing. A final data latch circuit 6 and a reception signal control circuit 5 are provided so that data can be output at a desired read pulse cycle requested by a device or the like.
The synchronization of the transmission data with the reception clock as an asynchronous data transmission circuit is realized by the configuration of the data change information generation circuit 2, the data change information detection circuit 3, and the asynchronous data reception circuit 4, and Obviously, the input and output circuits can be variously modified.
【0040】[0040]
【発明の効果】以上説明したことから明らかなように、
本発明の非同期データ伝送回路によれば、受信クロック
に同期し、且つ、伝送データ信号列の変化点をサンプリ
ング(ラッチ)することが無いデータ変化点の検出パル
スを生成し利用しているので、非同期データ受信出力の
受信データ信号列に変化点のサンプリングに基づく誤り
が生じる可能性が全く無くなる。As is apparent from the above description,
According to the asynchronous data transmission circuit of the present invention, a detection pulse of a data change point which is synchronized with a reception clock and does not sample (latch) a change point of a transmission data signal sequence is generated and used. There is no possibility that an error based on sampling of a change point occurs in the received data signal sequence of the asynchronous data reception output.
【0041】即ち、本発明は伝送データ信号のデータの
変化時点とラッチ時点とが合致することのないようにサ
ンプリングタイミングを制御するものであるため、不定
の伝送データ部分を出力することがなく、回路構成が複
雑、且つデータの出力遅延をもたらす受信データの連続
一致の判定機能を持つ保護回路等を使用する必要がない
点で極めて有利である。That is, the present invention controls the sampling timing so that the data change time of the transmission data signal does not coincide with the latch time, so that an indefinite transmission data portion is not output. This is extremely advantageous in that the circuit configuration is complicated and there is no need to use a protection circuit or the like having a function of determining continuous coincidence of received data, which causes a delay in data output.
【0042】更に、本発明の非同期データ伝送回路によ
れば、最終出力として出力側の要請に応じた非同期の任
意の位相、周期の読出し信号によりデータを誤り無く出
力できる点でも顕著な効果がある。Further, according to the asynchronous data transmission circuit of the present invention, there is a remarkable effect in that data can be output without error by a readout signal having an arbitrary phase and period asynchronous according to the request of the output side as the final output. .
【図1】本発明の基本構成を表すブロック図である。FIG. 1 is a block diagram illustrating a basic configuration of the present invention.
【図2】本発明の一実施例を表すブロック図である。FIG. 2 is a block diagram illustrating an embodiment of the present invention.
【図3】図2の非同期データ伝送回路の動作を説明する
ためのタイミングチャートである。FIG. 3 is a timing chart for explaining an operation of the asynchronous data transmission circuit of FIG. 2;
【図4】従来の非同期データ伝送回路の一実施例を表す
ブロック図である。FIG. 4 is a block diagram illustrating an embodiment of a conventional asynchronous data transmission circuit.
【図5】図4の非同期データ伝送回路の動作を説明する
ためのタイミングチャートである。FIG. 5 is a timing chart for explaining the operation of the asynchronous data transmission circuit of FIG.
1 送信データラッチ回路 2 データ変化情報生成回路 3 データ変化情報検出回路 4 非同期データ受信回路 5 受信信号制御回路 6 最終データラッチ回路 7 受信データラッチ回路 8 受信データ保護回路 21 遅延回路 22 EX−OR回路 23 NOR回路 101〜104 伝送データ信号列 111〜114 送信データ信号列 121〜124 受信同期データ信号列 131〜134 最終受信データ信号列 171〜174 受信非同期データ信号列 200 送信クロック 210 受信クロック 300 データ変化情報 310 データ変化検出パルス 400 受信制御信号 410 最終読み出しパルス REFERENCE SIGNS LIST 1 transmission data latch circuit 2 data change information generation circuit 3 data change information detection circuit 4 asynchronous data reception circuit 5 reception signal control circuit 6 final data latch circuit 7 reception data latch circuit 8 reception data protection circuit 21 delay circuit 22 EX-OR circuit 23 NOR circuit 101-104 Transmission data signal sequence 111-114 Transmission data signal sequence 121-124 Reception synchronous data signal sequence 131-134 Final reception data signal sequence 171-174 Reception asynchronous data signal sequence 200 Transmission clock 210 Reception clock 300 Data change Information 310 data change detection pulse 400 reception control signal 410 final read pulse
Claims (6)
さい周期tの受信クロックによりN(N:2以上の整
数)個の伝送データを受信する非同期データ伝送回路に
おいて、各データ信号の変化点から所定幅r(t〈r
〈T)の検出パルス信号を出力するN個のデータ変化点
検出回路と、前記各検出パルス信号の論理和を得る論理
和回路と、前記論理和回路の出力を受信クロックに同期
させる同期回路と、前記同期回路の出力により前記N個
の伝送データのそれぞれをサンプリングして出力するN
個の非同期データ受信回路とを有することを特徴とする
非同期データ伝送回路。1. An asynchronous data transmission circuit that receives N (N: an integer of 2 or more) transmission data with a reception clock having a period t smaller than a transmission clock period T of transmission data. Width r (t <r
(T) N data transition point detection circuits that output detection pulse signals, an OR circuit that obtains a logical sum of the detection pulse signals, and a synchronization circuit that synchronizes the output of the OR circuit with a reception clock. , Sampling and outputting each of the N transmission data by the output of the synchronization circuit.
An asynchronous data transmission circuit comprising: a plurality of asynchronous data receiving circuits.
に同期し且つ前記同期回路の同期タイミングと異なるト
リガタイミングを持つ読出しパルスを出力する受信信号
制御回路と、前記読出しパルスにより前記N個の非同期
データ受信回路の出力をサンプリングし、受信データを
出力するN個の出力回路を有することを特徴とする請求
項1記載の非同期データ伝送回路。2. A reception signal control circuit for receiving a reception control signal and outputting a read pulse synchronized with the reception clock and having a trigger timing different from the synchronization timing of the synchronization circuit, and the N asynchronous signals are generated by the read pulse. 2. The asynchronous data transmission circuit according to claim 1, further comprising N output circuits for sampling an output of the data reception circuit and outputting received data.
グし前記伝送データを出力するN個の入力回路を有する
ことを特徴とする請求項1又は2記載の非同期データ伝
送回路。3. The asynchronous data transmission circuit according to claim 1, further comprising N input circuits for sampling data by a transmission clock and outputting the transmission data.
データを遅延する遅延回路と、前記伝送データと前記遅
延回路の出力とをそれぞれ入力とする排他的論理和回路
で構成されていることを特徴とする請求項1,2又は3
記載の非同期データ伝送回路。4. A data change point detection circuit comprising: a delay circuit for delaying the transmission data; and an exclusive OR circuit that receives the transmission data and an output of the delay circuit as inputs. Claim 1, 2, or 3
An asynchronous data transmission circuit as described.
を前記受信クロックによりラッチする第1のラッチ回路
により構成され、前記非同期データ受信回路は、前記伝
送データを前記第1のラッチ回路の出力によりラッチす
る第2のラッチ回路により構成されることを特徴とする
請求項1,2,3又は4記載の非同期データ伝送回路。5. The synchronous circuit includes a first latch circuit that latches an output of the OR circuit in accordance with the received clock, and the asynchronous data receiving circuit stores the transmission data in the first latch circuit. 5. The asynchronous data transmission circuit according to claim 1, further comprising a second latch circuit that latches by an output.
り前記N個の非同期データ受信回路の出力をラッチする
N個の出力ラッチ回路で構成されていることを特徴とす
る請求項2,3,4又は5記載の非同期データ伝送回
路。6. The output circuit according to claim 2, wherein said output circuit comprises N output latch circuits for latching the outputs of said N asynchronous data receiving circuits by said calling pulse. Or the asynchronous data transmission circuit according to 5.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7122187A JP2723078B2 (en) | 1995-05-22 | 1995-05-22 | Asynchronous data transmission circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7122187A JP2723078B2 (en) | 1995-05-22 | 1995-05-22 | Asynchronous data transmission circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08316942A JPH08316942A (en) | 1996-11-29 |
JP2723078B2 true JP2723078B2 (en) | 1998-03-09 |
Family
ID=14829732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7122187A Expired - Fee Related JP2723078B2 (en) | 1995-05-22 | 1995-05-22 | Asynchronous data transmission circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2723078B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5813588B2 (en) * | 2012-07-11 | 2015-11-17 | 株式会社東芝 | Switch control circuit and switch device |
JP6492467B2 (en) * | 2014-09-03 | 2019-04-03 | 株式会社ソシオネクスト | Reception circuit and semiconductor integrated circuit |
-
1995
- 1995-05-22 JP JP7122187A patent/JP2723078B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08316942A (en) | 1996-11-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3467975B2 (en) | Phase detection circuit | |
JPH0775343B2 (en) | Synchronization detection circuit and method | |
US7194057B2 (en) | System and method of oversampling high speed clock/data recovery | |
JP2723078B2 (en) | Asynchronous data transmission circuit | |
EP0299265A2 (en) | Receiver synchronization in encoder/decoder | |
US5825834A (en) | Fast response system implementing a sampling clock for extracting stable clock information from a serial data stream with defined jitter characeristics and method therefor | |
JP2003134098A (en) | Serial receiver | |
JP2001230824A (en) | Data reception system | |
JP2512004B2 (en) | Bit error rate measuring device | |
JP3463212B2 (en) | Data transmission device | |
JPH0210619B2 (en) | ||
JPH10242945A (en) | Pseudo random pattern error measuring circuit | |
JP3493111B2 (en) | Semiconductor integrated circuit device | |
JP3424600B2 (en) | Manchester code receiver | |
JP3063291B2 (en) | Line monitoring circuit | |
JP2655624B2 (en) | Frame synchronization detection circuit | |
JP2590935B2 (en) | Digital transmission data recovery circuit | |
JPH03255743A (en) | Bit synchronizing circuit | |
JPH0616619B2 (en) | Out-of-sync detection circuit | |
JPH1028146A (en) | Code error correcting device | |
JP2004153693A (en) | Method and apparatus for frame synchronization | |
JPH08102732A (en) | Frame synchronization circuit | |
JPH01188049A (en) | Timing system | |
JPH08204690A (en) | Phase-adjusting circuit | |
JPH06216894A (en) | Reception circuit in transmitter |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971028 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071128 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081128 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091128 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101128 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111128 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121128 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131128 Year of fee payment: 16 |
|
LAPS | Cancellation because of no payment of annual fees |