JP2719783B2 - BiCMOS readout circuit - Google Patents
BiCMOS readout circuitInfo
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多量のデータの書込み・読出しを高速に行
なうBiCMOS SRAMに関するものであり、特に、同一基板
上にMOSトランジスタとバイポーラトランジスタを集積
化したMOS・バイポーラ複合回路を用いたECLコンパチブ
ルSRAMに関するものである。
〔従来の技術〕
従来のBiCNOS SRAMの読出し回路の例としては第２図
に示すような回路がある。この回路は例えば特開昭62−
93177に記載されている。第２図の読出し回路は、メモ
リセルアレイ１、ビット線列選択回路２、第１のデータ
線駆動回路３、第２のデータ線駆動回路４およびセンス
アンプ回路５で構成される。電源電圧は、ECLインタフ
ェースを考慮して、高電位電源VCC＝0V、低電位電源VEE
＝−5.2Vである。
メモリセルアレイ１はｋ個のサブブロックに分割さ
れ、各ブロックはメモリセルがマトリクス状（ｎ行ｍ
列）に配置されている。メモリセルは、第３図に示すよ
うに、２つの負荷と４つのMOSトランジスタT1〜T4から
なるフリップフロップ回路で構成されており、負荷は、
高抵抗あるいはゲートが同一側の駆動トランジスタに接
続されたMOSトランジスタで構成される。第３図におい
て、BLi,▲▼はビット線対、WLiはワード線であ
る。
ビット線列選択回路２は、各ビット線対のプルアップ
電圧を変化させることにより、ビット線列を選択する回
路であり、第４図に示すように、プルアップMOSトラン
ジスタT5〜T8およびバイポーラトランジスタQ1，Q2で構
成される。MOSトランジスタT5，T6のドレインはそれぞ
れBLi,▲▼のビット線対に接続され、MOSトラン
ジスタ、T5，T6のゲットにはブロック選択信号（▲
▼）とビット線列選択信号（▲▼）のNAND論理をと
った信号
が入力され、MOSトランジスタT5，T6のソースには電圧
がVCCの高電位電源が供給されている。MOSトランジスタ
T7，T8のドレインには電圧がV1（−0.8V）の定電圧電源
が供給され、MOSトランジスタT7，T8のゲートにはMOSト
ランジスタT5，T6のゲート入力の反転信号が入力され、
MOSトランジスタT7，T8のソースはそれぞれビット線対
（BLi,▲▼）に接続されている。バイポーラトラ
ンジスタQ1，Q2のコレクタには電圧がVCCの高電位電源
が供給され、各ベースには書込み信号の反転信号（▲
▼）が入力され、各エミッタはビット線対（BLi,▲
▼）に接続されている。
第１のデータ線駆動回路３は各ブロックの第１の共通
データ線をエミッタフォロワ回路で駆動する回路であ
り、第２図に示すように、各バイポーラトランジスタの
コレクタには電圧がVCCの高電位電源が供給され、各は
ビット線対に接続され各エミッタは第１の共通データ線
対に接続されている。
第２のデータ線駆動回路４は選択ブロックの共通デー
タ線を選択する回路であり、第１のデータ線駆動回路と
同様にエミッタフォロワ回路で構成され、各コレクタに
は電圧がVCCの高電位電源が供給され、各ベースは第１
の共通データ線対に接続され、各エミッタは第２の共通
データ線対に接続されている。
センスアンプ回路５は第５図に示すようにバイポーラ
形差動増幅回路６と出力駆動回路７で構成される。バイ
ポーラ差動増幅回路６は駆動バイポーラトランジスタ
Q3，Q4，負荷抵抗R1および定電流源I0で構成され、差動
増幅回路の一方の出力より出力信号VS0を発生してい
る。出力駆動回路７はバイポーラトランジスタQ5による
エミッタフォロワ回路で構成され、バイポーラ差動増幅
回路６の出力信号VS0により出力信号VOUTを発生してい
る。なお、出力信号VOUTを出力するバイポーラトランジ
スタQ5のエミッタと電圧−2.0Vを供給する外部電源端子
Ｔとの間には外部負荷抵抗RE（50Ω）および外部負荷容
量CE（30pF）が接続されている。
〔発明が解決しようとする問題点〕
上記のような従来のSRAMの読出し回路では、出力ビッ
ト数が大きい場合、すべてのデータ線駆動回路に電流が
流れるため、消費電力が大きくなるという問題があっ
た。
例えば、８ビット出力のメモリにおいて、１ビット出
力あたりの第１のデータ線駆動回路の消費電力を10mW、
第２のデータ線駆動回路の消費電力を10mWとした場合、
第１の共通データ線をｋ分割することによる消費電力の
増大は、
（10mW×（ｋ−１）＋10mW）×８＝80n mW
となる。上式より、共通データ線を２分割（ｋ＝２）し
ても、消費電力が160mW増加することになる。
本発明はこのような点に鑑みてなされたものであり、
その目的とするところは、読出し回路の消費電力を削減
することにより、高速かつ消費電力の小さいSRAMを得る
ことにある。
〔問題点を解決するための手段〕
このような目的を達成するために本発明は、メモリセ
ルがマトリクス状に配置されたブロックを複数有するメ
モリセルアレイに対しデータの読出しをBiCMOS読出し回
路において、選択したブロックの選択したビット線対を
第１の電源でプルアップし、これ以外の非選択ビット線
対のすべてを第１の電源よりも低電位の第２の電源でプ
ルアップするビット線列選択回路と、このビット線列選
択回路に接続された各ブロックのビット線対を入力とし
て各ブロックの共通データ線対を駆動するデータ線駆動
回路と、各ブロックの共通データ線対を入力とする並列
接続された複数組のバイポーラトランジスタからなる差
動増幅回路を備えたセンスアンプ回路とを有し、選択共
通データ線対上の相補信号がビット線列選択回路のプル
アップによって非選択共通データ線対上の相補信号より
も高レベルに設定され、これらの共通データ線対のすべ
てが差動増幅回路に並列に接続されるようにしたもので
ある。
また、ビット線列選択回路は、第１、第２、第３、第
４の電界効果トランジスタから構成され、第１、第２の
電界効果トランジスタのゲートにはブロック選択信号と
ビット線列選択信号の否定論理積をとった信号が入力さ
れ、第３、第４の電界効果トランジスタのゲートにはブ
ロック選択信号とビット線列選択信号の論理積をとった
信号が入力され、第１、第２の電界効果トランジスタの
ソースが第１の電源に接続され、第３、第４の電界効果
トランジスタのドレインが第２の電源に接続され、第
１、第２の電界効果トランジスタのドレインと第３、第
４の電界効果トランジスタのソースがビット線対に接続
されたものである。
〔作用〕
本発明によるBiCMOS読出し回路においては、共通デー
タ線の選択はセンスアンプ回路で行なわれる。
〔実施例〕
第１図は本発明に係わるBiCMOS読出し回路の一実施例
を示す回路図であり、１はメモリセルアレイ、２はビッ
ト線列選択回路、３は第１のデータ線駆動回路、６はバ
イポーラ差動増幅回路、７は出力駆動回路、８はセンス
アンプ回路である。
センスアンプ回路８においては、バイポーラトランジ
スタQD1〜QDkのコレクタには電圧がVCCの高電位電源が
供給され、各ベースには第１の共通データ線D1〜Dk上の
信号VD1〜VDKが入力され、各エミッタは定電流源I0に接
続されている。また、バイポーラトランジスタ▲
▼〜▲▼のコレクタは負荷抵抗R1に接続され、各
ベースには第１の共通データ線D1〜Dk上の信号▲
▼〜▲▼が入力され、各エミッタは定電流源I0に
接続され、さらに、バイポーラトランジスタ▲▼
〜▲▼のコレクタから出力信号VS01を発生してい
る。
次に、本実施例の動作を第１図，第４図を用いて説明
する。動作説明は、第１の共通データ線D1上の信号
VD1，▲▼が選択される場合について行なう。ま
ず選択されたメモリアレイのビット線について説明す
る。第４図のビット線列選択回路において、ｉ番目のビ
ット線列選択信号（▲▼）および１番目のブロック
選択信号（▲▼）が高レベルとなるため、選択信号
により、第1,第２の電解効果トランジスタであるMOSト
ランジスタT5，T6が導通し、選択ビット線列は第１の電
源である高電位電源の電圧VCCでプルアップされ、非選
択ビット線列は第3,D4の電界効果トランジスタであるMO
SトランジスタT7，T8により第２の電源である−0.8Vで
プルアップされる。このため、選択されたメモリセルの
情報が第１のデータ線駆動回路を介して第１の共通デー
タ線D1上に発生する。
その他のメモリセルアレイのビット線は、バイポーラ
トランジスタQ1，Q2により−0.8Vに固定されるため、非
選択のメモリセルアレイの第１の共通データ線上の電圧
レベルは、選択メモリセルアレイの第１の共通データ線
D1上の電圧レベルよりも低レベルに固定される。
このため、センスアンプ回路８では、選択メモリセル
アレイの第１の共通データ線D1上の信号VD1，▲
▼により微小信号の検出動作を開始し、バイポーラトラ
ンジスタQ5を通して、出力信号VOUTが発生する。
上記のように、第１の共通データ線の選択機能をもっ
た本実施例におけるセンスアンプ回路８は、第１の共通
データ線の選択に特別な電流を必要としないため、出力
ビット数が大きいメモリでは低消費電力が図れるという
利点がある。
例えば、８ビット出力のメモリにおいて、１ビット出
力あたりの第１のデータ線駆動回路の消費電力を10mW、
第２のデータ線駆動回路の消費電力を10mWとした場合、
第１の共通データ線をｋ分割することによる消費電力の
増大は、
（10mW×（ｋ−１）×８＝80（ｋ−１）mW
となる。上式より、共通データ線を２分割（ｋ＝２）と
した場合、消費電力の増加は80mWとなり、従来回路に比
べて80mW（50％）消費電力を削減することができる。
〔発明の効果〕
以上説明したように本発明は、選択共通データ線の相
補信号が非選択共通データ線の相補信号よりも高レベル
に設定される共通データ線のすべてをセンスアンプ回路
のバイオーラ差動増幅回路に並列接続したことにより、
センスアンプ回路は共通データ線の選択機能を持つこと
ができ、従って共通データ線の選択に特別な電流を必要
としないので、メモリセルからの読出し動作を高速かつ
低消費電力で実現できる効果がある。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a BiCMOS SRAM for writing / reading a large amount of data at high speed, and more particularly, to integrating a MOS transistor and a bipolar transistor on the same substrate. The present invention relates to an ECL-compatible SRAM using a combined MOS / bipolar circuit. [Prior Art] An example of a conventional BiCNOS SRAM read circuit is a circuit as shown in FIG. This circuit is disclosed in, for example,
93177. 2 includes a memory cell array 1, a bit line column selection circuit 2, a first data line drive circuit 3, a second data line drive circuit 4, and a sense amplifier circuit 5. The power supply voltage is high potential power supply V CC = 0V and low potential power supply V EE considering the ECL interface.
= −5.2V. The memory cell array 1 is divided into k sub-blocks, and each block has a matrix of memory cells (n rows and m rows).
Column). As shown in FIG. 3, the memory cell includes a flip-flop circuit including two loads and four MOS transistors T 1 to T 4 .
The MOS transistor has a high resistance or a gate connected to the drive transistor on the same side. In FIG. 3, BLi and ▼ are bit line pairs, and WLi is a word line. Bit line column selection circuit 2, by varying the pull-up voltage of each bit line pair, a circuit for selecting a bit line columns, as shown in FIG. 4, the pull-up MOS transistor T 5 through T 8 and It is composed of bipolar transistors Q 1 and Q 2 . The drain of the MOS transistor T 5, T 6 is BLi, are connected to ▲ ▼ bit line pair, MOS transistors, the target of T 5, T 6 block selection signal (▲
▼) and the bit line selection signal (▲ ▼) which is NAND logic And the sources of the MOS transistors T 5 and T 6 are supplied with a high potential power supply with a voltage of V CC . MOS transistor
Voltage to the drain of T 7, T 8 is supplied with a constant voltage power supply V 1 (-0.8V), MOS transistor T 7, the inverted signal of the gate input of the MOS transistor T 5, T 6 to the gate of T 8 Is entered,
The sources of the MOS transistors T 7 and T 8 are respectively connected to the bit line pair (BLi, ▲ ▼). The collectors of the bipolar transistors Q 1 and Q 2 are supplied with a high-potential power supply with a voltage of V CC , and each base has an inverted write signal (▲
▼) is input, and each emitter is connected to a bit line pair (BLi, ▲
▼). The first data line driving circuit 3 is a circuit for driving the first common data line of each block by an emitter follower circuit. As shown in FIG. 2, the collector of each bipolar transistor has a high voltage of V CC . Potential power is supplied, each is connected to a bit line pair, and each emitter is connected to a first common data line pair. The second data line driving circuit 4 is a circuit for selecting a common data line of the selected block, and is constituted by an emitter follower circuit, similarly to the first data line driving circuit, and the voltage of each collector is set to a high potential of V CC . Power is supplied and each base is
, And each emitter is connected to a second common data line pair. The sense amplifier circuit 5 includes a bipolar differential amplifier circuit 6 and an output drive circuit 7, as shown in FIG. The bipolar differential amplifier circuit 6 is a driving bipolar transistor
It is composed of Q 3 , Q 4 , load resistance R 1 and constant current source I 0 , and generates an output signal V S0 from one output of the differential amplifier circuit. Output driver circuit 7 is constituted by an emitter follower circuit by a bipolar transistor Q 5, and generates an output signal V OUT by the output signal V S0 of the bipolar differential amplifier circuit 6. The external load resistor RE (50 [Omega) and an external load capacitance CE (30 pF) is connected between the external power supply terminal T for supplying the emitter and the voltage -2.0V of the bipolar transistor Q 5 for outputting an output signal V OUT ing. [Problems to be Solved by the Invention] In the above-described conventional read circuit of the SRAM, when the number of output bits is large, a current flows through all data line drive circuits, so that power consumption is increased. Was. For example, in an 8-bit output memory, the power consumption of the first data line drive circuit per 1-bit output is 10 mW,
When the power consumption of the second data line drive circuit is 10 mW,
The increase in power consumption by dividing the first common data line into k is (10 mW × (k−1) +10 mW) × 8 = 80 nmW. From the above equation, even if the common data line is divided into two (k = 2), the power consumption increases by 160 mW. The present invention has been made in view of such a point,
It is an object of the present invention to obtain a high-speed and low-power-consumption SRAM by reducing the power consumption of a read circuit. [Means for Solving the Problems] In order to achieve such an object, the present invention provides a BiCMOS read circuit for reading data from a memory cell array having a plurality of blocks in which memory cells are arranged in a matrix. Column line selection in which the selected bit line pair of the selected block is pulled up by the first power supply, and all other unselected bit line pairs are pulled up by the second power supply having a lower potential than the first power supply A circuit, a data line driving circuit driving the common data line pair of each block by using the bit line pair of each block connected to the bit line column selection circuit, and a parallel circuit receiving the common data line pair of each block as an input A sense amplifier circuit provided with a differential amplifier circuit comprising a plurality of sets of connected bipolar transistors, and a complementary signal on a selected common data line pair is selected as a bit line column. The level is set higher than the complementary signal on the unselected common data line pair by the pull-up of the circuit, and all of these common data line pairs are connected in parallel to the differential amplifier circuit. The bit line column selection circuit includes first, second, third, and fourth field effect transistors. The gates of the first and second field effect transistors have a block selection signal and a bit line column selection signal. Are input to the gates of the third and fourth field-effect transistors, and a signal obtained by ANDing the block selection signal and the bit line column selection signal is input to the gates of the third and fourth field effect transistors. Are connected to the first power supply, the drains of the third and fourth field effect transistors are connected to the second power supply, and the drains of the first and second field effect transistors are connected to the third and fourth power supplies. The source of the fourth field-effect transistor is connected to the bit line pair. [Operation] In the BiCMOS read circuit according to the present invention, the selection of the common data line is performed by the sense amplifier circuit. Embodiment FIG. 1 is a circuit diagram showing an embodiment of a BiCMOS read circuit according to the present invention, wherein 1 is a memory cell array, 2 is a bit line column selection circuit, 3 is a first data line drive circuit, 6 Is a bipolar differential amplifier circuit, 7 is an output drive circuit, and 8 is a sense amplifier circuit. In the sense amplifier circuit 8, the voltage on the collector of the bipolar transistor Q D1 to Q Dk is supplied a high potential power supply V CC, the signal V D1 ~V on the respective base first common data line D1~Dk DK is input, the emitter is connected to the constant current source I 0. In addition, bipolar transistors
▼ ~ ▲ ▼ the collector connected to the load resistor R 1, in each base signal on the first common data lines D1 to Dk ▲
▼ to ▲ ▼ are input, each emitter is connected to a constant current source I 0 , and furthermore, a bipolar transistor ▲ ▼
The output signal V S01 is generated from the collectors of ▲▲ ▼. Next, the operation of this embodiment will be described with reference to FIGS. The operation will be described with reference to the signals on the first common data line D1.
This is performed when V D1 and ▲ ▼ are selected. First, the bit lines of the selected memory array will be described. In the bit line column selection circuit of FIG. 4, since the i-th bit line column selection signal (（) and the first block selection signal (▲) are at a high level, the selection signal As a result, the MOS transistors T 5 and T 6 , which are the first and second field effect transistors, are turned on, and the selected bit line row is pulled up by the voltage V CC of the high potential power supply which is the first power supply, and the non-selected bit The row is MO, which is the third and D4 field effect transistor.
It is pulled up by -0.8V a second power source by the S transistor T 7, T 8. Therefore, information of the selected memory cell is generated on the first common data line D1 via the first data line driving circuit. Since the bit lines of the other memory cell arrays are fixed to −0.8 V by the bipolar transistors Q 1 and Q 2 , the voltage level on the first common data line of the unselected memory cell array is changed to the first level of the selected memory cell array. Common data line
It is fixed at a lower level than the voltage level on D1. Therefore, in the sense amplifier circuit 8, the signals V D1 , ▲ on the first common data line D1 of the selected memory cell array are output.
▼ The detection starts operation of the small signal, through the bipolar transistor Q 5, the output signal V OUT is generated. As described above, the sense amplifier circuit 8 according to the present embodiment having the function of selecting the first common data line does not require a special current to select the first common data line, and therefore has a large number of output bits. The memory has the advantage of low power consumption. For example, in an 8-bit output memory, the power consumption of the first data line drive circuit per 1-bit output is 10 mW,
When the power consumption of the second data line drive circuit is 10 mW,
The increase in power consumption by dividing the first common data line into k is (10 mW × (k−1) × 8 = 80 (k−1) mW. From the above equation, the common data line is divided into two ( When k = 2), the power consumption increases by 80 mW, and the power consumption can be reduced by 80 mW (50%) as compared with the conventional circuit. Complementary signal of common data line is set higher than complementary signal of unselected common data line.All common data lines are connected in parallel to bioler differential amplifier circuit of sense amplifier circuit.
The sense amplifier circuit can have a function of selecting a common data line, and therefore does not require a special current to select a common data line. Therefore, there is an effect that a read operation from a memory cell can be realized at high speed and with low power consumption. .
【図面の簡単な説明】
第１図は本発明に係わるBiMOS読出し回路の一実施例を
示す回路図、第２図は従来のBiCMOS読出し回路を示す回
路図、第３図はメモリセル構成を示す回路図、第４図は
ビット線列選択回路を示す回路図、第５図は従来のセン
スアンプ回路を示す回路図である。
１……メモリセルアレイ、２……ビット線選択回路、３
……第１のデータ線駆動回路、４……第２のデータ線駆
動回路、６……バイポーラ差動増幅回路、７……出力駆
動回路、８……センスアンプ回路。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram showing an embodiment of a BiMOS read circuit according to the present invention, FIG. 2 is a circuit diagram showing a conventional BiCMOS read circuit, and FIG. 3 shows a memory cell configuration. FIG. 4 is a circuit diagram showing a bit line column selection circuit, and FIG. 5 is a circuit diagram showing a conventional sense amplifier circuit. 1 ... memory cell array, 2 ... bit line selection circuit, 3
... A first data line drive circuit, 4... A second data line drive circuit, 6... A bipolar differential amplifier circuit, 7... An output drive circuit, 8.
Claims (1)
複数有するメモリセルアレイに対しデータの読出しを行
うBiCMOS読出し回路において、 選択した前記ブロックの選択したビット線対を第１の電
源でプルアップし、これ以外の非選択ビット線対のすべ
てを第１の電源よりも低電位の第２の電源でプルアップ
するビット線列選択回路と、 このビット線列選択回路に接続された各ブロックのビッ
ト線対を入力として各ブロックの共通データ線対を駆動
するデータ線駆動回路と、 各ブロックの共通データ線対を入力とする並列接続され
た複数組のバイポーラトランジスタからなる差動増幅回
路を備えたセンスアンプ回路とを有し、 選択共通データ線対上の相補信号がビット線列選択回路
のプルアップによって非選択共通データ線対上の相補信
号よりも高レベルに設定され、 これらの共通データ線対のすべてが前記差動増幅回路に
並列に接続されたことを特徴とするBiCMOS読出し回路。 ２．前記ビット線列選択回路は、第１、第２、第３、第
４の電界効果トランジスタから構成され、 第１、第２の電界効果トランジスタのゲートにはブロッ
ク選択信号とビット線列選択信号の否定論理積をとった
信号が入力され、 第３、第４の電界効果トランジスタのゲートにはブロッ
ク選択信号とビット線列選択信号の論理積をとった信号
が入力され、 第１、第２の電界効果トランジスタのソースが第１の電
源に接続され、 第３、第４の電界効果トランジスタのドレインが第２の
電源に接続され、 第１、第２の電界効果トランジスタのドレインと第３、
第４の電界効果トランジスタのソースがビット線対に接
続されたものであることを特徴とする特許請求の範囲第
１項記載のBiCMOS読出し回路。(57) [Claims] In a BiCMOS read circuit for reading data from a memory cell array having a plurality of blocks in which memory cells are arranged in a matrix, a selected bit line pair of the selected block is pulled up by a first power supply. A bit line column selection circuit for pulling up all of the unselected bit line pairs with a second power supply having a lower potential than the first power supply; and a bit line pair of each block connected to the bit line column selection circuit. A data line driving circuit for driving a common data line pair of each block, and a sense amplifier circuit including a differential amplifier circuit composed of a plurality of sets of bipolar transistors connected in parallel with the common data line pair of each block as inputs. The complementary signal on the selected common data line pair is higher than the complementary signal on the non-selected common data line pair by pull-up of the bit line column selection circuit. A high level, and all of the common data line pairs are connected in parallel to the differential amplifier circuit. 2. The bit line column selection circuit includes first, second, third, and fourth field effect transistors. The gates of the first and second field effect transistors have a block selection signal and a bit line column selection signal. A signal obtained by performing a NAND operation is input. A signal obtained by performing an AND operation of a block selection signal and a bit line column selection signal is input to the gates of the third and fourth field effect transistors. The source of the field effect transistor is connected to the first power supply, the drains of the third and fourth field effect transistors are connected to the second power supply, and the drains of the first and second field effect transistors are connected to the third and fourth power supplies.
2. The BiCMOS read circuit according to claim 1, wherein the source of the fourth field effect transistor is connected to the bit line pair.
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|---|---|---|---|
| JP62213011A JP2719783B2 (en) | 1987-08-28 | 1987-08-28 | BiCMOS readout circuit |
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| JP62213011A JP2719783B2 (en) | 1987-08-28 | 1987-08-28 | BiCMOS readout circuit |
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|---|---|
| JPS6457485A JPS6457485A (en) | 1989-03-03 |
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- 1987-08-28 JP JP62213011A patent/JP2719783B2/en not_active Expired - Lifetime
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