JP2715653B2 - Integrated circuit with built-in memory - Google Patents
Integrated circuit with built-in memoryInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ内蔵集積回路に関し、特にメモリの出
力データを制御するバッファ回路を備えたメモリ内蔵集
積回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit with a built-in memory, and more particularly, to an integrated circuit with a built-in memory provided with a buffer circuit for controlling output data of a memory.
従来、この種のメモリ内蔵集積回路は、第３図に示す
ように、書込み動作時、入力制御信号ICに従って外部か
らの入力データDIを取込みメモリセル部12へ供給する入
力データ制御バッファ11、この入力データ制御バッファ
11からの入力データDIを記憶し、読出し動作時に記憶さ
れているデータを読出すメモリセル部12、並びに出力制
御信号OCに従ってメモリセル部12から読出されたデータ
を外部へ出力する出力データ制御バッファ13及び制御処
理部３へ出力する出力データ制御バッファ14を備えたメ
モリ部1Aと、インバータIV1〜IV3及び論理ゲートG1,G2
を備え、チップセレクト信号▲▼，書込み制御信号
▲▼，及び読出し制御信号▲▼を入力し、書込
み動作時には入力制御信号ICをアクティブレベルにし、
読出し動作時には出力制御信号OCをアクティブレベルに
するメモリ制御部2Bと、出力データ制御バッファ14を介
して入力されるメモリセル部12からのデータ、及び外部
からの入力信号SIに対し所定の処理を行い出力信号SOを
出力する共に各部を制御する制御処理部３とを有する構
成となっていた。Conventionally, as shown in FIG. 3, this type of integrated circuit with a built-in memory has an input data control buffer 11 for taking in input data DI from the outside in accordance with an input control signal IC and supplying it to a memory cell section 12 during a write operation. Input data control buffer
A memory cell unit 12 for storing input data DI from 11 and reading stored data during a read operation, and an output data control buffer for outputting data read from memory cell unit 12 to the outside according to output control signal OC 13 and a memory unit 1A having an output data control buffer 14 for outputting to the control processing unit 3, inverters IV1 to IV3 and logic gates G1 and G2.
A chip select signal ▲ ▼, a write control signal ▲ ▼, and a read control signal ▲ ▼, and the input control signal IC is set to an active level during a write operation;
A memory control unit 2 B for the output control signal OC to the active level during the read operation, data from the memory cell portion 12, which is input through the output data control buffer 14, and the predetermined processing on the input signal SI from the external And outputs the output signal SO and controls the respective units.
上述した従来のメモリ内蔵集積回路は、出力データ制
御バッファ13,14を１つの出力制御信号OCにより制御し
ているので、読出し動作時に、メモリセル部12から読出
されたデータが常に外部へ出力されてしまい、他の集積
回路に悪影響を及ぼしたり秘密のデータが含まれている
場合には秘密が漏れてしまうという欠点があり、また外
部への出力を全面的に停止するとメモリセル部12等の検
査ができなくなるという欠点があった。In the above-described conventional integrated circuit with a built-in memory, the output data control buffers 13 and 14 are controlled by one output control signal OC. Therefore, during a read operation, data read from the memory cell unit 12 is always output to the outside. This has the disadvantage that it may adversely affect other integrated circuits or leak secrets if it contains secret data, and if the output to the outside is completely stopped, the memory cells 12 There was a drawback that inspection could not be performed.
本発明の目的は、メモリセル部からのデータの外部へ
の出力を制御して他の集積回路への悪影響及び秘密の漏
洩を防止し、かつ検査も容易に行うことができるメモリ
内蔵集積回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide an integrated circuit with a built-in memory capable of controlling the output of data from a memory cell portion to the outside to prevent adverse effects on other integrated circuits and leakage of secrets, and which can easily perform inspection. To provide.
本発明のメモリ内蔵集積回路は、所定のデータを記憶
しておくメモリセル部と、メモリセル部からのデータを
第１の制御信号に応答して外部へ出力する出力データ制
御バッファ回路とを備えたメモリ部と、第２の制御信号
が予め設定された条件を満足しているときに第１のレベ
ルとなり、満足していないときに第２のレベルとなる条
件検出信号を出力する条件検出手段と、チップセレクト
信号およびイネーブル信号ならびに条件検出信号が入力
され、条件検出信号が第１のレベルのときチップセレク
ト信号およびイネーブル信号のアクティブレベルに応答
して第１の制御信号を発生し、条件検出信号が第２のレ
ベルのときチップセレクト信号およびイネーブル信号の
レベルにかかわらず第１の制御信号の発生を禁止する論
理回路とを備えたメモリ制御部とを有する。An integrated circuit with a built-in memory according to the present invention includes a memory cell unit for storing predetermined data, and an output data control buffer circuit for outputting data from the memory cell unit to the outside in response to a first control signal. And a condition detecting means for outputting a condition detection signal having a first level when the second control signal satisfies a preset condition, and a second level when the second control signal does not satisfy the condition. And a chip select signal, an enable signal, and a condition detection signal are inputted, and when the condition detection signal is at the first level, a first control signal is generated in response to the active levels of the chip select signal and the enable signal. A logic circuit for prohibiting the generation of the first control signal when the signal is at the second level regardless of the levels of the chip select signal and the enable signal. And a re-control unit.
次に、本発明の実施例について図面を参照して説明す
る。Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例を示す回路図である。 FIG. 1 is a circuit diagram showing a first embodiment of the present invention.
メモリ部１は、出力データ制御バッファ13が第１の出
力制御信号OC1により制御され、出力データ制御バッフ
ァ14が第２の出力制御信号OC2により制御される他は第
３図に示された従来のメモリ内蔵集積回路と同様であ
る。The memory unit 1 has the conventional configuration shown in FIG. 3 except that the output data control buffer 13 is controlled by a first output control signal OC1 and the output data control buffer 14 is controlled by a second output control signal OC2. It is the same as an integrated circuit with a built-in memory.
また、制御処理部３も第３図に示された従来のメモリ
内蔵集積回路と同様である。The control processing unit 3 is the same as the conventional integrated circuit with a built-in memory shown in FIG.
メモリ制御部２は、チップセレクト信号▲▼の反
転信号と条件検出信号CDとを入力するAND回路の論理ゲ
ートG4と、この論理ゲートG4の出力信号により信号をシ
フトし所定の数（例えば“4"）だけシフトしたら１つの
信号を出力するシフトレジスタ21と、内部にEEPROMセル
を備えこのEEPROMセルに予め“1"を記憶させておいてア
クティブレベルの条件検出信号CDを出力し、シフトレジ
スタ21の出力信号によりEEPROMセルの記憶内容が“0"と
なってインアクティブレベルの条件検出信号CDを出力す
るEEPROM回路22とを含み、チップセレクト信号▲▼
が所定の回数（４回）アクティブレベルになると条件検
出信号CDをアクティブレベルからインアクティブレベル
に切換える条件検出手段と、論理ゲートG1〜G3を含む論
理回路とを有する構成となっており、第２の出力制御信
号OC2は従来例と同様にチップセレクト信号▲▼，
書込み制御信号▲▼，読出し制御信号▲▼によ
りそのレベルが決定され、第１の出力制御信号OC1及び
入力制御信号ICは、上述の制御信号（▲▼，▲
▼，▲▼）と条件検出信号CDとによりそのレベルが
決定され、チップセレクト信号▲▼が所定回数（４
回）アクティブレベルになると、アクティブレベルから
インアクティブレベルと切換わる。The memory control unit 2 shifts a signal by a logic gate G4 of an AND circuit to which an inverted signal of the chip select signal ▲ ▼ and the condition detection signal CD are inputted, and shifts the signal by a predetermined number (for example, “4”). A shift register 21 for outputting one signal when the shift is performed by "), and an EEPROM cell provided therein, wherein" 1 "is stored in advance in this EEPROM cell, and an active level condition detection signal CD is outputted. And the EEPROM circuit 22 which outputs the inactive level condition detection signal CD by changing the storage content of the EEPROM cell to "0" by the output signal of the chip select signal ▲ ▼
Has a condition detecting means for switching the condition detection signal CD from the active level to the inactive level when the signal has reached the active level a predetermined number of times (four times), and a logic circuit including logic gates G1 to G3. Output control signal OC2 is the chip select signal ▲ ▼,
The levels are determined by the write control signal ▼ and the read control signal ▼, and the first output control signal OC1 and the input control signal IC are controlled by the control signals (▲, ▲).
▼, ▲ ▼) and the condition detection signal CD determine the level, and the chip select signal ▲ ▼ is output a predetermined number of times (4
Once) the active level is reached, the active level is switched to the inactive level.
従って、チップセレクト信号▲▼が４回アクティ
ブレベルになると、それ以降は、メモリセル部12の読出
しデータの外部への出力、及び外部からの入力データDI
のメモリセル部12への書込みができなくなる。Therefore, when the chip select signal ▲ ▼ becomes active level four times, thereafter, the read data of the memory cell unit 12 is output to the outside and the input data DI
Cannot be written to the memory cell section 12.
すなわち、４回まではメモリセル部12に対してデータ
の書込み読出しができるので、この間にメモリセル部12
等の検査を行うことができ、それ以降は外部からのデー
タの入出力が禁止されるので、データの秘密保護や他の
集積回路への悪影響を防止することができる。That is, data can be written to and read from the memory cell unit 12 up to four times.
And the like, and thereafter input and output of data from the outside are prohibited, so that data confidentiality can be protected and adverse effects on other integrated circuits can be prevented.
第２図は本発明の第２の実施例を示す回路図である。 FIG. 2 is a circuit diagram showing a second embodiment of the present invention.
この実施例は、条件検出手段を、予め設定された値の
データを記憶するデータ記憶回路23と、このデータ記憶
回路23からのデータの値と外部からのデータ出力制御信
号DOCの値とを比較する比較回路24とを含み、データ記
憶回路23からのデータの値とデータ出力制御信号DOCの
値とが一致しているときにのみアクティブレベルとなる
条件検出信号CDを出力する回路としたものである。In this embodiment, the condition detecting means compares a value of data from the data storage circuit 23 with a value of an external data output control signal DOC with a data storage circuit 23 for storing data of a preset value. And a circuit that outputs a condition detection signal CD that becomes an active level only when the value of the data from the data storage circuit 23 and the value of the data output control signal DOC match. is there.
この実施例においては、データ出力制御信号DOCによ
り、メモリセル部12の読出しデータの外部への出力を任
意に制御できるという利点がある。In this embodiment, there is an advantage that the output of read data from the memory cell unit 12 to the outside can be arbitrarily controlled by the data output control signal DOC.
以上説明したように本発明は、所定の制御信号が予め
設定された数値条件を満足しているとき第１のレベル、
満足していないとき第２のレベルとなる条件検出信号を
発生する条件検出手段を設け、この条件検出信号により
メモリセル部の読出しデータの外部への出力を制御する
構成とすることにより、不必要なデータが外部へ出力さ
れるのを禁止するので、データの秘密保護や他の集積回
路への悪影響を防止することができ、かつメモリセル部
等の検査を容易に行うことができる効果がある。As described above, the present invention provides the first level when a predetermined control signal satisfies a preset numerical condition,
Unnecessary by providing a condition detecting means for generating a condition detection signal which becomes the second level when the condition is not satisfied, and controlling the output of the read data of the memory cell portion to the outside by this condition detection signal. Output of unnecessary data to the outside, it is possible to protect data confidentiality, prevent adverse effects on other integrated circuits, and easily perform inspection of a memory cell portion and the like. .
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来のメモリ内蔵集積回路
の一例を示す回路図である。 1,1A……メモリ部、2,2A,2B……メモリ制御部、３……
制御処理部、11……入力データ制御バッファ、12……メ
モリセル部、13,14……出力データ制御バッファ、21…
…シフトレジスタ、22……EEPROM回路、23……データ記
憶回路、24……比較回路、G1〜G4……論理ゲート、IV1
〜IV3……インバータ。1 and 2 are circuit diagrams showing first and second embodiments of the present invention, respectively, and FIG. 3 is a circuit diagram showing an example of a conventional memory integrated circuit. 1,1 A …… Memory part, 2,2 A , 2 B …… Memory control part, 3 ……
Control processing unit, 11: input data control buffer, 12: memory cell unit, 13, 14, output data control buffer, 21 ...
... Shift register, 22 ... EEPROM circuit, 23 ... Data storage circuit, 24 ... Comparison circuit, G1-G4 ... Logic gate, IV1
~ IV3 …… Inverter.
Claims (3)
と、前記メモリセル部からのデータを第１の制御信号に
応答して外部へ出力する出力データ制御バッファ回路と
を備えたメモリ部と、第２の制御信号が予め設定された
条件を満足しているときに第１のレベルとなり、満足し
ていないときに第２のレベルとなる条件検出信号を出力
する条件検出手段と、チップセレクト信号およびイネー
ブル信号ならびに前記条件検出信号が入力され、前記条
件検出信号が前記第１のレベルのとき前記チップセレク
ト信号および前記イネーブル信号のアクティブレベルに
応答して前記第１の制御信号を発生し、前記条件検出信
号が前記第２のレベルのとき前記チップセレクト信号お
よび前記イネーブル信号のレベルにかかわらず前記第１
の制御信号の発生を禁止する論理回路とを備えたメモリ
制御部とを有することを特徴とするメモリ内蔵集積回
路。1. A memory unit comprising: a memory cell unit for storing predetermined data; and an output data control buffer circuit for outputting data from the memory cell unit to the outside in response to a first control signal. A condition detection means for outputting a condition detection signal having a first level when the second control signal satisfies a preset condition and outputting a condition detection signal having a second level when the second control signal does not satisfy the condition; A select signal, an enable signal, and the condition detection signal are input, and when the condition detection signal is at the first level, the first control signal is generated in response to an active level of the chip select signal and the enable signal. When the condition detection signal is at the second level, regardless of the levels of the chip select signal and the enable signal,
And a logic circuit for prohibiting the generation of the control signal.
であり、前記条件検出手段が、前記チップセレクト信号
と前記条件検出信号とを入力とする論理ゲートと、この
論理ゲートの出力信号により信号をシフトし出力するシ
フトレジスタと、このシフトレジスタの出力信号により
記憶内容が書き換えられるEEPROM回路とを含み、前記チ
ップセレクト信号が予め設定された数だけ入力されたと
き前記条件検出信号を第１のレベルから第２のレベルへ
切換えるように構成された請求項１記載のメモリ内蔵集
積回路。2. The semiconductor device according to claim 1, wherein said second control signal is a chip select signal, said condition detecting means is a logic gate having said chip select signal and said condition detection signal as inputs, and a signal output from said logic gate. A shift register that shifts and outputs the same, and an EEPROM circuit whose storage content is rewritten by an output signal of the shift register. When a predetermined number of chip select signals are input, the condition detection signal is set to a first signal. 2. The integrated circuit with a built-in memory according to claim 1, wherein the integrated circuit is configured to switch from the level to the second level.
データを記憶するデータ記憶回路と、このデータ記憶回
路からのデータの値と前記第２の制御信号の値とを比較
する比較回路とを含み、前記データ記憶回路からのデー
タの値と前記第２の制御信号の値とが一致しているとき
に前記第１のレベルとなる前記条件検出信号を出力する
回路で構成された請求項１記載のメモリ内蔵集積回路。3. A data storage circuit in which said condition detecting means stores data of a preset value, and a comparison circuit for comparing a value of data from said data storage circuit with a value of said second control signal. And a circuit configured to output the condition detection signal having the first level when the value of the data from the data storage circuit matches the value of the second control signal. Item 2. An integrated circuit with a built-in memory according to Item 1.
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| JPH04170793A JPH04170793A (en) | 1992-06-18 |
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|---|---|---|---|---|
| JPH1165936A (en) | 1997-06-12 | 1999-03-09 | Oki Micro Design Miyazaki:Kk | Memory device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2595253B2 (en) * | 1987-08-14 | 1997-04-02 | 株式会社日立製作所 | Semiconductor storage device |
-
1990
- 1990-11-02 JP JP2297396A patent/JP2715653B2/en not_active Expired - Fee Related
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