JP2707991B2 - Semiconductor device and its circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は半導体装置に関し、特に
高集積、高速動作可能な半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a semiconductor device capable of high integration and high-speed operation.

【０００２】[0002]

【従来の技術】従来の半導体装置の表面トンネルトラン
ジスタとしては、例えば、特願昭５８−９６７６６号公
報に開示されている。図６は従来の表面トンネルトラン
ジスタの構造を示している。この表面トンネルトランジ
スタは、シリコン基板３０４上に酸化膜３０５を介して
ゲート３０３が配置されている。シリコン基板３０４の
表面にはゲート３０３及び酸化膜３０５の両側にソース
３０１とドレイン３０２とが形成されている。2. Description of the Related Art A conventional surface tunnel transistor of a semiconductor device is disclosed, for example, in Japanese Patent Application No. 58-96766. FIG. 6 shows the structure of a conventional surface tunnel transistor. In this surface tunnel transistor, a gate 303 is arranged on a silicon substrate 304 via an oxide film 305. On the surface of the silicon substrate 304, a source 301 and a drain 302 are formed on both sides of a gate 303 and an oxide film 305.

【０００３】この場合、ソース３０１の導電型はシリコ
ン基板３０４の導電型と反対導電型であり、ドレイン３
０２の導電型はシリコン基板３０４の導電型と同導電型
になっている。また、ドレイン３０２の濃度は十分に高
く縮退しており、ドレイン３０３とシリコン基板３０４
と間の接合は急峻に形成されている。In this case, the conductivity type of the source 301 is opposite to the conductivity type of the silicon substrate 304 and the conductivity type of the drain
The conductivity type of 02 is the same as the conductivity type of the silicon substrate 304. The concentration of the drain 302 is sufficiently high and degenerated, and the drain 303 and the silicon substrate 304
Is sharply formed.

【０００４】今、ゲート３０３に電圧を印加してゲート
３０３下のシリコン基板３０４の表面に反転層を誘起し
た場合を考える。ドレイン３０２は縮退しており接合が
急峻であるため、反転層内のキャリアは反転層とドレイ
ン３０２との間の空乏層をトンネリングしてドレイン３
０２へ流れ込むことが可能になる。このためドレイン３
０２をソース３０１に対して順方向にバイアスすると、
トンネルダイオードでよく知られた負性抵抗特性が得ら
れることとなる。この時ゲート電圧を大きくなると反転
層内のキャリア濃度が増大し、反転層−ドレイン３０２
間の空乏層幅も小さくなるためトンネル電流が増大す
る。Now, consider the case where a voltage is applied to the gate 303 to induce an inversion layer on the surface of the silicon substrate 304 below the gate 303. Since the drain 302 is degenerate and the junction is steep, carriers in the inversion layer tunnel through a depletion layer between the inversion layer and the drain 302 to form a drain 3.
02. Therefore, drain 3
02 is forward biased with respect to source 301,
The well-known negative resistance characteristic of the tunnel diode can be obtained. At this time, if the gate voltage increases, the carrier concentration in the inversion layer increases, and the inversion layer-drain 302
Since the width of the depletion layer between them also becomes smaller, the tunnel current increases.

【０００５】このようにして作製したＭＯＳＦＥＴとロ
ード抵抗とを用いて構成したインバータ回路を図７に示
し、この回路出力特性を図８に示す。図７における回路
の出力Ｖout は、図８における表面トンネルトランジス
タの特性とロード抵抗の特性との交点として求められ
る。表面トンネルトランジスタのゲート電圧が小さい場
合（Ｖ_G ＝Ｖ_G1）や、大きい場合（Ｖ_G ＝Ｖ_G3）、ロー
ド抵抗特性との交点は１つしか存在しないが、ゲート電
圧を適当に選ぶと（Ｖ_G ＝Ｖ_G2）、安定な交点は２つ存
在し、同一のゲートの電圧で図７の出力Ｖ_out は
Ｖ_out1、Ｖ_out2の２値が可能である。この結果、図７に
示す回路でＶ_DD、Ｖ_out1、Ｖ_out2の３値出力が可能とな
る。FIG. 7 shows an inverter circuit formed by using the MOSFET and the load resistor thus manufactured, and FIG. 8 shows the output characteristics of the inverter circuit. The output Vout of the circuit in FIG. 7 is obtained as an intersection between the characteristics of the surface tunnel transistor and the characteristics of the load resistance in FIG. When the gate voltage of the surface tunnel transistor is small or (V _G = V _G1), is larger (V _G = V _G3), the intersection of the load resistance characteristic but there is only one, choose the gate voltage appropriate ( V _G = V _G2 ), there are two stable intersections, and the output V _out of FIG. 7 _can have two values of V _out1 and V _out2 with the same gate voltage. As a result, three values of V _DD , V _out1 , and V _out2 can be output by the circuit shown in FIG.

【０００６】[0006]

【発明が解決しようとする課題】しかしながら、従来の
半導体装置の表面トンネルトランジスタでは、１つの素
子で出力電圧が３つしか存在しないために、多値論理を
応用してロジック回路を簡略化するには限界があった。
また、メモリ素子を構成した場合１セルで３値の記憶し
かできず、メモリの集積化に限界があった。However, in a conventional surface tunnel transistor of a semiconductor device, since only three output voltages exist in one element, the logic circuit is simplified by applying multi-valued logic. Had limitations.
Further, when a memory element is formed, only three values can be stored in one cell, and there is a limit to the integration of the memory.

【０００７】[0007]

【課題を解決するための手段】本発明によれば、第１導
電型からなる半導体基板の表面に、第１導電型とは反対
導電型の第１の不純物含有領域と、第１導電型と同導電
型で高濃度で急峻な不純物分布を持つ第２の不純物含有
領域とが存在し、該第１の不純物含有領域と第２の不純
物含有領域間の前記半導体基板上に絶縁膜上が存在し、
該絶縁膜上に導電体からなるゲート電極が存在する表面
トンネルトランジスタを有する半導体装置において、前
記ゲート電極下の素子の活性領域の幅が電子の波長以下
であることを特徴とする半導体装置が得られる。According to the present invention, a first impurity-containing region having a conductivity type opposite to the first conductivity type and a first conductivity type are formed on the surface of the semiconductor substrate having the first conductivity type. There is a second impurity-containing region of the same conductivity type having a high concentration and a steep impurity distribution, and an insulating film is present on the semiconductor substrate between the first impurity-containing region and the second impurity-containing region. And
In a semiconductor device having a surface tunnel transistor in which a gate electrode made of a conductor is present on the insulating film, a width of an active region of an element below the gate electrode is equal to or less than an electron wavelength. Can be

【０００８】また、本発明によれば、前記表面トンネル
トランジスタが並列に並べられた構造を持つことを特徴
とする半導体装置が得られる。According to the present invention, there is provided a semiconductor device having a structure in which the surface tunnel transistors are arranged in parallel.

【０００９】また、本発明によれば、前記第１の不純物
領域ないしは、第２の不純物領域と抵抗の一端が接続さ
れたことを特徴とする半導体装置の回路が得られる。Further, according to the present invention, a circuit of a semiconductor device characterized in that one end of a resistor is connected to the first impurity region or the second impurity region.

【００１０】[0010]

【実施例】本発明の半導体装置は、第１導電型からなる
半導体基板の表面に、第１導電型とは反対導電型の第１
の不純物含有領域と、第１導電型と同導電型で高濃度で
急峻な不純物分布を持つ第２の不純物含有領域とが存在
し、第１の不純物含有領域と第２の不純物含有領域間の
半導体基板上に絶縁膜上が存在し、絶縁膜上に導電体か
らなるゲート電極が存在する表面トンネルトランジスタ
を有する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS A semiconductor device according to the present invention has a first conductivity type opposite to the first conductivity type on a surface of a semiconductor substrate of the first conductivity type.
And a second impurity-containing region having the same conductivity type as that of the first conductivity type and having a high concentration and a steep impurity distribution, and a region between the first impurity-containing region and the second impurity-containing region. There is a surface tunnel transistor in which an insulating film is present on a semiconductor substrate and a gate electrode made of a conductor is present on the insulating film.

【００１１】ゲート電極下の素子の活性領域の幅が電子
の波長程度以下である。表面トンネルトランジスタは並
列に並べられた構造を持つっている。また、第１の不純
物領域ないしは、第２の不純物領域と抵抗の一端が接続
されている。The width of the active region of the device under the gate electrode is about the wavelength of electrons or less. The surface tunnel transistors have a structure arranged in parallel. One end of the resistor is connected to the first impurity region or the second impurity region.

【００１２】（第１の実施例）上記表面トンネルトラン
ジスタについて、図面を参照して説明する。表面トンネ
ルトランジスタの上面構造図を図１（Ａ）に示す。ま
た、図１（Ａ）におけるＡ−Ａ線断面図を図１（Ｂ）
に、Ｂ−Ｂ線断面を図１（Ｃ）に示す。(First Embodiment) The surface tunnel transistor will be described with reference to the drawings. FIG. 1A shows a top view of the surface tunnel transistor. FIG. 1B is a sectional view taken along the line AA in FIG.
FIG. 1C shows a cross section taken along line BB.

【００１３】シリコン（半導体）基板１０４上に酸化膜
１０５を介してゲート１０３を配置し、ゲート１０３を
挟んだシリコン基板１０４の表面にソース１０１、ドレ
イン１０２が形成されている。この場合、ソース１０１
の導電型はシリコン基板１０４の導電型と反対導電型で
ある。ドレイン１０２の導電型はシリコン基板１０４の
導電型と同導電型になっている。また、ドレイン１０２
の濃度は十分に高く縮退しており、ドレイン１０３とシ
リコン基板１０４との間の接合は、急峻に形成されてい
る。また、素子の活性領域の幅は数ｎｍ〜１００ｎｍと
極めて小さく形成されている。また、この図では幅の細
い素子が並列に配置された構造となっている。A gate 103 is disposed on a silicon (semiconductor) substrate 104 via an oxide film 105, and a source 101 and a drain 102 are formed on the surface of the silicon substrate 104 with the gate 103 interposed therebetween. In this case, the source 101
Is a conductivity type opposite to the conductivity type of the silicon substrate 104. The conductivity type of the drain 102 is the same as the conductivity type of the silicon substrate 104. Also, the drain 102
Is degenerate sufficiently high, and the junction between the drain 103 and the silicon substrate 104 is formed steeply. Further, the width of the active region of the element is formed as extremely small as several nm to 100 nm. Further, in this figure, the structure is such that narrow elements are arranged in parallel.

【００１４】本素子の製造は以下のようなフローで行え
る。ドーパンとしてリンを１０¹⁵ｃｍ^-3〜１０¹⁸ｃｍ^-3
程度ドーピングしたシリコン基板１０４表面を、９００
℃〜１１００℃の温度で熱酸化を行い、５０ｎｍ〜２０
０ｎｍ程度酸化膜を形成する。フォトレジストを該酸化
膜上に塗布し、素子の活性領域にレジストが残るように
電子線描画によりフォトレジストのパターンニングを行
う。ゲート１０３直下のパターン幅は数ｎｍ〜数１００
ｎｍ微細なパターンが必要である。The device can be manufactured according to the following flow. Phosphorus 10 as a dopant ¹⁵ cm ^{-3 ~10 18} cm ^-3
The surface of the lightly doped silicon substrate 104 to 900
Thermal oxidation at a temperature of
An oxide film of about 0 nm is formed. A photoresist is applied on the oxide film, and the photoresist is patterned by electron beam drawing so that the resist remains in the active region of the device. The pattern width immediately below the gate 103 is several nm to several hundreds
A fine pattern of nm is required.

【００１５】次に該フォトレジストをマスクにして、酸
化膜及び、シリコン基板１０４のＲＩＥエッチングを行
い、シリコン基板１０４表面にトレンチ孔を形成する。
この後、ＳｉＯ₂ を過飽和に含んだＨＦ溶液にウェハー
を浸して、フォトレジストの開口部のみトレンチ孔の深
さだけＳｉＯ₂ を液相で選択成長する。前記フォトレジ
ストを剥離後、７００℃〜９００℃の温度で５ｎｍ〜１
００Å程度熱酸化を行い、酸化膜１０５を形成する。こ
の酸化膜１０５上にポリシリコンをＣＶＤ法にて約１０
０ｎｍ〜６００ｎｍ成長して、８００℃〜１０００℃の
温度でリン拡散を行い、ゲート１０３に導電性を持たせ
る。Next, RIE etching of the oxide film and the silicon substrate 104 is performed by using the photoresist as a mask to form a trench hole on the surface of the silicon substrate 104.
Then, soak the wafer in an HF solution containing an SiO ₂ supersaturated, selective growth of SiO ₂ by the depth of the trench cavities opening only the photoresist in the liquid phase. After the photoresist is removed, the photoresist is removed at a temperature of 700 to 900 ° C. for 5 nm to 1
Thermal oxidation is performed for about 00 ° to form an oxide film 105. Polysilicon is deposited on this oxide film 105 by CVD for about 10
Growing from 0 nm to 600 nm, phosphorus diffusion is performed at a temperature of 800 ° C. to 1000 ° C. to make the gate 103 conductive.

【００１６】しかる後にフォトリソグラフィー技術によ
りフォトレジストをパターンニング後、該フォトレジス
トをマスクとしてＲＩＥエッチングによりゲート１０３
を加工する。フォトレジストを塗布し、フォトリソグラ
フィー技術によりドレイン１０２を被覆するようにパタ
ーンニングを行った後、該フォトレジストとゲート１０
３をマスクにして、イオン注入法によりリンを５０〜１
００ｋｅＶのエネルギーで、１０¹⁵ｃｍ^-2〜１０¹⁶ｃｍ
^-2程度注入しソース１０１を形成する。Thereafter, after patterning the photoresist by photolithography, the gate 103 is etched by RIE using the photoresist as a mask.
To process. After a photoresist is applied and patterned so as to cover the drain 102 by a photolithography technique, the photoresist and the gate 10 are coated.
3 is used as a mask, and phosphorus is added in an amount of 50 to 1 by ion implantation.
At an energy of 00 keV, 10 ¹⁵ cm ⁻² to 10 ¹⁶ cm
^The source 101 is formed by injecting about ^-2 .

【００１７】フォトレジストを剥離後、再度フォトレジ
ストを全面に塗布して、フォトリソグラフィー技術によ
りース１０１を被覆するようにパターンニングを行った
後、イオン注入法によりボロンを１〜１０ｋｅＶの低エ
ネルギーで、１０¹⁵ｃｍ^-2〜１０¹⁶ｃｍ^-2程度注入しド
レイン１０２を形成する。この後、タングステン−ハロ
ゲンランプを用いて９００℃〜１２００℃の温度で数秒
間光照射を行い、ソース１０１、ドレイン１０２内の不
純物を活性化する。After the photoresist is removed, a photoresist is applied again on the entire surface, and patterning is performed by photolithography so as to cover the source 101. Then, boron is ion-implanted to a low level of 1 to 10 keV. The drain 102 is formed by implanting about 10 ¹⁵ cm ⁻² to 10 ¹⁶ cm ^{−2 with} energy. Thereafter, light irradiation is performed for several seconds at a temperature of 900 ° C. to 1200 ° C. using a tungsten-halogen lamp to activate impurities in the source 101 and the drain 102.

【００１８】次に本素子を用いた回路応用例を図２に示
す。図２において、出力電圧Ｖ_OUTは本発明の表面トン
ネルトランジスタとロード抵抗の電流電圧特性の交点と
して求められる。これを図示したものを図３に示す。FIG. 2 shows a circuit application example using the present element. In FIG. 2, the output voltage V _OUT is determined as the intersection of the current-voltage characteristics of the surface tunnel transistor of the present invention and the load resistance. This is illustrated in FIG.

【００１９】表面トンネルトランジスタのドレイン１０
２は、低エネルギーイオン注入及び短時間の光照射によ
るアニールで形成されているため、非常に浅い接合を形
成している。ゲート１０３に正電圧が印加され、ゲート
１０３下のシリコン基板１０４表面に反転層が形成され
ると、反転層とドレイン１０２間の空乏層幅が小さいた
め、反転層−ドレイン１０２間のトンネリングが可能と
なる。このためソース１０１に対してドレイン１０２を
順方向にバイアスすると、トンネルダイオードでよく知
られた負性抵抗特性が現れる。The drain 10 of the surface tunnel transistor
Since No. 2 is formed by low-energy ion implantation and annealing by short-time light irradiation, a very shallow junction is formed. When a positive voltage is applied to the gate 103 and an inversion layer is formed on the surface of the silicon substrate 104 under the gate 103, the depletion layer width between the inversion layer and the drain 102 is small, so that tunneling between the inversion layer and the drain 102 is possible. Becomes Therefore, when the drain 102 is biased in the forward direction with respect to the source 101, a negative resistance characteristic well known for a tunnel diode appears.

【００２０】なお、表面トンネルトランジスタでは、チ
ャネル幅が数ｎｍ〜１００ｎｍと微細であることから、
チャネル内の電子状態は擬１次元系に量子化され、チャ
ネル内の電子のエネルギーは離散化される。今あるゲー
ト電圧のもと、エネルギー状態の低い２つのエネルギー
レベルが電子で満たされているとする。この状態でドレ
イン１０２に順バイアスを印加していくと、電子で満た
された最も高いエネルギー状態のレベルから、最も低い
エネギルー状態のレベルの順で、ドレイン１０２へトン
ネリングが生じ、図３に示すようなピークを２つ持つ電
流電圧特性が得られる。Since the surface tunnel transistor has a fine channel width of several nm to 100 nm,
The electron state in the channel is quantized into a quasi-one-dimensional system, and the energy of electrons in the channel is discretized. It is assumed that two energy levels having low energy states are filled with electrons under an existing gate voltage. When a forward bias is applied to the drain 102 in this state, tunneling occurs to the drain 102 in order from the highest energy state filled with electrons to the lowest energy level, as shown in FIG. A current-voltage characteristic having two peaks is obtained.

【００２１】さらに順バイアスを印加していくと、反転
層内の電子は熱的にドレイン１０２に流れ込むため、電
流は指数関数的に増大する。従って図２のような回路を
構成した場合、ロード抵抗値を適切に選べば、図３に示
すように同一のゲート電圧で安定な交点は３つ存在し、
その結果出力は４値（Ｖ_OUT1，Ｖ_OUT2，Ｖ_OUT3，Ｖ_DD）
出力可能となる。本素子は擬１次元系での電導機構を利
用しているため、電流電圧特性に量子力学的な揺らぎが
重畳される可能性がある。この場合図１（Ａ）に示すよ
うに、本素子を並列に配置することで揺らぎを平均化
し、図３に示す様な良好な特性を得ることができる。When a forward bias is further applied, electrons in the inversion layer thermally flow into the drain 102, so that the current increases exponentially. Therefore, when the circuit shown in FIG. 2 is configured, if the load resistance value is appropriately selected, there are three stable intersections at the same gate voltage as shown in FIG.
The resulting output is four values (V _OUT1 , V _OUT2 , V _OUT3 , V _DD )
Output is possible. Since this element utilizes a conduction mechanism in a quasi-one-dimensional system, there is a possibility that quantum mechanical fluctuations are superimposed on current-voltage characteristics. In this case, as shown in FIG. 1A, by arranging the present elements in parallel, fluctuations are averaged, and good characteristics as shown in FIG. 3 can be obtained.

【００２２】次に３値存在する安定点を選択する方法に
ついて述べる。図４はその動作原理について説明したも
のである。まず、Ｖ_G ＝Ｖ_G1の様にゲート電圧が低い場
合、反転層内の電子で満たされたエネルギー順位は１つ
しか存在せず、また電子濃度が小さいためピーク電流値
は小さい。このため、安定点はただ１つ（ａ）点しか存
在しない。さらにゲート電圧を増加させると（Ｖ_G ＝Ｖ
_G2）、２つのエネルギー順位が電子で満たされるように
なり、２つのピークが現れる。また電子濃度も増加して
くるため各々のピーク電流値も大きくなる。この結果安
定点を２つ持つことが可能となるが、動作点は（ａ）点
の近くの（ｂ）点に移動する。さらにゲート電圧を印加
した場合（Ｖ_G ＝Ｖ_G3）、さらにピーク電値が増大し安
定点は３つに増加するが、動作点は（ｂ）点の近くの
（ｃ）点になる。Next, a method for selecting a stable point having three values will be described. FIG. 4 explains the operation principle. First, when the gate voltage as the V _G = V _G1 is low, energy level filled with electrons in the inversion layer is only one absent, also the peak current value for the electron density is low is small. Therefore, there is only one stable point (a). When the gate voltage is further increased (V _G = V
_G2 ) The two energy orders become filled with electrons, and two peaks appear. Since the electron concentration also increases, each peak current value also increases. As a result, it is possible to have two stable points, but the operating point moves to the point (b) near the point (a). If further applying a gate voltage (V _G = V _G3), but further increases the peak current value is three increased stability point, the operating point is close to the point (c) of the point (b).

【００２３】さらにゲート電圧を増大すると（Ｖ_G ＝Ｖ
_G4）、安定点は２つに減少し動作点は（ｃ）点に近い方
の（ｅ）点に移動する。さらにゲート電圧を増大すると
（Ｖ_G ＝Ｖ_G5）、安定点は１つになり動作点はこの
（ｈ）点になる。この状態でゲート電圧をＶ_G5→Ｖ_G4→
Ｖ_G3のように減少していくと、動作点は（ｈ）→（ｇ）
→（ｆ）の様に移動する。When the gate voltage is further increased (V _G = V
_G4 ), the stable point is reduced to two, and the operating point moves to the point (e) closer to the point (c). Further increasing the gate voltage (V _G = V _G5), the operating point is stable point becomes one becomes the (h) point. In this state, the gate voltage is changed from V _G5 → V _G4 →
When it decreases like _VG3 , the operating point becomes (h) → (g)
→ Move as shown in (f).

【００２４】同様に考えてゲート電圧をＶ_G ＝Ｖ_G1の状
態から始めて、Ｖ_G1→Ｖ_G2→Ｖ_G3→Ｖ_G4→Ｖ_G3の様に変
化させると、動作点は（ｄ）に移ることがわかる。Similarly, if the gate voltage is changed from V _G = V _G1 to V _G1 → V _G2 → V _G3 → V _G4 → V _G3 , the operating point moves to (d). I understand.

【００２５】以上のことから、同一のゲート電圧（Ｖ_G
＝Ｖ_G3）において相異なる出力電圧を与える３つの動作
点（ｃ）、（ｄ）、（ｆ）を、ゲート電圧を変化させる
ことにより制御することが可能である。From the above, the same gate voltage (V _G
= V _G3 ), the three operating points (c), (d) and (f) giving different output voltages can be controlled by changing the gate voltage.

【００２６】（第２の実施例）次に第２の実施例につい
て説明すると、図５（Ａ）は上面構造図を示し、図５
（Ａ）におけるＡ−Ａ線断面図を図５（Ｂ）に、Ｂ−Ｂ
線断面を図５（Ｃ）に示す。(Second Embodiment) Next, a second embodiment will be described. FIG. 5A shows a top structural view, and FIG.
FIG. 5B is a cross-sectional view taken along line AA in FIG.
The cross section is shown in FIG.

【００２７】Ｓ．Ｉ．（半導体）基板２０７上にソース
２０１、低濃度層２０６、ドレイン２０２が縦積みに配
置され、ソース２０１、低濃度層２０６、ドレイン２０
２のメサ斜面上にゲート２０３が配置している。またゲ
ート２０３の幅は、数ｎｍ〜数１００ｎｍと極めて小さ
く形成されている。また、ソース２０１の導電型とドレ
イン２０２の導電型は互いに反対導電型になっている。
ドレイン２０２の濃度は十分に高く縮退しており、ドレ
イン２０２と低濃度層２０６間の接合は急峻に形成され
ている。S. I. A source 201, a low-concentration layer 206, and a drain 202 are vertically stacked on a (semiconductor) substrate 207, and the source 201, the low-concentration layer 206, and the drain 20
The gate 203 is arranged on the mesa slope 2. Further, the width of the gate 203 is formed as extremely small as several nm to several hundred nm. The conductivity type of the source 201 and the conductivity type of the drain 202 are opposite to each other.
The concentration of the drain 202 is sufficiently high and degenerated, and the junction between the drain 202 and the low concentration layer 206 is formed sharply.

【００２８】本素子の製造は以下のようなフローで行え
る。まずＳ．Ｉ．ＧａＡｓ基板上に、シリコンを５×１
０¹⁸ｃｍ^-3〜５×１０¹⁹ｃｍ^-3程度ドーピングしたｎ⁺
−ＧａＡｓを、約２００〜５００ｎｍ度ＭＢＥ法にて成
長し、ソース２０１を形成する。しかる後にｉ−ＧａＡ
ｓをＭＢＥ法にて１０〜５００ｎｍ程度成長し、低濃度
層２０６を形成する。この後、ベリリウムを５×１０¹⁸
ｃｍ^-3〜１×１０²⁰ｃｍ^-3程度ドーピングしたｐ⁺ −Ｇ
ａＡｓを、１００〜５００ｎｍ程度ＭＢＥ法にて成長
し、ドレイン２０２を形成する。The production of the present element can be performed according to the following flow. First, S. I. 5 × 1 silicon on a GaAs substrate
N ⁺ doped about 0 ¹⁸ cm ^{−3 to} 5 × 10 ¹⁹ cm ⁻³
-GaAs is grown by MBE at about 200 to 500 nm to form the source 201. After a while i-GaAs
s is grown to about 10 to 500 nm by MBE to form a low concentration layer 206. Thereafter, 5 × 10 ¹⁸ beryllium was added.
p ⁺ -G doped about cm ⁻³ to 1 × 10 ²⁰ cm ⁻³
aAs is grown by MBE to a thickness of about 100 to 500 nm to form a drain 202.

【００２９】この後、フォトレジストを全面に塗布し、
フォトリソグラフィー技術により、レジストのパターン
ニングを行い、ソース２０１までＧａＡｓのウェットエ
ッチングを行い、メサ形状を形成する。この後、シリコ
ンを５×１０¹⁸ｃｍ^-3〜５×１０¹⁹ｃｍ^-3程度ドーピン
グしたｎ⁺ −ＡｌＧａＡｓを、約１０〜５０ｎｍ程度Ｍ
ＢＥ法にて成長し、引き続きｉ−ＡｌＧａＡｓをＭＢＥ
法にて５０〜１００ｎｍ程度成長する。Thereafter, a photoresist is applied to the entire surface,
A resist is patterned by photolithography, and GaAs is wet-etched to the source 201 to form a mesa shape. After that, n ⁺ -AlGaAs doped with silicon at about 5 × 10 ¹⁸ cm ^{−3 to} 5 × 10 ¹⁹ cm ^{−3 is} doped with M
I-AlGaAs is grown by BE method, and
It grows about 50 to 100 nm by the method.

【００３０】しかる後にフォトレジストを塗布し、フォ
トリソグラフィー技術によりフォトレジストのパターン
ニングを行い、該フォトレジストをマスクにして、ｎ⁺
−ＡｌＧａＡｓとｉ−ＡｌＧａＡｓのウェットエッチン
グを行い、ゲート２０３を形成する。この後フォトレジ
ストを塗布し、電子線描画にて素子の活性領域のみフォ
トレジストを残し、ＲＩＥエッチングを行い素子の分離
を行う。この時の素子の活性領域の幅は数ｎｍ〜数１０
０ｎｍと極めて小さくすることが必要である。Thereafter, a photoresist is applied, and the photoresist is patterned by a photolithography technique. Using the photoresist as a mask, n ⁺
A gate 203 is formed by performing wet etching of -AlGaAs and i-AlGaAs. Thereafter, a photoresist is applied, and the photoresist is left only in the active region of the element by electron beam lithography, and the element is separated by RIE etching. At this time, the width of the active region of the element is several nm to several tens.
It is necessary to make it as small as 0 nm.

【００３１】第２の実施例を用いた回路への応用例とそ
の動作原理は第１の実施例と同様であるが、シリコンに
比べ化合物半導体の方がトンネル確率が大きいため、よ
り大きなトンネル電流が得られる。An application example to a circuit using the second embodiment and the operation principle thereof are the same as those of the first embodiment, but the compound semiconductor has a higher tunneling probability than silicon, and thus a larger tunnel current. Is obtained.

【００３２】[0032]

【発明の効果】以上説明したように、本発明の半導体装
置では、同一のゲート電圧に対して出力電圧の安定点が
３つ以上存在でき、またゲート電圧を制御することでそ
の内の任意の安定点を動作点とすることができる。As described above, in the semiconductor device of the present invention, there can be three or more stable points of the output voltage with respect to the same gate voltage, and by controlling the gate voltage, any of the stable points can be obtained. The stable point can be the operating point.

【００３３】その結果４値以上の出力が可能であり、論
理回路に応用した場合多値論理が可能となるため、論理
回路の素子数の低減が可能となる。またメモリ回路に応
用した場合、従来の２値の記憶方法の代わりに多値の記
憶方法が可能となるため、メモリセル数の低減が可能と
なる。また、動作原理としてトンネル現象を利用してい
るため、動作速度の向上も期待できる。As a result, four or more values can be output, and when applied to a logic circuit, multi-valued logic can be performed. Therefore, the number of elements in the logic circuit can be reduced. When applied to a memory circuit, a multi-valued storage method can be used instead of the conventional binary storage method, so that the number of memory cells can be reduced. In addition, since the tunnel phenomenon is used as an operation principle, an improvement in operation speed can be expected.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体装置の第１の実施例を示す構造
図である。FIG. 1 is a structural diagram showing a first embodiment of a semiconductor device of the present invention.

【図２】本発明の半導体装置の第１、第２の実施例を用
いた回路応用例である。FIG. 2 is a circuit application example using the first and second embodiments of the semiconductor device of the present invention.

【図３】図２で示した半導体装置の回路の出力特性図で
ある。3 is an output characteristic diagram of the circuit of the semiconductor device shown in FIG.

【図４】図２で示した回路の出力を制御する方法を示し
た動作概念図である。FIG. 4 is an operation conceptual diagram showing a method for controlling an output of the circuit shown in FIG. 2;

【図５】本発明の半導体装置の第２の実施例の構造図で
ある。FIG. 5 is a structural diagram of a second embodiment of the semiconductor device of the present invention.

【図６】従来の表面トンネルトランジスタを示す断面構
造図である。FIG. 6 is a sectional structural view showing a conventional surface tunnel transistor.

【図７】従来のインバータ回路図である。FIG. 7 is a conventional inverter circuit diagram.

【図８】従来のインバータ回路の出力特性図である。FIG. 8 is an output characteristic diagram of a conventional inverter circuit.

【符号の説明】[Explanation of symbols]

１０１，２０１，３０１ ソース １０２，２０２，３０２ ドレイン １０３，２０３，３０３ ゲート １０４，３０４ シリコン基板 １０５，３０５ 酸化膜 ２０６ 低濃度層 ２０７ Ｓ．Ｉ．基板 101, 201, 301 Source 102, 202, 302 Drain 103, 203, 303 Gate 104, 304 Silicon substrate 105, 305 Oxide film 206 Low concentration layer 207 S. I. substrate

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 第１導電型からなる半導体基板の表面
に、第１導電型とは反対導電型の第１の不純物含有領域
と、第１導電型と同導電型で高濃度で急峻な不純物分布
を持つ第２の不純物含有領域とが存在し、該第１の不純
物含有領域と第２の不純物含有領域間の前記半導体基板
上に絶縁膜上が存在し、該絶縁膜上に導電体からなるゲ
ート電極が存在する表面トンネルトランジスタを有する
半導体装置において、前記ゲート電極下の素子の活性領
域の幅が電子の波長以下であることを特徴とする半導体
装置。A first impurity-containing region having a conductivity type opposite to the first conductivity type and a high-concentration steep impurity having the same conductivity type as the first conductivity type on a surface of a semiconductor substrate having the first conductivity type; A second impurity-containing region having a distribution, an insulating film on the semiconductor substrate between the first impurity-containing region and the second impurity-containing region, and a conductive material on the insulating film. In a semiconductor device having a surface tunnel transistor having a gate electrode, a width of an active region of an element below the gate electrode is equal to or smaller than a wavelength of electrons. 【請求項２】 前記表面トンネルトランジスタが並列に
並べられた構造を持つことを特徴とする請求項１記載の
半導体装置。2. The semiconductor device according to claim 1, wherein said surface tunnel transistors have a structure arranged in parallel. 【請求項３】 請求項１、２記載の半導体装置におい
て、前記第１の不純物領域ないしは、第２の不純物領域
と抵抗の一端が接続されたことを特徴とする半導体装置
の回路。3. The circuit according to claim 1, wherein one end of a resistor is connected to the first impurity region or the second impurity region.