JP2705874B2 - Semiconductor integrated circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、いわゆるクロスチェッ
ク手法を採用したゲートアレイ方式の半導体集積回路に
関する。The present invention relates to a gate array type semiconductor integrated circuit employing a so-called cross check method.
【０００２】[0002]
【従来の技術】従来よりゲートアレイ方式の半導体集積
回路が多用されている。ゲートアレイ方式とは、所定の
構造の基本セルをあらかじめＬＳＩチップ上に多数形成
しておき、基本セル内および基本セル間の配線を追加す
ることにより所望の動作を行う集積回路を完成させる方
式という。このゲートアレイ方式では配線に関するマス
クパターンを作成するだけで種々の集積回路を完成させ
ることができ、少量多品種生産に向いている。2. Description of the Related Art Conventionally, gate array type semiconductor integrated circuits have been frequently used. The gate array method is a method in which a large number of basic cells having a predetermined structure are formed in advance on an LSI chip, and an integrated circuit that performs a desired operation is completed by adding wiring in and between the basic cells. . In this gate array system, various integrated circuits can be completed only by creating a mask pattern for wiring, and are suitable for small-quantity multi-product production.
【０００３】一方、近年の半導体集積回路の高集積化に
伴い、生産された半導体集積回路を効率よくテストする
技術が増々重要となってきており、種々のテスト手法が
提案され、実用化されている。そのテスト手法の１つ
に、いわゆるクロスチェック手法がある。図４はクロス
チェック手法の説明図である。半導体基盤上に２次元的
に多数の基本セル１０が配列されており、各基本セル１
０には論理回路形成用トランジスタ１１のほかノード電
位検出用トランジスタ１２が形成されている。所定の配
列方向（図４の横方向）には基本セル１０の配列に沿っ
て電位読出し制御配線２０が形成されている。ノード電
位検出用トランジスタ１２のゲート配線１２ａとノード
電位読出し制御配線２０は、図示のように、互いに接続
された状態に同一の配線層で同時に形成される。On the other hand, with the recent increase in the degree of integration of semiconductor integrated circuits, techniques for efficiently testing manufactured semiconductor integrated circuits have become increasingly important, and various test methods have been proposed and put into practical use. I have. One of the test methods is a so-called cross check method. FIG. 4 is an explanatory diagram of the cross check method. A large number of basic cells 10 are two-dimensionally arranged on a semiconductor substrate.
At 0, a transistor 12 for detecting a node potential in addition to the transistor 11 for forming a logic circuit is formed. In a predetermined arrangement direction (horizontal direction in FIG. 4), a potential readout control wiring 20 is formed along the arrangement of the basic cells 10. As shown in the figure, the gate wiring 12a of the node potential detecting transistor 12 and the node potential read control wiring 20 are simultaneously formed in the same wiring layer while being connected to each other.
【０００４】以上のような下地層の上に所定の配線を施
しこれにより所望とする論理回路を構成するとともに、
図４の縦方向に延びる、ノード電位検出用トランジスタ
１２とコンタクトで接続された信号読み出し線３０を形
成する。以下、論理回路中に形成されたＮＡＮＤゲート
を例として説明する。図５は、ＮＡＮＤゲートの論理記
号（Ａ）およびＭＯＳトランジスタを用いて構成したＮ
ＡＮＤゲートの回路図（Ｂ）であり、図６は、ＮＡＮＤ
ゲート用に配線された基本セルを示した図である。[0004] A predetermined wiring is provided on the underlayer as described above to form a desired logic circuit.
A signal readout line 30 extending in the vertical direction in FIG. 4 and connected to the node potential detection transistor 12 by a contact is formed. Hereinafter, a NAND gate formed in a logic circuit will be described as an example. FIG. 5 shows a logic symbol (A) of a NAND gate and an N-channel MOS transistor.
FIG. 6 is a circuit diagram (B) of an AND gate, and FIG.
FIG. 3 is a diagram showing a basic cell wired for a gate.
【０００５】図６に例示する基本セル１０は、Ｐチャン
ネルトランジスタ群１１０とＮチャンネルトランジスタ
群１２０とから構成されている。このうちＰチャンネル
トランジスタ群は、図６の、上下方向に延びる２本のゲ
ート配線１１１，１１２と、これらのゲート配線１１
１，１１２により互いに左右に隔てられたＰ型拡散領域
１１３により構成されている。またＮチャンネルトラン
ジスタ群１２０も、Ｐチャンネルトランジスタ群１１０
と同様に図６の上下方向に延びる２本のゲート配線１２
１，１２２と、これら２本のゲート配線１２１，１２２
により左右に隔てられたＮ型拡散領域１２３を有してい
るが、このＮ型拡散領域１２３は図の左下に凸部を有
し、その部分に、ノード電位読出し制御配線２０と一体
的に形成されたゲート配線１２ａを有し、サイズの小さ
なノード電位検出用トランジスタ１２が形成されてい
る。このような下地層の上に図示のようなメタル配線
（細線）およびコンタクト（黒丸印）を形成することに
よりＮＡＮＤゲートが形成される。この例ではノード電
位検出用トランジスタ１２はＮＡＮＤゲートの出力ノー
ドと接続されており、したがってノード電位読出し制御
配線２０にＨレベルの電圧を印加し信号読出し線３０を
センスすることにより、このＮＡＮＤゲートの出力ノー
ドの電位が検出される。この例のように、図４に示す多
数のノード電位検出用トランジスタ１２を論理回路中の
各基本セル１０につき各１つのノードに接続しておき、
多数のノード電位読出し制御配線２０のうち所定のノー
ド電位読出し制御配線をＨレベルに印加し、多数の信号
読出し線３０のうちの所定の信号読出し線の出力をセン
スすることにより、それら所定のゲート電位読出し制御
配線と所定の信号読出し線の交点にあるノード電位制御
用トランジスタ１２に接続されたノードの電位が読み出
される。The basic cell 10 illustrated in FIG. 6 includes a group of P-channel transistors 110 and a group of N-channel transistors 120. Of these, the P-channel transistor group includes two gate wirings 111 and 112 extending in the vertical direction in FIG.
The P-type diffusion regions 113 are separated from each other by the P-type diffusion regions 1 and 1. The N-channel transistor group 120 also includes the P-channel transistor group 110
6. Two gate wirings 12 extending in the vertical direction in FIG.
1, 122 and these two gate wirings 121, 122
, The N-type diffusion region 123 has a convex portion at the lower left of the figure, and is formed integrally with the node potential readout control wiring 20 at that portion. And a small-sized node potential detecting transistor 12 having a gate wiring 12a formed therein. By forming metal wirings (thin wires) and contacts (black circles) as shown on the underlayer, a NAND gate is formed. In this example, the node potential detecting transistor 12 is connected to the output node of the NAND gate. Therefore, by applying an H level voltage to the node potential read control line 20 and sensing the signal read line 30, the node potential detecting transistor 12 The potential of the output node is detected. As in this example, a number of node potential detecting transistors 12 shown in FIG. 4 are connected to one node for each basic cell 10 in the logic circuit.
By applying a predetermined node potential read control wire among a large number of node potential read control wires 20 to the H level and sensing an output of a predetermined signal read line among a large number of signal read lines 30, these predetermined gates are provided. The potential of the node connected to the node potential control transistor 12 at the intersection of the potential read control wiring and the predetermined signal read line is read.
【０００６】[0006]
【発明が解決しようとする課題】上記のように、クロス
チェック法を採用すると論理回路中の種々のノードの電
位を直接モニタすることができ、テスト上は極めて有効
であるが、各基本セル毎にノード電位検出用トランジス
タを作り込んでおく必要があるためテストのためのハー
ドウェアコストが増すことになる。つまりその分高集積
化が阻害されることになる。特に大規模なＲＡＭ等を構
成する場合はこのようなノード電位検出用トランジスタ
は不要であるにも拘らずゲートアレイ方式を採用する以
上はあらかじめ作り込まれているために集積度が大幅に
低下してしまう結果となる。As described above, when the cross-check method is employed, the potentials of various nodes in a logic circuit can be directly monitored, which is extremely effective in a test. Since it is necessary to incorporate a transistor for detecting node potential into the device, the hardware cost for the test increases. That is, high integration is hindered accordingly. In particular, when a large-scale RAM or the like is configured, such a transistor for detecting the node potential is unnecessary. Result.
【０００７】本発明は上記事情に鑑み、クロスチェック
手法を採用するとともに、高集積化が図られたゲートア
レイ方式の半導体装置を提供することを目的とする。SUMMARY OF THE INVENTION In view of the above circumstances, it is an object of the present invention to provide a gate array type semiconductor device which employs a cross-check technique and is highly integrated.
【０００８】[0008]
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、２次元的に多数配列された基本
セルと、基本セルに沿って所定の配列方向に延びる、基
本セルを構成するトランジスタのゲート配線と同一の第
１配線層で形成されるとともにゲート配線とは第１配線
層では分離された多数のクロスチェック用配線とを有
し、上記ゲート配線のうちの少くとも１つと上記クロス
チェック用配線のうちの少くとも一本がコンタクトを介
して接続されてなることを特徴とするものである。According to the present invention, there is provided a semiconductor integrated circuit comprising a plurality of basic cells arranged two-dimensionally and a basic cell extending in a predetermined arrangement direction along the basic cells. The gate wiring is formed in the same first wiring layer as the gate wiring of the transistor to be formed, and the gate wiring has a large number of cross-check wirings separated in the first wiring layer, and at least one of the gate wirings is connected to the gate wiring. At least one of the cross-check wirings is connected via a contact.
【０００９】本発明は基本的には上記構成を備えたもの
であるが、本発明は１つの半導体チップ上に多数のメモ
リセルが形成されてなるメモリ部と所定の論理演算を行
う論理演算部の双方が作り込まれている場合に特に有効
である。このような態様を有する本発明の半導体装置
は、２次元的に多数配列された基本セルと、基本セルに
沿って所定の配列方向に延びる、基本セルを構成するト
ランジスタのゲート配線と同一の第１配線層で形成され
るとともにゲート配線とは第１配線層では分離された多
数のクロスチェック用配線とを有するゲートアレイ方式
の半導体集積回路であって、基本セルにメタル配線を加
えることにより多数のメモリセルが形成されてなるメモ
リ部と、基本セル上の、上記メモリセルを構成するパス
トランジスタと対応する位置に形成されたトランジスタ
のゲートのうちの少くとも１つと上記クロスチェック用
配線のうちのすくなくとも１本がコンタクトを介して接
続されてなる、所定の論理演算を行う論理演算部とを備
えたことを特徴とするものである。Although the present invention basically has the above-mentioned configuration, the present invention relates to a memory unit having a large number of memory cells formed on one semiconductor chip and a logical operation unit for performing a predetermined logical operation. This is particularly effective when both are incorporated. In the semiconductor device of the present invention having such an aspect, a plurality of basic cells arranged two-dimensionally and the same as the gate wiring of a transistor forming the basic cell and extending in a predetermined arrangement direction along the basic cells are formed. A gate array is a semiconductor integrated circuit formed of one wiring layer and having a large number of cross-check wirings separated from each other in a first wiring layer. And at least one of the gates of the transistors formed on the basic cell at a position corresponding to the pass transistor constituting the memory cell, and the cross check wiring And a logical operation unit for performing a predetermined logical operation, at least one of which is connected via a contact. That.
【００１０】[0010]
【作用】上記目的を達成する本発明の半導体集積回路
は、クロスチェック用配線はゲート配線と同一の配線層
で作り込んでおくがゲート配線とクロスチェック用配線
はその配線層では接続しないでおき、メタル配線の工程
で、必要に応じ作り込んでおいたゲート配線とクロスチ
ェック用配線をコンタクトを介して接続したものであ
り、こうすることにより、ノード電位検出を行う回路部
分においてノード電位検出用として用いられるトランジ
スタを、ノード電位検出の必要のない回路部分、例えば
メモリ部においては回路機能の一要素、例えばパストラ
ンジスタとして使用することができ、したがってクロス
チェック法によるテストを行うことができるとともに、
高集積化も実現される。In the semiconductor integrated circuit of the present invention which achieves the above object, the cross check wiring is formed in the same wiring layer as the gate wiring, but the gate wiring and the cross check wiring are not connected in the wiring layer. In the metal wiring process, the gate wiring and the cross-check wiring, which have been formed as necessary, are connected via contacts. This makes it possible to detect the node potential in the circuit portion for detecting the node potential. The transistor used as a can be used as a component of the circuit function, for example, a pass transistor in a circuit portion that does not need to detect the node potential, for example, in a memory portion, and thus can be tested by a cross-check method,
High integration is also realized.
【００１１】[0011]
【実施例】以下、本発明の半導体集積回路の実施例につ
いて説明する。ここで説明する実施例は、１つの半導体
チップ上に、多数のメモリセルを備えたＲＡＭメモリ
と、所定の論理演算を行う論理演算部との双方が形成さ
れているものとし、以下に、論理演算部に形成されたＮ
ＡＮＤゲートとＲＡＭメモリを構成するメモリセルにつ
いて順次説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the semiconductor integrated circuit according to the present invention will be described. In the embodiment described here, it is assumed that both a RAM memory including a large number of memory cells and a logical operation unit that performs a predetermined logical operation are formed on one semiconductor chip. N formed in the calculation unit
The AND gate and the memory cells forming the RAM memory will be sequentially described.
【００１２】図１は、ＮＡＮＤゲートが形成された基本
セルを示した図である。図６に示す基本セルを用いて構
成されたＮＡＮＤゲートとの相違点について説明する。
この基本セル１００のうちＰチャンネルトランジスタ群
１１０については図６に示すＰチャンネルトランジスタ
群１１０と同様である。Ｎチャンネルトランジスタ群１
３０については、図の上下方向に延びる２本のゲート配
線１３１，１３２とこれらのゲート配線１３１，１３２
により左右に隔てられたＮ型拡散領域１３３を有する点
は図６に示すＮチャンネルトランジスタ群１２０と同様
であるが、図１に示す基本セル１００のＮ型拡散領域１
３３は図の左右双方に凸の領域１３３ａ，１３３ｂを有
しその部分にゲート配線１３４，１３５が形成されてい
る。FIG. 1 is a diagram showing a basic cell in which a NAND gate is formed. Differences from the NAND gate configured using the basic cell shown in FIG. 6 will be described.
The P-channel transistor group 110 of the basic cell 100 is the same as the P-channel transistor group 110 shown in FIG. N-channel transistor group 1
Regarding 30, two gate wirings 131 and 132 extending in the vertical direction in the figure and these gate wirings 131 and 132
Is similar to the N-channel transistor group 120 shown in FIG. 6 in that the N-type diffusion region 133 is left and right separated from each other by
Reference numeral 33 has convex regions 133a and 133b on both the left and right sides of the figure, and gate wirings 134 and 135 are formed in those portions.
【００１３】これらのゲート配線１３４，１３５のうち
の一方のゲート配線１３４は、ＮＡＮＤゲートの出力ノ
ードの電位検出のためにノード電位読出し制御配線２０
（本発明にいうクロスチェック用配線）とコンタクトを
介して接続されている。また、凸の領域１３３ａは、信
号読出し線３０とコンタクトにより接続されている。こ
れにより図６に示したＮＡＮＤゲートの場合と同様に、
ノード電位読出し制御配線２０にＨレベルの電圧を印加
し信号読出し線３０をセンスすることによりこのＮＡＮ
Ｄゲートの出力ノードの電位が検出される。One of the gate lines 134 and 135 is connected to the node potential read control line 20 for detecting the potential of the output node of the NAND gate.
(Cross check wiring according to the present invention) through a contact. Further, the convex region 133a is connected to the signal readout line 30 by a contact. Thereby, similarly to the case of the NAND gate shown in FIG.
By applying an H level voltage to node potential read control line 20 and sensing signal read line 30,
The potential of the output node of the D gate is detected.
【００１４】図２はＲＡＭメモリを構成するメモリセル
を、論理記号を用いて表わした回路図（Ａ）およびトラ
ンジスタのみで表わした回路図（Ｂ）であり、図３はメ
モリセル用に配線された基本セルを示した図である。ゲ
ート配線１３４，１３５は、ワード線２００とコンタク
トを介して接続されており、凸の領域１３３ａ，１３３
ｂは、それぞれビット線３００，ビットバー線３０１と
コンタクトを介して接続されている。FIG. 2 is a circuit diagram (A) showing the memory cells constituting the RAM memory using logical symbols and a circuit diagram (B) showing only the transistors, and FIG. 3 is wired for the memory cells. FIG. 4 is a diagram showing a basic cell that has been used. The gate wirings 134 and 135 are connected to the word line 200 via contacts, and are formed in the convex regions 133a and 133.
b is connected to the bit line 300 and the bit bar line 301 via contacts, respectively.
【００１５】このように、本実施例では、基本セル上の
同一位置に形成されたトランジスタが、クロスチェック
のためのノード電位読出し用としても用いられ、またク
ロスチェックの不要な回路部分においては回路機能の一
要素としても用いられる。As described above, in this embodiment, the transistors formed at the same position on the basic cell are also used for reading out the node potential for cross-checking, and the circuit portion which does not require cross-checking is used. Also used as an element of the function.
【００１６】[0016]
【発明の効果】以上説明したように本発明の半導体集積
回路は、ゲートアレイ方式の半導体集積回路において、
クロスチェックのためのノード電位検出用トランジスタ
を基本セルに作り込んでおくとともに、このトランジス
タのゲート配線と同一配線層ではあるがこのゲート配線
とは分離されたクロスチェック用の配線を作り込んでお
き、メタル配線の段階で必要に応じてこのゲート配線と
クロスチェック用配線をコンタクトを介して配線したも
のであるため、クロスチェックの不要な回路部分につい
ては、ノード電位検出用トランジスタが、例えばＲＡＭ
メモリセルのパストランジスタ等クロスチェックによる
テスト用以外の回路の構成要素として使用され、クロス
チェック法によるテストを採用するとともに高集積化が
図られる。As described above, the semiconductor integrated circuit of the present invention can be used in a gate array type semiconductor integrated circuit.
A transistor for node potential detection for cross-check is built in the basic cell, and a cross-check wire that is on the same wiring layer as the gate wire of this transistor but separated from this gate wire is built in. Since the gate wiring and the cross-check wiring are wired via contacts as necessary at the metal wiring stage, the node potential detection transistor is provided, for example, in the RAM for the circuit portion that does not require cross-check.
It is used as a component of a circuit other than a test for cross-check such as a pass transistor of a memory cell, and adopts a test by a cross-check method and achieves high integration.
【図１】ＮＡＮＤゲートが形成された基本セルを示した
図である。FIG. 1 is a diagram showing a basic cell on which a NAND gate is formed.
【図２】ＲＡＭメモリを構成するメモリセルを、論理記
号を用いて表わした回路図（Ａ）およびトランジスタの
みで表わした回路図（Ｂ）である。FIGS. 2A and 2B are a circuit diagram (A) showing a memory cell constituting a RAM memory using logical symbols and a circuit diagram (B) showing only a transistor.
【図３】メモリセル用に配線された基本セルを示した図
である。FIG. 3 is a diagram showing a basic cell wired for a memory cell;
【図４】クロスチェック手法の説明図である。FIG. 4 is an explanatory diagram of a cross check method.
【図５】ＮＡＮＤゲートの論理記号（Ａ）およびＭＯＳ
トランジスタを用いて構成したＮＡＮＤゲートの回路図
（Ｂ）である。FIG. 5 shows a logical symbol (A) and a MOS of a NAND gate.
FIG. 3B is a circuit diagram (B) of a NAND gate formed using transistors.
【図６】ＮＡＮＤゲート用に配列された基本セルを示し
た図である。FIG. 6 is a diagram showing basic cells arranged for a NAND gate.
２０ ノード電位読出し制御配線 ３０ 信号読出し線 １００ 基本セル １１０ Ｐチャンネルトランジスタ群 １３０ Ｎチャンネルトランジスタ群 ２００ ワード線 ３００ ビット線 ３０１ ビットバー線 Reference Signs List 20 node potential read control wiring 30 signal read line 100 basic cell 110 P-channel transistor group 130 N-channel transistor group 200 word line 300 bit line 301 bit bar line
Claims (2)
該基本セルに沿って所定の配列方向に延びる、該基本セ
ルを構成するトランジスタのゲート配線と同一の第１配
線層で形成されるとともに該ゲート配線とは該第１配線
層では分離された多数のクロスチェック用配線とを有
し、 前記ゲート配線のうちの少くとも１つと前記クロスチェ
ック用配線のうちの少くとも一本がコンタクトを介して
接続されてなることを特徴とする半導体集積回路。A plurality of basic cells arranged two-dimensionally;
A plurality of transistors extending in a predetermined arrangement direction along the basic cell and formed in the same first wiring layer as a gate wiring of a transistor constituting the basic cell and separated from the gate wiring in the first wiring layer A cross-check wiring, wherein at least one of the gate wirings and at least one of the cross-check wirings are connected via a contact.
該基本セルに沿って所定の配列方向に延びる、該基本セ
ルを構成するトランジスタのゲート配線と同一の第１配
線層で形成されるとともに該ゲート配線とは該第１配線
層では分離された多数のクロスチェック用配線とを有す
るゲートアレイ方式の半導体集積回路であって、 前記基本セルにメタル配線を加えることにより多数のメ
モリセルが形成されてなるメモリ部と、 前記基本セル上の、前記メモリセルを構成するパストラ
ンジスタと対応する位置に形成されたトランジスタのゲ
ートのうちの少くとも１つと前記クロスチェック用配線
のうちのすくなくとも１本がコンタクトを介して接続さ
れてなる、所定の論理演算を行う論理演算部とを備えた
ことを特徴とする半導体集積回路。2. A plurality of two-dimensionally arranged basic cells;
A plurality of transistors extending in a predetermined arrangement direction along the basic cell and formed in the same first wiring layer as a gate wiring of a transistor constituting the basic cell and separated from the gate wiring in the first wiring layer A cross-check wiring, comprising: a memory unit in which a large number of memory cells are formed by adding metal wiring to the basic cell; and the memory on the basic cell. A predetermined logical operation is performed in which at least one of the gates of the transistors formed at positions corresponding to the pass transistors constituting the cell and at least one of the cross-check wirings are connected via contacts. A semiconductor integrated circuit comprising: a logical operation unit for performing the operation.
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| JP4501164B2 (en) * | 1998-05-01 | 2010-07-14 | ソニー株式会社 | Semiconductor memory device |
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1992
- 1992-12-18 JP JP4338683A patent/JP2705874B2/en not_active Expired - Fee Related
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| JPH06188398A (en) | 1994-07-08 |
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