JP2704105B2 - Clock phase automatic selection method - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明はクロック位相自動選択方
式に関し、特に外部クロック信号に同期して動作するデ
ィジタル通信機器において、外部クロック信号に同期し
た入力データ信号を自動的に内部クロック信号に同期し
た乗せ替えクロック信号で読み込んだデータ信号に乗せ
替えるクロック位相自動選択方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an automatic clock phase selection method, and more particularly, to a digital communication device operating in synchronization with an external clock signal, an input data signal synchronized with an external clock signal is automatically synchronized with an internal clock signal. The present invention relates to an automatic clock phase selection method for transferring a data signal read by a changed transfer clock signal.

【０００２】[0002]

【従来の技術】従来のクロック位相自動選択方式の特開
平１−１６６６３３号公報記載のビット位相同期回路
は、図１５の回路図を参照すると、クロック入力端ＣＫ
に外部クロック入力端Ｗを通して入力される装置外部か
らの外部クロック信号αの周期およびパルス幅を各各２
倍にして出力端Ｑにクロック信号βを出力するとともに
出力端Ｑの否定値端にクロック信号βとは逆極性のクロ
ック信号γを出力するＤ形フリップフロップ５０と、Ｄ
形フリップフロップ５０の出力端Ｑからのクロック信号
βと内部クロック入力端Ｐを通して入力される装置内の
内部クロック信号εとの論理積をとり論理積信号ηを出
力するアンド回路５３と、Ｄ形フリップフロップ５０の
出力端Ｑの否定値端からのクロック信号γと内部クロッ
ク入力端Ｐを通して入力される装置内の内部クロック信
号εとの論理積をとり論理積信号θを出力するアンド回
路５４と、セット入力端Ｓにアンド回路５３からの論理
積信号ηを入力されかつリセット入力端Ｒにアンド回路
５４からの論理積信号θを入力されて論理積信号ηの立
ち上がりエッジでセットされ論理積信号θの立ち上がり
エッジでリセットされてセット−リセット信号λを出力
するＲ−Ｓフリップフロップ５５と、データ入力端Ｄに
Ｒ−Ｓフリップフロップ５５の出力端Ｑからのセット−
リセット信号λを入力されかつクロック入力端ＣＫに内
部クロック入力端Ｐからの装置内内部クロック信号εを
入力されて内部クロック信号εの立ち上がりエッジでセ
ット−リセット信号λを打ち抜き読み込んでラッチし出
力端Ｑに内部クロック信号εに同期したパルス幅および
周期が内部クロック信号εの各各２倍のクロック信号ρ
を出力するとともに出力端Ｑの否定値端にクロック信号
ρとは逆極性のクロック信号σを出力するフリップフロ
ップ５６と、データ入力端Ｄにデータ入力端Ｘを通して
装置外部からの入力データ信号δを入力されかつクロッ
ク入力端ＣＫにＤ形フリップフロップ５０の出力端Ｑか
らのクロック信号βを入力されてクロック信号βの立ち
上がりエッジで入力データ信号δを打ち抜き読み込んで
ラッチし出力端Ｑにデータ信号μを出力するＤ形フリッ
プフロップ５１と、データ入力端Ｄにデータ入力端Ｘを
通して入力される装置外部からの入力データ信号δを入
力されかつクロック入力端ＣＫにＤ形フリップフロップ
５０の出力端Ｑの否定値端からのクロック信号γを入力
されてクロック信号γの立ち上がりエッジで入力データ
信号δを打ち抜き読み込んでラッチし出力端Ｑにデータ
信号πを出力するＤ形フリップフロップ５２と、Ｄ形フ
リップフロップ５１の出力端Ｑからのデータ信号μとＤ
形フリップフロップ５６の出力端Ｑからのクロック信号
ρとの論理積をとりクロック信号ρのハイレベル区間で
データ信号μを選択して出力するアンド回路５７と、Ｄ
形フリップフロップ５２の出力端Ｑからのデータ信号π
とＤ形フリップフロップ５６の出力端Ｑの否定値端から
のクロック信号σとの論理積をとりクロック信号σのハ
イレベル区間でデータ信号πを選択して出力しアンド回
路５７の出力と結合してデータ信号τを得るアンド回路
５８と、アンド回路５７とアンド回路５８との結合出力
からのデータ信号τを所定時間遅延してデータ信号χを
出力する複数のアンド回路５９_-1〜５９_-nが直列に縦続
接続されて成る遅延回路５９と、内部クロック入力端Ｐ
からの装置内内部クロック信号εの極性を反転させて内
部クロック信号φを出力するインバータ６０と、データ
入力端Ｄに遅延回路５９からのデータ信号χを入力され
かつクロック入力端Ｃにインバータ６０からの内部クロ
ック信号φを入力されて内部クロック信号φの立ち上が
りエッジでデータ信号χを打ち抜き読み込んでラッチし
出力端Ｑに出力データ信号ψを出力して出力端Ｚを通し
て外部へ送出するＤ形フリップフロップ６１とから構成
される。2. Description of the Related Art Referring to a circuit diagram of FIG. 15, a conventional clock phase automatic selection system disclosed in Japanese Patent Application Laid-Open No. 1-166633 has a clock input terminal CK.
The period and pulse width of the external clock signal α input from the outside of the device through the external clock input terminal W
A D-type flip-flop 50 that outputs a clock signal β to the output terminal Q, and outputs a clock signal γ having a polarity opposite to that of the clock signal β to the negative end of the output terminal Q;
An AND circuit 53 which takes a logical product of the clock signal β from the output terminal Q of the flip-flop 50 and the internal clock signal ε in the device input through the internal clock input terminal P and outputs a logical product signal η; An AND circuit 54 which takes the logical product of the clock signal γ from the negative value terminal of the output terminal Q of the flip-flop 50 and the internal clock signal ε in the device input through the internal clock input terminal P and outputs a logical product signal θ The AND signal 53 from the AND circuit 53 is input to the set input terminal S, and the AND signal θ from the AND circuit 54 is input to the reset input terminal R, and is set at the rising edge of the AND signal η. an RS flip-flop 55 that is reset at the rising edge of θ and outputs a set-reset signal λ; 5 from output terminal Q-
The reset signal λ is input, the internal clock signal ε is input to the clock input terminal CK from the internal clock input terminal P, and the set-reset signal λ is punched out at the rising edge of the internal clock signal ε, read, latched and output. Q is a clock signal ρ whose pulse width and period synchronized with the internal clock signal ε are each twice the internal clock signal ε.
And a flip-flop 56 which outputs a clock signal σ having a polarity opposite to that of the clock signal ρ to a negative value terminal of the output terminal Q, and an input data signal δ from outside the device through a data input terminal X to a data input terminal D. The clock signal β from the output terminal Q of the D-type flip-flop 50 is input to the clock input terminal CK, the input data signal δ is punched out and latched at the rising edge of the clock signal β, and the data signal μ is output to the output terminal Q. And an input data signal δ from the outside of the device, which is input to the data input terminal D through the data input terminal X, and outputs the output terminal Q of the D-type flip-flop 50 to the clock input terminal CK. The clock signal γ is input from the negative value end, and the input data signal δ is punched out and read at the rising edge of the clock signal γ. And a D-type flip-flop 52 that outputs a data signal π to an output terminal Q, and data signals μ and D from the output terminal Q of the D-type flip-flop 51.
An AND circuit 57 for calculating the logical product of the clock signal ρ from the output terminal Q of the flip-flop 56 and selecting and outputting the data signal μ in the high-level section of the clock signal ρ;
Signal π from the output terminal Q of the flip-flop 52
AND of the clock signal σ from the negative value end of the output terminal Q of the D-type flip-flop 56, selects and outputs the data signal π in the high level section of the clock signal σ, and combines it with the output of the AND circuit 57. Circuit 58 that obtains a data signal τ by a plurality of AND circuits 59 _{-1 to} 59 _-n that output a data signal デ ー タ by delaying a data signal τ from a combined output of the AND circuit 57 and the AND circuit 58 for a predetermined time. Are serially connected in cascade, and an internal clock input terminal P
And an inverter 60 for inverting the polarity of the internal clock signal ε in the device to output the internal clock signal φ, a data signal χ from the delay circuit 59 to the data input terminal D, and an inverter 60 to the clock input terminal C D-type flip-flop which receives an internal clock signal φ, punches out and latches a data signal で at the rising edge of the internal clock signal φ, outputs an output data signal に at an output terminal Q, and sends it out through an output terminal Z. 61.

【０００３】次に、図１６，図１７，および図１８を図
１５と併せて参照して動作を説明する。図１６，図１７
および図１８は従来技術の動作を説明するためのタイミ
ングチャートであり、これらのいずれもが入力データ信
号δと外部クロック信号αとは位相同期しており、また
外部クロック信号αと内部クロック信号εとは周波数同
期がとれていて位相同期がとれていないという条件にも
とづいている。ここで、図１６は内部クロック信号εが
外部クロック信号αよりもＴ／４遅れているケースの
場合の動作タイミングチャートであり、図１７は内部ク
ロック信号εが外部クロック信号αよりも２Ｔ／４遅れ
ているケースの場合の動作タイミングチャートであ
る。また、図１８は内部クロック信号εが外部クロック
信号αよりも３Ｔ／４遅れているケースの場合の動作
タイミングチャートである。Next, the operation will be described with reference to FIGS. 16, 17 and 18 in conjunction with FIG. 16 and 17
And FIG. 18 is a timing chart for explaining the operation of the prior art. In each case, the input data signal δ and the external clock signal α are phase-synchronized, and the external clock signal α and the internal clock signal ε Is based on the condition that frequency synchronization is achieved and phase synchronization is not achieved. Here, FIG. 16 is an operation timing chart in a case where the internal clock signal ε is delayed by T / 4 from the external clock signal α. FIG. 17 is a timing chart in which the internal clock signal ε is 2T / 4 higher than the external clock signal α. It is an operation timing chart in the case of a delay. FIG. 18 is an operation timing chart in the case where the internal clock signal ε is delayed by 3T / 4 from the external clock signal α.

【０００４】詳述すると、Ｄ形フリップフロップ５０
は、クロック入力端ＣＫに外部クロック入力端Ｗを通し
て入力される装置外部からの周期幅がＴでパルス幅がＴ
／２の外部クロック信号αを入力されて出力端Ｑに周期
幅が２Ｔでパルス幅がＴのクロック信号βを出力し、か
つ出力端Ｑの否定値端にクロック信号βとは逆極性のク
ロック信号γを出力する。アンド回路５３は、Ｄ形フリ
ップフロップ５０の出力端Ｑからのクロック信号βと内
部クロック入力端Ｐを通して入力される内部クロック信
号εとの論理積をとり論理積信号ηを出力する。また、
アンド回路５４は、Ｄ形フリップフロップ５０の出力端
Ｑの否定値端からのクロック信号γと内部クロック入力
端Ｐを通して入力される装置内の内部クロック信号εと
の論理積をとり論理積信号θを出力する。Ｒ−Ｓフリッ
プフロップ５５は、セット入力端Ｓにアンド回路５３か
らの論理積信号ηを入力され、かつリセット入力端Ｒに
アンド回路５４からの論理積信号θを入力されて論理積
信号ηの立ち上がりエッジでセットし、論理積信号θの
立ち下がりエッジでリセットして出力端Ｑに周期幅が２
Ｔでパルス幅がＴ（但し、ケースの場合のパルス幅は
５Ｔ／４）のセット−リセット信号λを出力する。Ｄ形
フリップフロップ５６は、セット入力端ＤにＲ−Ｓフリ
ップフロップ５５の出力端Ｑからのセット−リセット信
号λを入力され、かつクロック入力端ＣＫに内部クロッ
ク入力端Ｐからの装置内内部クロック信号εを入力され
て内部クロック信号εの立ち上がりエッジでセット−リ
セット信号λの立ち下がり前のデータつまりハイレベル
のデータをｚ点で打ち抜き読み込んでラッチし、出力端
Ｑに周期幅が２Ｔでパルス幅がＴのクロック信号ρを出
力するとともに、出力端Ｑの否定値端にクロック信号ρ
とは逆極性のクロック信号σを出力する。ここで、セッ
ト−リセット信号λと内部クロック信号εとの位相差を
比較すると、セット−リセット信号λが生成されるまで
にはアンド回路５３，５４およびＲ−Ｓフリップフロッ
プ５５による時間遅延ｙがあるため、セット−リセット
信号λの立ち下がりエッジが内部クロック信号εの立ち
上がりエッジよりも時間ｙだけ遅れる。このため、Ｄ形
フリップフロップ５６ではセット−リセット信号λの立
ち下がり前のデータつまりハイレベルのデータを内部ク
ロックεの立ち上がりエッジで打ち抜き読み込むことが
できる。このように、Ｒ−Ｓフリップフロップ５５出力
のセット−リセット信号λのパルス幅Ｔのハイレベル区
間内には必ず内部クロック信号εの立ち上がりエッジが
存在するので、Ｄ形フリップフロップ５６出力のクロッ
ク信号ρおよびクロック信号σは内部クロック信号εの
立ち上がりエッジに同期して立ち上がりあるいは立ち下
がり、それらの周期およびパルス幅も２ＴおよびＴとな
る。Ｄ形フリップフロップ５１は、データ入力端Ｄにデ
ータ入力端Ｘを通して装置外部からの入力データ信号δ
を入力され、かつクロック入力端ＣＫにＤ形フリップフ
ロップ５０の出力端Ｑからのクロック信号βを入力され
てクロック信号βの立ち上がりエッジで入力データδの
偶数フレームのデータつまりここではＤ₀ ，Ｄ₂ ，…，
…，…を打ち抜き読み込んでラッチし、出力端Ｑに時間
幅が２Ｔの偶数フレームのデータＤ₀ ，Ｄ₂ ，…，…，
…が縦続するデータ信号μを出力する。Ｄ形フリップフ
ロップ５２は、データ入力端Ｄにデータ入力端Ｘを通し
て装置外部からの入力データδを入力され、かつクロッ
ク入力端ＣＫにＤ形フリップフロップ５０の出力端Ｑの
否定値端からのクロック信号γを入力されてクロック信
号γの立ち上がりエッジで入力データδの奇数フレーム
のデータつまりここではＤ₁ ，Ｄ₃ ，…を打ち抜き読み
込んでラッチし、出力端Ｑの否定値端に奇数フレームの
データＤ₁ ，Ｄ₃ ，…が縦続する時間幅が２Ｔのデータ
信号πを出力する。アンド回路５７は、Ｄ形フリップフ
ロップ５１の出力端Ｑからのデータ信号μとＤ形フリッ
プフロップ５６の出力端Ｑからのクロック信号ρとの論
理積をとってクロック信号ρのハイレベル区間にデータ
信号μを選択して出力する。アンド回路５８は、Ｄ形フ
リップフロップ５２の出力端Ｑからのデータ信号πとＤ
形フリップフロップ５６の出力端Ｑの否定値端からのク
ロック信号σとの論理積をとってクロック信号σのハイ
レベル区間にデータ信号πを選択して出力する。アンド
回路５７の出力とアンド回路５８の出力とは互いに結合
されて、時間幅がＴのデータＤ₀ ，Ｄ₁ ，Ｄ₂ ，Ｄ₃ ，
…が縦続するデータ信号τが得られる。ここで、データ
信号τが遅延回路５９を通らないで直接Ｄ形フリップフ
ロップ６１のデータ入力端Ｄに入力されると、Ｄ形フリ
ップフロップ６１はクロック入力端ＣＫに入力されるク
ロック信号φの立ち上がりエッジでデータ信号τを打ち
抜き読み込むため、図１７におけるケースつまり内部
クロック信号εが外部クロック信号αよりも２Ｔ／４遅
れている場合には、クロック信号φの立ち上がりエッジ
で打ち抜かれるデータτの部分ｓ、すなわち斜線で示さ
れた部分はＤ形フリップフロップ６１の読み出し危険区
域ｘであるため、このままこの斜線部分のデータがクロ
ック信号φの立ち上がりエッジで打ち抜き読み込まれる
ことになると、Ｄ形フリップフロップ６１の出力端Ｑか
ら出力される出力データ信号ψは、データが確定しない
誤ったデータが出力されることになる。これを防ぐた
め、つまりＤ形フリップフロップ６１がデータ信号τの
読み出し危険区域ｘの斜線部分を打ち抜かないで読み出
し安全区域ｖを打ち抜くことができるように、遅延回路
５９によりデータ信号τを時間ｔだけ遅延させてデータ
信号χとしてＤ形フリップフロップ６１のデータ入力端
Ｄへ供給する。これによりＤ形フリップフロップ６１は
データ信号χの読み出し安全区域ｖのｑ点においてクロ
ック信号φの立ち上がりエッジで確実に打ち抜き読み出
すことができ、出力端Ｑには正常な出力データ信号ψを
得ることができる。ここで、遅延回路５９は所定の遅延
時間ｔを得るために、アンド回路５９_-1〜５９_-nが複数
個縦続接続されて構成される。More specifically, a D-type flip-flop 50
Means that the cycle width from the outside of the device input to the clock input terminal CK through the external clock input terminal W is T and the pulse width is T
/ 2, an external clock signal α is input, a clock signal β having a period width of 2T and a pulse width T is output to an output terminal Q, and a clock having a polarity opposite to that of the clock signal β is output to a negative value terminal of the output terminal Q. The signal γ is output. The AND circuit 53 takes the logical product of the clock signal β from the output terminal Q of the D-type flip-flop 50 and the internal clock signal ε input through the internal clock input terminal P, and outputs a logical product signal η. Also,
The AND circuit 54 calculates the logical product of the clock signal γ from the negative end of the output terminal Q of the D-type flip-flop 50 and the internal clock signal ε in the device input through the internal clock input terminal P, and obtains the logical product signal θ. Is output. The RS flip-flop 55 receives the logical product signal η from the AND circuit 53 at the set input terminal S, and receives the logical product signal θ from the AND circuit 54 at the reset input terminal R to generate the logical product signal η. It is set at the rising edge and reset at the falling edge of the logical product signal θ.
At T, the set-reset signal λ having the pulse width T (the pulse width in the case is 5T / 4) is output. The D-type flip-flop 56 receives the set-reset signal λ from the output terminal Q of the RS flip-flop 55 at the set input terminal D, and the internal clock signal from the internal clock input terminal P at the clock input terminal CK. The signal ε is input, and the data before the fall of the set-reset signal λ, that is, high-level data is punched out at the z point and latched at the rising edge of the internal clock signal ε, and a pulse having a cycle width of 2T is output to the output terminal Q. A clock signal ρ having a width T is output, and the clock signal ρ
And outputs a clock signal .sigma. Here, comparing the phase difference between the set-reset signal λ and the internal clock signal ε, the time delay y due to the AND circuits 53 and 54 and the RS flip-flop 55 until the set-reset signal λ is generated. Therefore, the falling edge of the set-reset signal λ is delayed by the time y from the rising edge of the internal clock signal ε. Therefore, the D-type flip-flop 56 can punch out and read data before the falling of the set-reset signal λ, that is, high-level data at the rising edge of the internal clock ε. As described above, since the rising edge of the internal clock signal ε always exists in the high-level section of the pulse width T of the set-reset signal λ of the output of the RS flip-flop 55, the clock signal of the output of the D-type flip-flop 56 ρ and the clock signal σ rise or fall in synchronization with the rising edge of the internal clock signal ε, and their periods and pulse widths are 2T and T, respectively. The D-type flip-flop 51 receives an input data signal δ from outside the device through a data input terminal X to a data input terminal D.
Is input to the clock input terminal CK, and the clock signal β from the output terminal Q of the D-type flip-flop 50 is input. At the rising edge of the clock signal β, the data of the even-numbered frame of the input data δ, that is, D ₀ , D ₂ ,…,
,... Are punched out, latched, and data D ₀ , D ₂ ,.
.. Output a data signal μ cascaded. The D-type flip-flop 52 receives input data δ from the outside of the device through a data input terminal X at a data input terminal D, and a clock from a negative value terminal of an output terminal Q of the D-type flip-flop 50 at a clock input terminal CK. The signal γ is inputted and the odd frame data of the input data δ, that is, D ₁ , D ₃ ,..., Is punched out and latched at the rising edge of the clock signal γ, and the odd frame data is output to the negative end of the output terminal Q. A data signal π having a time width of 2T in which D ₁ , D ₃ ,... The AND circuit 57 calculates the logical product of the data signal μ from the output terminal Q of the D-type flip-flop 51 and the clock signal ρ from the output terminal Q of the D-type flip-flop 56, and outputs the data during the high-level section of the clock signal ρ. Select and output signal μ. The AND circuit 58 outputs the data signal π from the output terminal Q of the D-type flip-flop 52 and D
A logical AND with the clock signal σ from the negative end of the output terminal Q of the flip-flop 56 is selected, and the data signal π is selected and output in the high-level section of the clock signal σ. The output of the AND circuit 57 and the output of the AND circuit 58 are connected to each other, and the data D ₀ , D ₁ , D ₂ , D ₃ , and T having a time width of T are provided.
.. Are cascaded. Here, when the data signal τ is directly input to the data input terminal D of the D-type flip-flop 61 without passing through the delay circuit 59, the D-type flip-flop 61 causes the rising edge of the clock signal φ input to the clock input terminal CK. Since the data signal τ is punched out and read at the edge, in the case of FIG. 17, that is, when the internal clock signal ε is delayed by 2T / 4 from the external clock signal α, the portion s of the data τ punched out at the rising edge of the clock signal φ In other words, since the hatched portion is the read dangerous area x of the D-type flip-flop 61, if the data in this hatched portion is punched out and read at the rising edge of the clock signal φ, the D-type flip-flop 61 The output data signal 出力 output from the output terminal Q is an erroneous data whose data is not determined. It will be but is output. To prevent this, that is, the D-type flip-flop 61 cuts the data signal τ by the time t by the delay circuit 59 so that the data signal τ can be punched out of the readout safe zone v without punching out the hatched portion of the readout dangerous zone x of the data signal τ. The data signal is supplied to the data input terminal D of the D-type flip-flop 61 after being delayed. As a result, the D-type flip-flop 61 can reliably punch out and read the data signal χ at the rising edge of the clock signal φ at the point q in the safe reading area v, and obtain a normal output data signal に は at the output terminal Q. it can. Here, the delay circuit 59 is configured by cascading a plurality of AND circuits 59 _{-1 to} 59 _{-n in} order to obtain a predetermined delay time t.

【０００５】なお、図１６のケースおよび図１８のケ
ースの場合、つまり内部クロック信号εが外部クロッ
ク信号αよりもＴ／４あるいは３Ｔ／４遅れた場合に
は、データ信号τに遅延回路６１において遅延時間ｔを
与えても、その遅延されたデータ信号χは読み出し安全
区域ｖのｑ点においてクロック信号φの立ち上がりエッ
ジで確実に打ち抜かれるので、Ｄ形フリップフロップ６
１の出力端Ｑには正常な出力データ信号ψを得ることが
できる。In the cases shown in FIGS. 16 and 18, that is, when the internal clock signal ε is delayed by T / 4 or 3T / 4 from the external clock signal α, the delay signal 61 is applied to the data signal τ. Even if the delay time t is given, the delayed data signal χ is reliably punched out at the rising edge of the clock signal φ at the point q in the readout safe area v.
A normal output data signal ψ can be obtained at one output terminal Q.

【０００６】[0006]

【発明が解決しようとする課題】しかし、Ｄ形フリップ
フロップ５６においてセット−リセット信号λのハイレ
ベル部分をｚ点において内部クロック信号εの立ち上が
りエッジで確実に打ち抜くことができるためには、アン
ド回路５３，５４およびＲ−Ｓフリップフロップ５５が
所定の遅延時間ｙを有することが必須条件となり、アン
ド回路５３，５４およびＲ−Ｓフリップフロップ５５と
して遅延時間が少ない素子およびセット−リセット信号
λの立ち下がりエッジおよび内部クロック信号εの立ち
上がりエッジが急峻でない場合には、確実にセット−リ
セット信号λのハイレベル部分を打ち抜くことが困難と
なり、誤ったデータを出力する原因になる。また、遅延
回路５９におけるアンド回路５９_-1〜５９_-nの接続数
は、初期設定時あるいは初期稼働時に決められるが、初
期設定時あるいは初期稼働時後の経年変化あるいは環境
変化に対応して遅延量を変える必要が生じた場合には、
その都度アンド回路５９_-1〜５９_-nの接続数を変えなけ
ればならない。However, in order to ensure that the high-level portion of the set-reset signal .lambda. In the D-type flip-flop 56 can be punched out at the rising edge of the internal clock signal .epsilon. It is an essential condition that the 53, 54 and the RS flip-flop 55 have a predetermined delay time y, and the AND circuits 53, 54 and the RS flip-flop 55 have a small delay time and the rising of the set-reset signal λ. If the falling edge and the rising edge of the internal clock signal ε are not steep, it is difficult to reliably punch out the high-level portion of the set-reset signal λ, which may cause erroneous data to be output. The number of connections of the AND circuits 59 _{-1 to} 59 _-n in the delay circuit 59 is determined at the time of initial setting or initial operation, but is delayed in response to aging or environmental change at the time of initial setting or initial operation. If you need to change the amount,
Each time, the number of connections of the AND circuits 59 _{-1 to} 59 _-n must be changed.

【０００７】[0007]

【０００８】[0008]

【０００９】[0009]

【００１０】装置外部からの第１のクロック信号と装置
内の第２のクロック信号との位相を比較して第１の位相
比較出力信号を出力する第１の位相比較手段と、装置外
部からの前記第１のクロック信号のパルス幅を整形して
第３のクロック信号を出力する第１の波形整形手段と、
前記第１の波形整形手段からの前記第３のクロック信号
から位相基準となる第４のクロック信号を発生するクロ
ック発生手段と、前記第１の位相比較手段からの前記第
１の位相比較出力信号と前記クロック発生手段からの前
記第４のクロック信号との位相を比較して第２の位相比
較出力信号を出力する第２の位相比較手段と、前記第２
の位相比較手段からの前記第２の位相比較出力信号のパ
ルス幅を整形して波形整形出力信号を出力する第２の波
形整形手段と、前記第２の波形整形手段からの前記第２
の波形整形出力信号を積分して積分波形信号を出力する
信号積分手段と、前記信号積分手段からの前記積分波形
信号を基準電圧と比較し判定してレべル比較判定信号を
出力するレべル比較判定手段と、装置内の前記第２のク
ロック信号の極性を反転して第５のクロック信号を出力
する信号極性反転手段と、前記レべル比較判定手段から
の前記レべル比較判定信号に制御されて前記第２のクロ
ック信号および前記信号極性反転手段からの前記第５の
クロック信号のいずれかを選択して第６のクロック信号
を出力する信号選択手段と、前記信号選択手段からの前
記第６のクロック信号により装置外部からの入力デ―タ
信号を読み込んでラッチし出力デ―タ信号を出力する信
号ラッチ手段とを備える。 A first clock signal from outside the device and the device
The first phase is compared with the second clock signal in the first phase.
First phase comparing means for outputting a comparison output signal;
Shaping the pulse width of the first clock signal from the unit
First waveform shaping means for outputting a third clock signal;
The third clock signal from the first waveform shaping means
Generates a fourth clock signal as a phase reference from the
Clock generating means and the second phase comparing means from the first phase comparing means.
1 and the phase comparison output signal from the clock generation means.
The phase with the fourth clock signal is compared to obtain a second phase ratio.
Second phase comparing means for outputting a comparison output signal;
Of the second phase comparison output signal from the phase comparison means.
Second wave for shaping the pulse width and outputting a waveform shaping output signal
Shape shaping means; and the second waveform shaping means from the second waveform shaping means.
Integrates the waveform shaping output signal and outputs an integrated waveform signal
Signal integration means, and the integrated waveform from the signal integration means
The signal is compared with the reference voltage to determine
Level comparing / judging means for outputting, and the second clock in the apparatus.
Inverts the polarity of lock signal and outputs fifth clock signal
Signal polarity inverting means, and the level comparison / judgment means
Controlled by the level comparison determination signal of
And the fifth signal from the signal polarity inverting means.
Select one of the clock signals to generate a sixth clock signal
Signal selecting means for outputting
The input data from the outside of the device is generated by the sixth clock signal.
A signal that reads and latches a signal and outputs an output data signal
Signal latch means.

【００１１】前記第１の位相比較手段および前記第２の
位相比較手段がアンド回路であり、前記第１の波形整形
手段と前記クロック発生手段と前記第２の波形整形手段
とが単安定マルチバイブレ―タであり、前記信号積分手
段が抵抗器およびキャパシタから成る積分回路であり、
前記レべル比較判定手段が演算増幅器であり、前記信号
極性反転手段がインバ―タであり、前記信号選択手段が
セレクタであり、前記信号ラッチ手段がフリップフロッ
プである。 The first phase comparing means and the second phase comparing means
The phase comparison means is an AND circuit, and the first waveform shaping is performed.
Means, the clock generation means, and the second waveform shaping means
Is a monostable multivibrator, and the signal integrator is
The stage is an integrating circuit consisting of a resistor and a capacitor,
The level comparison / determination means is an operational amplifier, and the signal
The polarity inversion means is an inverter, and the signal selection means is
A selector, wherein the signal latch means is a flip-flop;
It is.

【００１２】[0012]

【実施例】次に、本発明について図面を参照して説明す
る。本発明の第１の実施例を示す図１を参照すると、ク
ロック位相自動選択方式は、外部クロック入力端Ｅを通
して入力される装置外部からの外部クロック信号ａと内
部クロック入力端Ｆを通して入力される装置内の内部ク
ロック信号ｂとの位相を比較して位相比較出力信号ｃを
出力する位相比較回路１と、位相比較回路１からの位相
比較出力信号ｃを積分して積分波形信号ｄを出力する積
分回路２と、積分回路２からの積分波形信号ｄのレベル
を自回路内から供給される基準電圧と比較し判定してレ
ベル比較判定信号ｅを出力するレベル比較判定回路３
と、内部クロック入力端Ｆからの装置内の内部クロック
信号ｂの極性を反転して極性反転内部クロック信号ｆを
出力する極性反転回路４と、レベル比較判定回路３から
のレベル比較判定信号ｅに制御されて内部クロック入力
端Ｆからの装置内内部クロック信号ｂと極性反転回路４
からの極性反転内部クロック信号ｆのいずれかを選択し
て乗せ替えクロック信号ｇを出力する選択回路５と、選
択回路５からの乗せ替えクロック信号ｇによりデータ入
力端Ｇを通して入力される装置外部からの入力データ信
号ｈを読み込んでラッチ出力し出力データ信号ｋをデー
タ出力端Ｈを通して装置外部へ送出するラッチ回路６と
から構成される。Next, the present invention will be described with reference to the drawings. Referring to FIG. 1 showing the first embodiment of the present invention, in the automatic clock phase selection method, an external clock signal a input from an external device input through an external clock input terminal E and an external clock signal input through an internal clock input terminal F are input. A phase comparison circuit 1 that compares the phase with an internal clock signal b in the device and outputs a phase comparison output signal c, and integrates the phase comparison output signal c from the phase comparison circuit 1 to output an integrated waveform signal d. An integrating circuit 2 and a level comparing / determining circuit 3 which compares and determines the level of an integrated waveform signal d from the integrating circuit 2 with a reference voltage supplied from its own circuit and outputs a level comparing / determining signal e.
And a polarity inversion circuit 4 for inverting the polarity of the internal clock signal b in the device from the internal clock input terminal F to output a polarity-inverted internal clock signal f, and a level comparison / judgment signal e from the level comparison / judgment circuit 3. The controlled internal clock signal b from the internal clock input terminal F and the polarity inversion circuit 4
A selection circuit 5 for selecting any one of the polarity-reversed internal clock signals f from the external device and outputting a transfer clock signal g, and an external device input through the data input terminal G by the transfer clock signal g from the selection circuit 5 And a latch circuit 6 which reads the input data signal h, latches it, and outputs the output data signal k to the outside of the device through the data output terminal H.

【００１３】次に、図３〜図７を図１と併せて参照して
動作について説明する。図３は内部クロック信号ｂの位
相が外部クロック信号ａの位相よりもＴ／４遅れていて
ラッチ回路６のデータ読み込み安全区域ｖ内の位相遅れ
であるケースの場合の動作タイミングチャートであ
り、図４は内部クロック信号ｂの位相が外部クロック信
号ａの位相よりもＴ／２遅れていてラッチ回路６のデー
タ読み込み危険区域ｘ内の位相遅れであるケースの場
合の動作タイミングチャートであり、図５は内部クロッ
ク信号ｂの位相が外部クロック信号ａの位相よりも３Ｔ
／４遅れていてラッチ回路６のデータ読み込み安全区域
ｖ内の位相遅れであるケースの場合の動作タイミング
チャートであり、図６は内部クロック信号ｂの位相が外
部クロック信号ａの位相よりもｔ1 遅れていてラッチ回
路６のデータ読み込み安全区域ｖとデータ読み込み危険
区域ｘとの境界点にある位相遅れのケースの場合の動
作タイミングチャートであり、図７は内部クロック信号
ｂの位相が外部クロック信号ａの位相よりもｔ2 遅れて
いてラッチ回路６のデータ読み込み危険区域ｘとデータ
読み込み安全区域ｖとの境界点にある位相遅れのケース
の場合の動作タイミングチャートである。これら図３
〜図７のいずれのタイミングチャートにおいても入力デ
ータ信号ｈと外部クロック信号ａとは位相同期してお
り、また、外部クロック信号ａと内部クロック信号ｂと
は周波数同期がとれていて位相同期がとれていないとい
う条件にもとづいている。Next, the operation will be described with reference to FIGS. 3 to 7 in conjunction with FIG. FIG. 3 is an operation timing chart in the case where the phase of the internal clock signal b is delayed by T / 4 from the phase of the external clock signal a and is a phase delay in the data reading safe area v of the latch circuit 6. 4 is an operation timing chart in the case where the phase of the internal clock signal b is delayed by T / 2 from the phase of the external clock signal a and is a phase delay in the data reading dangerous area x of the latch circuit 6, and FIG. Indicates that the phase of the internal clock signal b is 3T less than the phase of the external clock signal a.
FIG. 6 is an operation timing chart in the case of a delay of / 4 and a phase delay in the data reading safe area v of the latch circuit 6. FIG. 6 shows that the phase of the internal clock signal b is delayed by t1 from the phase of the external clock signal a. FIG. 7 is an operation timing chart in the case of a phase delay at the boundary point between the data read safety area v and the data read danger area x of the latch circuit 6, and FIG. 7 shows that the phase of the internal clock signal b is changed to the external clock signal a. 5 is an operation timing chart in the case of a phase delay that is delayed by t2 from the phase of the data and is at the boundary point between the dangerous data reading area x of the latch circuit 6 and the safe data reading area v. These figures 3
7, the input data signal h and the external clock signal a are phase-synchronized, and the external clock signal a and the internal clock signal b are frequency-synchronized and phase-synchronized. It is based on the condition that it is not.

【００１４】詳述すると、位相比較回路１は、クロック
入力端Ｅを通して入力される装置外部からの周期幅がＴ
でパルス幅がＴ／２の外部クロック信号ａと内部クロッ
ク入力端Ｆを通して入力される周期幅がＴでパルス幅が
Ｔ／２の装置内内部クロック信号ｂとの位相を比較して
両クロック信号間の位相差を位相比較出力信号ｃとして
出力する。この位相比較出力信号ｃは両クロック信号間
に位相差があれば周期的なパルス信号として出力される
ので、積分回路２はこのパルス信号としての位相比較出
力信号ｃを積分して積分波形信号ｄを出力する。この積
分回路２の時定数はレベル比較判定回路３で予め設定さ
れるスレッショールド電圧ｗとの兼ね合いで決められ
る。レベル比較判定回路３は積分回路２からの積分波形
信号ｄを自回路内で予め定められて基準電圧として与え
られる直流のスレッショールド電圧ｗと比較し判定して
レベル比較判定出力信号ｅを出力する。ここで、レベル
比較判定回路３は積分波形信号ｄのレベルがスレッショ
ールド電圧ｗよりも低いときはレベル比較判定出力信号
ｅはロウレベル（Ｌ）となり、また、積分波形信号ｄの
レベルがスレッショールド電圧ｗよりも高いときはハイ
レベル（Ｈ）の直流電圧が出力される。このスレッショ
ールド電圧ｗは、内部クロック信号ｂと外部クロック信
号ａとの位相差の許容境界を電圧で示した基準電圧であ
り、ラッチ回路６が乗せ替クロック信号ｇにより入力デ
ータ信号ｈを読み込むときのラッチ回路６固有の性能で
あるデータ読み出し危険区域ｘに応じて予めレベル比較
判定回路３において定められるもので、このスレッショ
ールド電圧ｗを内部クロック信号ｂと外部クロック信号
ａとの位相差が図４におけるケース，図６におけるケ
ースおよび図７におけるケースの積分波形信号ｄの
波形最低値よりも低く設定しておけば、内部クロック信
号ｂと外部クロック信号ａとの位相差が図３におけるケ
ースおよび図５におけるケースの場合には、積分波
形信号ｄの波高値はいずれの場合にもスレッショールド
電圧ｗよりも低くなるので、レベル比較判定回路３出力
のレベル比較判定出力信号ｅはケースおよびケース
のいずれの場合にもロウレベル（Ｌ）となり、また、ケ
ース，ケースおよびケースの場合には、積分波形
信号ｄの波形最低値はいずれの場合にもスレッショール
ド電圧ｗよりも高くなるので、レベル比較判定回路３出
力のレベル比較判定出力信号ｅはケース，ケースお
よびケースのいずれの場合にもハイレベル（Ｈ）とな
る。極性反転回路４は、内部クロック入力端Ｆからの装
置内内部クロック信号ｂの極性を反転して極性反転内部
クロック信号ｆを出力し、選択回路５へ供給する。選択
回路５は、極性反転回路４からの極性反転クロック信号
ｆと内部クロック入力端Ｆからの装置内内部クロック信
号ｂとを入力され、レベル比較判定回路３からのレベル
判定出力信号ｅに制御されてレベル比較判定出力信号ｅ
がロウレベル（Ｌ）のとき、つまり内部クロック信号ｂ
と外部クロック信号ａとの位相差がラッチ回路６のデー
タ読み出し安全区域ｖ内にあるケースおよびケース
の場合には内部クロック信号ｂを選択して乗せ替えクロ
ック信号ｇを出力し、ラッチ回路６へ供給する。また、
レベル比較判定出力信号ｅがハイレベル（Ｈ）のとき、
つまり内部クロック信号ｂと外部クロック信号ａとの位
相差がラッチ回路６のデータ読み出し危険区域ｘ内にあ
るケース，ケースおよびケースの場合には極性反
転内部クロック信号ｆを選択して乗せ替えクロック信号
ｇとして出力し、ラッチ回路６へ供給する。ラッチ回路
６は、データ入力端Ｇを通して装置外部からの入力デー
タ信号ｈを入力されて選択回路５からの乗せ替えクロッ
ク信号ｇの立ち上がりエッジで入力データ信号ｈを打ち
抜き読み込んでラッチ出力し、出力データ信号ｋをデー
タ出力端Ｈを通して装置外部へ送出する。つまり、ラッ
チ回路６は、内部クロック信号ｂと外部クロック信号ａ
との位相差がケース，ケースおよびケースの場合
には、乗せ替えクロック信号ｇとして選択された内部ク
ロック信号ｂの立ち上がりエッジで入力データ信号ｈの
読み出し安全区域ｖ内のデータを打ち抜き読み込んでラ
ッチ出力し、また、内部クロック信号ｂと外部クロック
信号ａとの位相差がケースおよびケースの場合に
は、乗せ替えクロック信号ｇとして選択された極性反転
内部クロック信号ｆの立ち上がりエッジ、つまり内部ク
ロック信号ｂの立ち下がりエッジで入力データ信号ｈを
打ち抜き読み込んでラッチし出力する。More specifically, the phase comparison circuit 1 has a period width T input from the outside of the device through the clock input terminal E.
By comparing the phases of the external clock signal a having a pulse width of T / 2 and the internal clock signal b having a period width of T and a pulse width of T / 2 input through the internal clock input terminal F, the two clock signals are compared. The phase difference between them is output as a phase comparison output signal c. The phase comparison output signal c is output as a periodic pulse signal if there is a phase difference between the two clock signals. Therefore, the integration circuit 2 integrates the phase comparison output signal c as the pulse signal to obtain an integrated waveform signal d. Is output. The time constant of the integrating circuit 2 is determined in consideration of a threshold voltage w set in advance by the level comparing / determining circuit 3. The level comparison / judgment circuit 3 compares the integrated waveform signal d from the integration circuit 2 with a DC threshold voltage w given as a reference voltage which is predetermined in the own circuit, and outputs a level comparison / judgment output signal e. I do. Here, when the level of the integrated waveform signal d is lower than the threshold voltage w, the level comparison / determination circuit 3 sets the level comparison / determination output signal e to a low level (L), and the level of the integrated waveform signal d becomes the threshold. When the input voltage is higher than the input voltage w, a high-level (H) DC voltage is output. The threshold voltage w is a reference voltage indicating a permissible boundary of the phase difference between the internal clock signal b and the external clock signal a by a voltage, and the latch circuit 6 reads the input data signal h by the replacement clock signal g. The threshold voltage w is determined in advance by the level comparison / determination circuit 3 in accordance with the data read danger zone x, which is the inherent performance of the latch circuit 6, and the phase difference between the internal clock signal b and the external clock signal a. If the waveform is set lower than the minimum waveform value of the integrated waveform signal d in the case of FIG. 4, the case of FIG. 6, and the case of FIG. 7, the phase difference between the internal clock signal b and the external clock signal a in FIG. In the case and the case in FIG. 5, the peak value of the integrated waveform signal d is higher than the threshold voltage w in each case. Therefore, the level comparison / judgment output signal e of the output of the level comparison / judgment circuit 3 becomes a low level (L) in both cases and cases. Since the lowest value of the waveform is higher than the threshold voltage w in any case, the level comparison / judgment output signal e of the output of the level comparison / judgment circuit 3 is a high level (H) in all cases. Becomes The polarity inversion circuit 4 inverts the polarity of the internal clock signal b in the device from the internal clock input terminal F, outputs a polarity-inverted internal clock signal f, and supplies it to the selection circuit 5. The selection circuit 5 receives the polarity inverted clock signal f from the polarity inversion circuit 4 and the internal clock signal b in the device from the internal clock input terminal F, and is controlled by the level judgment output signal e from the level comparison judgment circuit 3. Level comparison judgment output signal e
Is low level (L), that is, the internal clock signal b
In the case where the phase difference between the external clock signal a and the external clock signal a is within the data readout safe area v of the latch circuit 6, the internal clock signal b is selected and the transfer clock signal g is output to the latch circuit 6. Supply. Also,
When the level comparison determination output signal e is at a high level (H),
That is, in the case where the phase difference between the internal clock signal b and the external clock signal a is within the data read dangerous area x of the latch circuit 6, in the case and in the case, the polarity inverted internal clock signal f is selected and the transfer clock signal is selected. The signal is output as g and supplied to the latch circuit 6. The latch circuit 6 receives the input data signal h from the outside of the device through the data input terminal G, punches out and reads the input data signal h at the rising edge of the transfer clock signal g from the selection circuit 5 and latches and outputs the output data. The signal k is sent out of the device through the data output terminal H. That is, the latch circuit 6 includes the internal clock signal b and the external clock signal a
In the case where the phase difference is the case, case and case, the data in the read safe area v of the input data signal h is punched out and read out at the rising edge of the internal clock signal b selected as the transfer clock signal g and latched. If the phase difference between the internal clock signal b and the external clock signal a is a case or a case, the rising edge of the polarity-reversed internal clock signal f selected as the replacement clock signal g, that is, the internal clock signal b The input data signal h is punched out, read, latched and output at the falling edge of.

【００１５】次に、図１における第１の実施例のブロッ
ク図の構成を具体的な回路構成および具体的な回路素子
で実現する場合について図２を参照して説明する。クロ
ック位相自動選択方式は、外部クロック入力端Ｅを通し
て入力される装置外部からの外部クロック信号ａと内部
クロック入力端Ｆを通して入力される装置内の内部クロ
ック信号ｂとの位相を比較して位相比較出力信号ｃを出
力する排他的論理和回路７と、排他的論理和回路７から
の位相比較出力信号ｃを積分して積分波形信号ｄを出力
する抵抗８１およびコンデンサ８２から成る積分回路８
と、積分回路８からの積分波形信号ｄのレベルを基準電
圧Ｖ_R と比較し判定してレベル比較判定信号ｅを出力す
る演算増幅器９と、内部クロック入力端Ｆを通して入力
される装置内の内部クロック信号ｂの極性を反転して極
性反転内部クロック信号ｆを出力するインバータ１０
と、演算増幅器９からのレベル比較判定信号ｅに制御さ
れて内部クロック入力端Ｆからの装置内内部クロック信
号ｂとインバータ１０からの極性反転内部クロック信号
ｆのいずれかを選択して乗せ替えクロック信号ｇを出力
するセレクタ１１と、セレクタ１１からの乗せ替えクロ
ック信号ｇによりデータ入力端Ｇを通して入力される装
置外部からの入力データ信号ｈを読み込んでラッチ出力
し出力データ信号ｋをデータ出力端Ｈを通して装置外部
へ送出するＤ形フリップフロップ１２とから構成され
る。Next, a case where the configuration of the block diagram of the first embodiment in FIG. 1 is realized by a specific circuit configuration and specific circuit elements will be described with reference to FIG. The automatic clock phase selection method compares the phases of an external clock signal a input from the outside of the device through an external clock input terminal E and an internal clock signal b in the device input through an internal clock input terminal F. An exclusive OR circuit 7 for outputting an output signal c, and an integrating circuit 8 comprising a resistor 81 and a capacitor 82 for integrating the phase comparison output signal c from the exclusive OR circuit 7 and outputting an integrated waveform signal d.
And an operational amplifier 9 for comparing the level of the integrated waveform signal d from the integrating circuit 8 with the reference voltage V _R and outputting a level comparison / judgment signal e; Inverter 10 that inverts the polarity of clock signal b and outputs polarity-inverted internal clock signal f
And a transfer clock which is controlled by the level comparison determination signal e from the operational amplifier 9 and selects either the internal clock signal b from the internal clock input terminal F or the polarity inverted internal clock signal f from the inverter 10. A selector 11 for outputting a signal g, and an input data signal h from the outside of the device, which is input through a data input terminal G by a changeover clock signal g from the selector 11, is read and latched, and an output data signal k is output to a data output terminal H And a D-type flip-flop 12 for sending out to the outside of the apparatus.

【００１６】次に、図３〜図７を図２と併せて参照して
動作について説明する。図３は内部クロック信号ｂの位
相が外部クロック信号ａよりもＴ／４遅れていてＤ形フ
リップフロップ１２のデータ読み込み安全区域ｖ内の位
相遅れであるケースの場合の動作タイミングチャート
であり、図４は内部クロック信号ｂの位相が外部クロッ
ク信号ａの位相よりもＴ／２遅れていてＤ形フリップフ
ロップ１２のデータ読み込み危険区域ｘ内の位相遅れで
あるケースの場合の動作タイミングチャートであり、
図５は内部クロック信号ｂの位相が外部クロック信号ａ
の位相よりも３Ｔ／４遅れていてＤ形フリップフロップ
１２のデータ読み込み安全区域ｖ内の位相遅れであるケ
ースの場合の動作タイミングチャートであり、図６は
内部クロック信号ｂの位相が外部クロック信号ａの位相
よりもｔ1 遅れていてＤ形フリップフロップ１２のデー
タ読み込み安全区域ｖとデータ読み込み危険区域ｘとの
境界点にある位相遅れのケースの場合の動作タイミン
グチャートであり、図７は内部クロック信号ｂの位相が
外部クロック信号ａの位相よりもｔ2 遅れていてＤ形フ
リップフロップのデータ読み込み危険区域ｘとデータ読
み込み安全区域ｖとの境界点にある位相遅れの位相遅れ
であるケースの場合の動作タイミングチャートであ
る。これら図３〜図７のいずれのタイミングチャートに
おいても入力データ信号ｈと外部クロック信号ａとは位
相同期しており、また、外部クロック信号ａと内部クロ
ック信号ｂとは周波数同期がとれていて位相同期がとれ
ていないという条件にもとづいている。Next, the operation will be described with reference to FIGS. 3 to 7 together with FIG. FIG. 3 is an operation timing chart in a case where the phase of the internal clock signal b is delayed by T / 4 from the external clock signal a and is a phase delay in the data reading safe area v of the D-type flip-flop 12. 4 is an operation timing chart in the case where the phase of the internal clock signal b is delayed by T / 2 from the phase of the external clock signal a and is a phase delay within the danger zone x for reading data of the D-type flip-flop 12,
FIG. 5 shows that the phase of the internal clock signal b is
FIG. 6 is an operation timing chart in the case where the phase of the internal clock signal b is 3T / 4 behind the phase of the internal clock signal b and the phase of the internal clock signal b is the external clock signal. FIG. 7 is an operation timing chart in the case of a phase delay which is delayed by t1 from the phase of a and is at a boundary point between the data read safety area v of the D-type flip-flop 12 and the data read danger area x. In the case where the phase of the signal b is later than the phase of the external clock signal a by t2 and is the phase delay of the phase delay at the boundary point between the data read dangerous area x and the data read safe area v of the D-type flip-flop. 6 is an operation timing chart. In each of the timing charts of FIGS. 3 to 7, the input data signal h and the external clock signal a are phase-synchronized, and the external clock signal a and the internal clock signal b are frequency-synchronized and It is based on the condition that it is not synchronized.

【００１７】詳述すると、排他的論理和回路７は、外部
クロック入力端Ｅを通して入力される装置外部からの周
期幅がＴでパルス幅がＴ／２の外部クロック信号ａと内
部クロック入力端Ｆを通して入力される周期幅がＴでパ
ルス幅がＴ／２の装置内内部クロック信号ｂとの位相を
比較して両クロック信号間の位相差を位相比較出力信号
ｃとして出力する。この位相比較出力信号ｃは両クロッ
ク信号間に位相差があれば周期的なパルス信号として出
力されるので、積分回路８はこのパルス信号としての位
相比較出力信号ｃを積分して積分波形信号ｄを出力し演
算増幅器９のマイナス入力端（−）へ供給する。ここ
で、積分回路８の時定数は抵抗８１の抵抗値とコンデン
サ８２の容量値との積で決まり、演算増幅器９で予め設
定されるスレッショールド電圧ｗとの兼ね合いで決めら
れる。演算増幅器９は積分回路８からの積分波形信号ｄ
をプラス入力端（＋）に供給される基準電圧Ｖ_R により
予め定められる直流のスレッショールド電圧ｗと比較し
判定してレベル比較判定出力信号ｅを出力する。ここ
で、演算増幅器９は積分波形信号ｄのレベルがスレッシ
ョールド電圧ｗよりも低いときはレベル比較判定出力信
号ｅはロウレベル（Ｌ）となり、また、積分波形信号ｄ
のレベルがスレッショールド電圧ｗよりも高いときはハ
イレベル（Ｈ）の直流電圧を出力してセレクタ１１の制
御入力端Ｓへ供給する。このスレッショールド電圧ｗ
は、内部クロック信号ｂと外部クロック信号ａとの位相
差の許容境界を電圧で示した基準電圧であり、Ｄ形フリ
ップフロップ１２が乗せ替クロック信号ｇにより入力デ
ータ信号ｈを読み込むときのＤ形フリップフロップ１２
固有の性能であるデータ読み出し危険区域ｘに応じて予
め演算増幅器９において定められるもので、このスレッ
ショールド電圧ｗを内部クロック信号ｂと外部クロック
信号ａとの位相差が図４におけるケース，図６におけ
るケースおよび図７におけるケースの積分波形信号
ｄの波形最低値よりも低く設定しておけば、内部クロッ
ク信号ｂと外部クロック信号ａとの位相差がＤ形フリッ
プフロップ１２のデータ読み込み安全区域ｖ内にある図
３におけるケースおよび図５におけるケースの場合
には、積分波形信号ｄの波高値はいずれの場合にもスレ
ッショールド電圧ｗよりも低くなるので、演算増幅器９
出力のレベル比較判定出力信号ｅはケースおよびケー
スのいずれの場合にもロウレベル（Ｌ）となり、ま
た、ケース，ケースおよびケースの場合には、積
分波形信号ｄの波形最低値はいずれの場合にもスレッシ
ョールド電圧ｗよりも高くなるので、演算増幅器９出力
のレベル比較判定出力信号ｅは図４，図６および図７の
いずれの場合にもハイレベル（Ｈ）となる。インバータ
１０は、内部クロック入力端Ｆからの装置内内部クロッ
ク信号ｂの極性を反転して極性反転内部クロック信号ｆ
を出力し、セレクタ１１の第２のデータ入力端Ｆへ供給
する。セレクタ１１は、第２のデータ入力端Ｂにインバ
ータ１０からの極性反転クロック信号ｆを入力され、ま
た第１のデータ入力端Ａに内部クロック入力端Ｆからの
装置内内部クロック信号ｂを入力されて制御入力端Ｓに
入力される演算増幅器９からのレベル判定出力信号ｅに
制御されてレベル比較判定出力信号ｅがロウレベル
（Ｌ）のとき、つまり内部クロック信号ｂと外部クロッ
ク信号ａとの位相差がＤ形フリップフロップ１２のデー
タ読み出し安全区域ｖ内にあるケースおよびケース
の場合には内部クロック信号ｂを選択してデータ出力端
Ｙから乗せ替えクロック信号ｇを出力してＤ形フリップ
フロップ１２のクロック入力端ＣＫへ供給する。また、
レベル比較判定出力信号ｅがハイレベル（Ｈ）のとき、
つまり内部クロック信号ｂと外部クロック信号ａとの位
相差がＤ形フリップフロップ回路１２のデータ読み出し
危険区域ｘ内にあるケース，ケースおよびケース
の場合には、極性反転内部クロック信号ｆを選択してデ
ータ出力端Ｙから乗せ替えクロック信号ｇを出力してＤ
形フリップフロップ１２のクロック入力端ＣＫへ供給す
る。Ｄ形フリップフロップ１２は、データ入力端Ｄにデ
ータ入力端Ｇを通して装置外部からの入力データ信号ｈ
を入力されてセレクタ１１のデータ出力端Ｙからの乗せ
替えクロック信号ｇの立ち上がりエッジで入力データ信
号ｈを打ち抜き読み込んでラッチ出力し、出力データ信
号ｋをデータ出力端Ｈを通して装置外部へ送出する。つ
まり、Ｄ形フリップフロップ１２は、内部クロック信号
ｂと外部クロック信号ａとの位相差がケース，ケース
およびケースの場合には、乗せ替えクロック信号ｇ
として選択された内部クロック信号ｂの立ち上がりエッ
ジで入力データ信号ｈの読み出し安全区域ｖ内のデータ
を打ち抜き読み込んでラッチ出力し、また、内部クロッ
ク信号ｂと外部クロック信号ａとの位相差がケースお
よびケースの場合には、乗せ替えクロック信号ｇとし
て選択された極性反転内部クロック信号ｆの立ち上がり
エッジ、つまり内部クロック信号ｂの立ち下がりエッジ
で入力データ信号ｈを打ち抜き読み込んでラッチし出力
する。More specifically, the exclusive OR circuit 7 includes an external clock signal a having a period width T and a pulse width of T / 2 inputted from the outside of the apparatus and inputted through an external clock input terminal E and an internal clock input terminal F. , And compares the phase with the internal clock signal b having a pulse width of T / 2 and a phase difference between the two clock signals as a phase comparison output signal c. Since the phase comparison output signal c is output as a periodic pulse signal if there is a phase difference between the two clock signals, the integration circuit 8 integrates the phase comparison output signal c as the pulse signal to obtain an integrated waveform signal d. And supplies it to the minus input terminal (-) of the operational amplifier 9. Here, the time constant of the integrating circuit 8 is determined by the product of the resistance value of the resistor 81 and the capacitance value of the capacitor 82, and is determined in consideration of a threshold voltage w set in advance by the operational amplifier 9. The operational amplifier 9 outputs the integrated waveform signal d from the integrating circuit 8.
The outputs a reference voltage V _R by comparing with a predetermined be DC threshold voltage w determined by level comparison determination output signal e supplied to the positive input terminal (+). Here, when the level of the integrated waveform signal d is lower than the threshold voltage w, the operational amplifier 9 changes the level comparison / judgment output signal e to low level (L).
Is higher than the threshold voltage w, a high-level (H) DC voltage is output and supplied to the control input terminal S of the selector 11. This threshold voltage w
Is a reference voltage indicating a permissible boundary of the phase difference between the internal clock signal b and the external clock signal a by a voltage, and is a D-type when the D-type flip-flop 12 reads the input data signal h by the replacement clock signal g. Flip-flop 12
The threshold voltage w is determined in advance in the operational amplifier 9 in accordance with the data read danger zone x which is an inherent performance. The phase difference between the internal clock signal b and the external clock signal a is determined by the case shown in FIG. 6 and the case of FIG. 7, the phase difference between the internal clock signal b and the external clock signal a is set so that the phase difference between the internal clock signal b and the external clock signal a is the data read safe area of the D-type flip-flop 12. In the case of FIG. 3 and the case of FIG. 5 which are within v, the peak value of the integrated waveform signal d is lower than the threshold voltage w in each case, so that the operational amplifier 9
The output level comparison judgment output signal e becomes low level (L) in both cases and cases, and in case, case and case, the lowest waveform of the integrated waveform signal d is Since the voltage becomes higher than the threshold voltage w, the level comparison determination output signal e of the output of the operational amplifier 9 becomes high level (H) in any of FIGS. 4, 6 and 7. The inverter 10 inverts the polarity of the internal clock signal b from the internal clock input terminal F to the internal clock signal f.
And supplies it to the second data input terminal F of the selector 11. The selector 11 has a second data input terminal B to which the polarity inverted clock signal f from the inverter 10 is input, and a first data input terminal A to which the internal clock signal b from the internal clock input terminal F is input. Is controlled by the level determination output signal e from the operational amplifier 9 input to the control input terminal S, and when the level comparison determination output signal e is at a low level (L), that is, the level of the internal clock signal b and the external clock signal a. In the case where the phase difference is within the data readout safe area v of the D-type flip-flop 12, and in the case, the internal clock signal b is selected, the transfer clock signal g is output from the data output terminal Y, and the D-type flip-flop 12 To the clock input terminal CK. Also,
When the level comparison determination output signal e is at a high level (H),
That is, in the case where the phase difference between the internal clock signal b and the external clock signal a is within the data readout dangerous area x of the D-type flip-flop circuit 12, in the case and in the case, the polarity inverted internal clock signal f is selected. The transfer clock signal g is output from the data output terminal Y and D
To the clock input terminal CK of the flip-flop 12. The D-type flip-flop 12 receives an input data signal h from the outside of the device through a data input terminal G to a data input terminal D.
Is input, the input data signal h is punched out at the rising edge of the transfer clock signal g from the data output end Y of the selector 11 and read out, latched and output, and the output data signal k is sent out of the apparatus through the data output end H. That is, if the phase difference between the internal clock signal b and the external clock signal a is a case, a case, and a case, the D-type flip-flop 12 switches the transfer clock signal g.
At the rising edge of the internal clock signal b selected as above, the data in the read safety area v of the input data signal h is punched out, read and latched, and the phase difference between the internal clock signal b and the external clock signal a In the case, the input data signal h is punched out at the rising edge of the polarity-inverted internal clock signal f selected as the transfer clock signal g, that is, at the falling edge of the internal clock signal b, read, latched and output.

【００１８】続いて、本発明の第２の実施例を示す図８
を参照すると、クロック位相自動選択方式は、外部クロ
ック入力端Ｅを通して入力される装置外部からの外部ク
ロック信号ａと内部クロック入力端Ｆを通して入力され
る装置内の内部クロック信号ｂとの位相を比較して位相
比較出力信号ｉを出力する位相比較回路１３と、外部ク
ロック入力端Ｅを通して装置外部からの外部クロック信
号ｂのパルス幅を整形して波形整形クロック信号ｊを出
力する波形整形回路１４と、波形整形回路１４からの波
形整形クロック信号ｊから位相基準クロック信号ｏを生
成して出力する位相基準クロック発生回路１５と、位相
比較回路１３からの位相比較出力信号ｉと位相基準クロ
ック発生回路１５からの位相基準クロック信号ｏとの位
相を比較して位相比較出力信号ｍを出力する位相比較回
路１６と、位相比較回路１６からの位相比較出力信号ｍ
のパルス幅を整形して波形整形出力信号ｎを出力する波
形整形回路１７と、波形整形回路１７からの波形整形出
力信号ｎを積分して積分波形信号ｐを出力する積分回路
１８と、積分回路１８からの積分波形信号ｐのレベルを
自回路内から供給される基準電圧と比較し判定してレベ
ル比較判定信号ｒを出力するレベル比較判定回路１９
と、内部クロック入力端Ｆからの装置内内部クロック信
号ｂの極性を反転して極性反転内部クロック信号ｆを出
力する極性反転回路２０と、レベル比較判定回路１９か
らのレベル比較判定信号ｒに制御されて内部クロック入
力端Ｆからの装置内の内部クロック信号ｂと極性反転回
路２０からの極性反転内部クロック信号ｆのいずれかを
選択して乗せ替えクロック信号ｕを出力する選択回路２
１と、選択回路２１からの乗せ替えクロック信号ｕによ
りデータ入力端Ｇを通して入力される装置外部からの入
力データ信号ｈを読み込んでラッチ出力し出力データ信
号ｋをデータ出力端Ｈを通して装置外部へ送出するラッ
チ回路２２とから構成される。FIG. 8 shows a second embodiment of the present invention.
In the automatic clock phase selection method, the phase of an external clock signal a input from the outside of the device input through an external clock input terminal E and an internal clock signal b in the device input through an internal clock input terminal F are compared. A phase comparison circuit 13 for outputting a phase comparison output signal i, and a waveform shaping circuit 14 for shaping the pulse width of an external clock signal b from outside the device through the external clock input terminal E to output a waveform shaping clock signal j. A phase reference clock generation circuit 15 for generating and outputting a phase reference clock signal o from the waveform shaping clock signal j from the waveform shaping circuit 14, a phase comparison output signal i from the phase comparison circuit 13 and a phase reference clock generation circuit 15 A phase comparison circuit 16 for comparing the phase with the phase reference clock signal o from the controller and outputting a phase comparison output signal m; Phase comparison output signal m from the circuit 16
A waveform shaping circuit 17 for shaping the pulse width of the waveform shaping output signal n to output a waveform shaping output signal n; an integrating circuit 18 for integrating the waveform shaping output signal n from the waveform shaping circuit 17 to output an integrated waveform signal p; A level comparison / judgment circuit 19 for comparing and judging the level of the integrated waveform signal p from 18 with a reference voltage supplied from its own circuit and outputting a level comparison / judgment signal r
And a polarity inversion circuit 20 for inverting the polarity of the internal clock signal b in the device from the internal clock input terminal F to output a polarity-inverted internal clock signal f, and a level comparison / judgment signal r from the level comparison / judgment circuit 19. A selection circuit 2 for selecting either the internal clock signal b in the device from the internal clock input terminal F or the polarity-inverted internal clock signal f from the polarity inversion circuit 20 and outputting a transfer clock signal u
1 and an input data signal h input from the outside of the device through the data input terminal G in response to the transfer clock signal u from the selection circuit 21, latched and output the output data signal k to the outside of the device through the data output terminal H. And a latch circuit 22 that performs the operation.

【００１９】次に、図１０〜図１４を図８と併せて参照
して動作について説明する。図１０は内部クロック信号
ｂの位相が外部クロック信号ａの位相よりもＴ／４遅れ
ていてラッチ回路２２のデータ読み込み安全区域ｖ内の
位相遅れであるケースの場合の動作タイミングチャー
トであり、図１１は内部クロック信号ｂの位相が外部ク
ロック信号ａの位相よりもＴ／２遅れていてラッチ回路
２２のデータ読み込み危険区域ｘ内の位相遅れであるケ
ースの場合の動作タイミングチャートであり、図１２
は内部クロック信号ｂの位相が外部クロック信号ａの位
相よりも３Ｔ／４遅れていてラッチ回路２２のデータ読
み込み安全区域ｖ内の位相遅れであるケースの場合の
動作タイミングチャートであり、図１３は内部クロック
信号ｂの位相が外部クロック信号ａの位相よりもｔ1 遅
れていてラッチ回路２２のデータ読み込み安全区域ｖと
データ読み込み危険区域ｘとの境界点にある位相遅れの
ケースの場合の動作タイミングチャートであり、図１
４は内部クロック信号ｂの位相が外部クロック信号ａの
位相よりもｔ2 遅れていてラッチ回路２２のデータ読み
込み危険区域ｘとデータ読み込み安全区域ｖとの境界点
にある位相遅れのケースの場合の動作タイミングチャ
ートである。これら図１０〜図１４のいずれのタイミン
グチャートにおいても入力データ信号ｈと外部クロック
信号ａとは位相同期しており、また、外部クロック信号
ａと内部クロック信号ｂとは周波数同期がとれていて位
相同期がとれていないという条件にもとづいている。Next, the operation will be described with reference to FIGS. FIG. 10 is an operation timing chart in the case where the phase of the internal clock signal b is delayed by T / 4 from the phase of the external clock signal a and is a phase delay in the data reading safe area v of the latch circuit 22. FIG. 12 is an operation timing chart in the case where the phase of the internal clock signal b is delayed by T / 2 from the phase of the external clock signal a and is a phase delay in the data reading dangerous area x of the latch circuit 22.
FIG. 13 is an operation timing chart in the case where the phase of the internal clock signal b is delayed by 3T / 4 from the phase of the external clock signal a and is within the data reading safe area v of the latch circuit 22; Operation timing chart in the case where the phase of the internal clock signal b is later than the phase of the external clock signal a by t1 and is a phase delay at the boundary point between the safe data reading area v and the dangerous data reading area x of the latch circuit 22. And FIG.
Reference numeral 4 denotes an operation in a case where the phase of the internal clock signal b is later than the phase of the external clock signal a by t2 and is a phase delay at the boundary point between the dangerous data reading area x and the safe data reading area v of the latch circuit 22. It is a timing chart. In each of the timing charts of FIGS. 10 to 14, the input data signal h and the external clock signal a are phase-synchronized, and the external clock signal a and the internal clock signal b are frequency-synchronized and phase-synchronized. It is based on the condition that it is not synchronized.

【００２０】詳述すると、位相比較回路１３は、外部ク
ロック入力端Ｅを通して入力される装置外部からの周期
幅がＴでパルス幅がＴ／２の外部クロック信号ａと内部
クロック入力端Ｆを通して入力される周期幅がＴでパル
ス幅がＴ／２の装置内内部クロック信号ｂとの位相を比
較して両クロック信号間の位相差を位相比較出力信号ｉ
として出力する。波形整形回路１４は、外部クロック入
力端Ｅを通して入力される装置外部からの周期幅がＴで
パルス幅がＴ／２の外部クロック信号ａの立ち上がりエ
ッジをトリガーとしてパルス幅をＭに整形して波形整形
クロック信号ｊを出力する。位相基準クロック発生回路
１５、は波形整形回路１４からの波形整形クロック信号
ｊの立ち下がりエッジをトリガーとしてパルス幅がＮの
位相基準クロック信号ｏを生成して出力する。ここで、
波形整形クロック信号ｊのパルス幅Ｍは、位相比較回路
１６において位相比較出力信号ｉと位相基準クロック信
号ｏとを位相比較したときに図１４におけるケースの
場合において位相比較回路１６から出力される位相比較
信号ｍがロウレベル（Ｌ）になるように位相比較出力信
号ｉのパルス幅ｋと同じかあるいはパルス幅Ｋよりも若
干大きく設定される。また、位相基準クロック信号ｏの
立ち上がりエッジのタイミングは、位相比較回路１６に
おいて位相比較出力信号ｉと位相基準クロック信号ｏと
を位相比較したときに図１３におけるケースの場合に
おいて位相比較回路１６から出力される位相比較信号ｍ
がロウレベル（Ｌ）になるように位相比較出力信号ｉの
立ち上がりエッジと同じかあるいは若干前に立ち下がる
ように設定される。このときの位相基準クロック信号ｏ
のパルス幅はＮになる。位相比較回路１６は位相比較回
路１３からの位相比較出力信号ｉと位相基準クロック発
生回路１５からの位相基準クロック信号ｏとの位相を比
較し、図１０におけるケースおよび図１２におけるケ
ースの場合には位相比較出力信号ｍは周期的なパルス
波形になり、図１１におけるケース，図１３における
ケースおよび図１４におけるケースの場合には位相
比較出力信号ｍはロウレベル（Ｌ）になる。波形整形回
路１７は、図１０におけるケースおよび図１２におけ
るケースの場合のように、位相比較回路１６からの位
相比較信号ｍがパルス波形であるときは、そのパルスの
立ち上がりエッジをトリガーとしてパルス幅をＪに整形
して波形整形出力信号ｎを出力する。積分回路１８は、
パルス幅がＪに整形された波形整形回路１７からの波形
整形出力信号ｎを積分して積分波形信号ｐを出力する。
この積分回路１８の時定数および波形整形出力信号ｎの
パルス幅Ｊはレベル比較判定回路１９で予め設定される
スレッショールド電圧ｗとの兼ね合いで決められ、波形
整形出力信号ｎのパルス幅Ｊは一般的にはクロック信号
の周期Ｔよりも小さく、かつＴ／２よりも大きく設定さ
れる。レベル比較判定回路１９は積分回路１８からの積
分波形信号ｐを自回路内で予め定められて基準電圧とし
て与えられる直流のスレッショールド電圧ｗと比較し判
定してレベル比較判定出力信号ｒを出力する。ここで、
レベル比較判定回路１９は積分波形信号ｐのレベルがス
レッショールド電圧ｗよりも低いときはレベル比較判定
出力信号ｒはロウレベル（Ｌ）となり、また、積分波形
信号ｐのレベルがスレッショールド電圧ｗよりも高いと
きはハイレベル（Ｈ）の直流電圧が出力される。このス
レッショールド電圧ｗは、内部クロック信号ｂと外部ク
ロック信号ａとの位相差の許容境界を電圧で示した基準
電圧であり、ラッチ回路２２が乗せ替クロック信号ｕに
より入力データ信号ｈを読み込むときのラッチ回路２２
固有の性能であるデータ読み出し危険区域ｘに応じて予
めレベル比較判定回路１９において定められるもので、
このスレッショールド電圧ｗを内部クロック信号ｂと外
部クロック信号ａとの位相差が図１１におけるケース
，図１３におけるケースおよび図１４におけるケー
スの積分波形信号ｐの波形最低値よりも低く設定して
おけば、内部クロック信号ｂと外部クロック信号ａとの
位相差が図１０におけるケースおよび図１２における
ケースの場合には、積分波形信号ｐの波高値はいずれ
の場合にもスレッショールド電圧ｗよりも低くなるの
で、レベル比較判定回路１９出力のレベル比較判定出力
信号ｒはケースおよびケースのいずれの場合にもロ
ウレベル（Ｌ）となり、また、ケース，ケースおよ
びケースの場合には、積分波形信号ｐの波形最低値は
いずれの場合にもスレッショールド電圧ｗよりも高くな
るので、レベル比較判定回路１９出力のレベル比較判定
出力信号ｒはケース，ケースおよびケースのいず
れの場合にもハイレベル（Ｈ）となる。極性反転回路２
０は、内部クロック入力端Ｆからの装置内内部クロック
信号ｂの極性を反転して極性反転内部クロック信号ｆを
出力し、選択回路２１へ供給する。選択回路２１は、極
性反転回路２０からの極性反転クロック信号ｆと内部ク
ロック入力端Ｆからの装置内内部クロック信号ｂとを入
力され、レベル比較判定回路１９からのレベル判定出力
信号ｅに制御されてレベル比較判定出力信号ｒがロウレ
ベル（Ｌ）のとき、つまり内部クロック信号ｂと外部ク
ロック信号ａとの位相差がラッチ回路２２のデータ読み
出し安全区域ｖ内にあるケースおよびケースの場合
には内部クロック信号ｂを選択して乗せ替えクロック信
号ｕを出力し、ラッチ回路２２へ供給する。また、レベ
ル比較判定出力信号ｒがハイレベル（Ｈ）のとき、つま
り内部クロック信号ｂと外部クロック信号ａとの位相差
がラッチ回路２２のデータ読み出し危険区域ｘ内にある
ケース，ケースおよびケースの場合には極性反転
内部クロック信号ｆを選択して乗せ替えクロック信号ｕ
として出力し、ラッチ回路２２へ供給する。ラッチ回路
２２は、データ入力端Ｇを通して装置外部からの入力デ
ータ信号ｈを入力されて選択回路２１からの乗せ替えク
ロック信号ｕの立ち上がりエッジで入力データ信号ｈを
打ち抜き読み込んでラッチ出力し、出力データ信号ｋを
データ出力端Ｈを通して装置外部へ送出する。つまり、
ラッチ回路２２は、内部クロック信号ｂと外部クロック
信号ａとの位相差がケース，ケースおよびケース
の場合には、乗せ替えクロック信号ｕとして選択された
内部クロック信号ｂの立ち上がりエッジで入力データ信
号ｈの読み出し安全区域ｖ内のデータを打ち抜き読み込
んでラッチ出力し、また、内部クロック信号ｂと外部ク
ロック信号ａとの位相差がケースおよびケースの場
合には、乗せ替えクロック信号ｕとして選択された極性
反転内部クロック信号ｆの立ち上がりエッジ、つまり内
部クロック信号ｂの立ち下がりエッジで入力データ信号
ｈを打ち抜き読み込んでラッチし出力する。More specifically, the phase comparison circuit 13 receives an external clock signal a having a period width of T and a pulse width of T / 2 from the outside of the apparatus input through an external clock input terminal E and an input through an internal clock input terminal F. The phase difference between the two clock signals is compared with the internal clock signal b in the apparatus having a period width of T and a pulse width of T / 2, and a phase comparison output signal i
Output as The waveform shaping circuit 14 shapes the pulse width to M by using a rising edge of an external clock signal a having a period width T and a pulse width T / 2 input from the outside of the apparatus input through the external clock input terminal E as a trigger to form a waveform. Output the shaped clock signal j. The phase reference clock generation circuit 15 generates and outputs a phase reference clock signal o having a pulse width of N by using a falling edge of the waveform shaping clock signal j from the waveform shaping circuit 14 as a trigger. here,
When the phase comparison circuit 16 compares the phase of the phase comparison output signal i with the phase reference clock signal o in the case of FIG. The pulse width k is set equal to or slightly larger than the pulse width k of the phase comparison output signal i so that the comparison signal m becomes low level (L). When the phase comparison circuit 16 compares the phase of the phase comparison output signal i with the phase reference clock signal o in the case of FIG. Phase comparison signal m
Is set to fall to a low level (L) at the same time as or slightly before the rising edge of the phase comparison output signal i. At this time, the phase reference clock signal o
Becomes N. The phase comparison circuit 16 compares the phase of the phase comparison output signal i from the phase comparison circuit 13 with the phase of the phase reference clock signal o from the phase reference clock generation circuit 15, and in the case of FIG. 10 and the case of FIG. The phase comparison output signal m has a periodic pulse waveform, and in the case of FIG. 11, the case of FIG. 13, and the case of FIG. 14, the phase comparison output signal m has a low level (L). When the phase comparison signal m from the phase comparison circuit 16 has a pulse waveform as in the case of FIG. 10 and the case of FIG. 12, the waveform shaping circuit 17 changes the pulse width by using the rising edge of the pulse as a trigger. J and outputs a waveform-shaped output signal n. The integration circuit 18
It integrates the waveform shaping output signal n from the waveform shaping circuit 17 whose pulse width is shaped to J, and outputs an integrated waveform signal p.
The time constant of the integration circuit 18 and the pulse width J of the waveform shaping output signal n are determined in consideration of a threshold voltage w set in advance by the level comparison / determination circuit 19, and the pulse width J of the waveform shaping output signal n is Generally, it is set smaller than the cycle T of the clock signal and larger than T / 2. The level comparison / judgment circuit 19 compares the integrated waveform signal p from the integration circuit 18 with a DC threshold voltage w which is predetermined as a reference voltage and outputs a level comparison / judgment output signal r. I do. here,
When the level of the integrated waveform signal p is lower than the threshold voltage w, the level comparison / determination circuit 19 changes the level comparison / determination output signal r to a low level (L), and the level of the integrated waveform signal p becomes the threshold voltage w. If it is higher than the threshold, a high-level (H) DC voltage is output. The threshold voltage w is a reference voltage indicating a permissible boundary of the phase difference between the internal clock signal b and the external clock signal a by a voltage, and the latch circuit 22 reads the input data signal h by the transfer clock signal u. Latch circuit 22
The level is determined in advance in the level comparison / judgment circuit 19 according to the data read danger zone x which is an inherent performance.
The threshold voltage w is set such that the phase difference between the internal clock signal b and the external clock signal a is lower than the minimum waveform value of the integrated waveform signal p in the case of FIG. 11, the case of FIG. 13, and the case of FIG. In other words, when the phase difference between the internal clock signal b and the external clock signal a is the case in FIG. 10 and the case in FIG. 12, the peak value of the integrated waveform signal p is higher than the threshold voltage w in each case. Therefore, the level comparison / judgment output signal r of the output of the level comparison / judgment circuit 19 becomes low level (L) in each of the case and the case, and in the case, the case and the case, the integrated waveform signal p Is higher than the threshold voltage w in any case, the level of the output of the level comparison Comparison determination output signal r case, also at the high level (H) in each case of the case and the case. Polarity inversion circuit 2
0 outputs the polarity-reversed internal clock signal f by inverting the polarity of the internal clock signal b in the apparatus from the internal clock input terminal F, and supplies it to the selection circuit 21. The selection circuit 21 receives the polarity inversion clock signal f from the polarity inversion circuit 20 and the internal clock signal b in the device from the internal clock input terminal F, and is controlled by the level judgment output signal e from the level comparison judgment circuit 19. When the level comparison determination output signal r is at the low level (L), that is, when the phase difference between the internal clock signal b and the external clock signal a is within the data read safety area v of the latch circuit 22, The clock signal b is selected and a transfer clock signal u is output and supplied to the latch circuit 22. Further, when the level comparison determination output signal r is at a high level (H), that is, the case where the phase difference between the internal clock signal b and the external clock signal a is within the data read dangerous area x of the latch circuit 22, In this case, the polarity-reversed internal clock signal f is selected and the transfer clock signal u is selected.
And supplies it to the latch circuit 22. The latch circuit 22 receives the input data signal h from the outside of the device through the data input terminal G, punches out and reads the input data signal h at the rising edge of the transfer clock signal u from the selection circuit 21, and latches and outputs the output data signal. The signal k is sent out of the device through the data output terminal H. That is,
When the phase difference between the internal clock signal b and the external clock signal a is a case, a case, and a case, the latch circuit 22 outputs the input data signal h at the rising edge of the internal clock signal b selected as the transfer clock signal u. , The data in the read safety area v is punched out, read out and latched, and when the phase difference between the internal clock signal b and the external clock signal a is a case or case, the polarity selected as the transfer clock signal u At the rising edge of the inverted internal clock signal f, that is, at the falling edge of the internal clock signal b, the input data signal h is punched out, read, latched and output.

【００２１】次に、図８における第２の実施例のブロッ
ク図の構成を具体的な回路構成および具体的な回路素子
で実現する場合について図９を参照して説明する。クロ
ック位相自動選択方式は、外部クロック入力端Ｅを通し
て入力される装置外部からの外部クロック信号ａと内部
クロック入力端Ｆを通して入力される装置内の内部クロ
ック信号ｂとの位相を比較して位相比較出力信号ｉを出
力するアンド回路２３と、外部クロック入力端Ｅを通し
て入力される装置外部からの外部クロック信号ｂのパル
ス幅を整形して波形整形クロック信号ｊを出力する単安
定マルチバイブレータ素子２４１とコンデンサ２４２と
抵抗２４３とから成る単安定マルチバイブレータ２４
と、単安定マルチバイブレータ２４からの波形整形クロ
ック信号ｊから位相基準クロック信号ｏを生成して出力
する単安定マルチバイブレータ素子２５１とコンデンサ
２５２と抵抗２５３とから成る単安定マルチバイブレー
タ２５と、アンド回路２３からの位相比較出力信号ｉと
単安定マルチバイブレータ２５からの位相基準クロック
信号ｏとの位相を比較して位相比較出力信号ｍを出力す
るアンド回路２６と、アンド回路２６からの位相比較出
力信号ｍのパルス幅を整形して波形整形出力信号ｎを出
力する単安定マルチバイブレータ素子２７１とコンデン
サ２７２と抵抗２７３とから成る単安定マルチバイブレ
ータ２７と、単安定マルチバイブレータ２７からの波形
整形出力信号ｎを積分して積分波形信号ｐを出力する積
分回路２８と、積分回路２８からの積分波形信号ｐのレ
ベルを基準電圧Ｖ_R と比較し判定してレベル比較判定信
号ｒを出力する演算増幅器２９と、内部クロック入力端
Ｆからの装置内内部クロック信号ｂの極性を反転して極
性反転内部クロック信号ｆを出力するインバータ３０
と、演算増幅器２９からのレベル比較判定信号ｒに制御
されて内部クロック入力端Ｆからの装置内内部クロック
信号ｂとインバータ３０からの極性反転内部クロック信
号ｆのいずれかを選択して乗せ替えクロック信号ｕを出
力するセレクタ３１と、セレクタ３１からの乗せ替えク
ロック信号ｕによりデータ入力端Ｇを通して入力される
装置外部からの入力データ信号ｈを読み込んでラッチ出
力し出力データ信号ｋをデータ出力端Ｈを通して装置外
部へ送出するＤ形フリップフロップ３２とから構成され
る。Next, a case where the configuration of the block diagram of the second embodiment in FIG. 8 is realized by a specific circuit configuration and specific circuit elements will be described with reference to FIG. The automatic clock phase selection method compares the phases of an external clock signal a input from the outside of the device through an external clock input terminal E and an internal clock signal b in the device input through an internal clock input terminal F. An AND circuit 23 that outputs an output signal i, a monostable multivibrator element 241 that shapes the pulse width of an external clock signal b input from the outside of the device through an external clock input terminal E, and outputs a waveform-shaped clock signal j. Monostable multivibrator 24 including capacitor 242 and resistor 243
A monostable multivibrator 25 including a monostable multivibrator element 251, a capacitor 252, and a resistor 253 for generating and outputting a phase reference clock signal o from the waveform shaping clock signal j from the monostable multivibrator 24, and an AND circuit An AND circuit 26 that compares the phase of the phase comparison output signal i from the phase comparator 23 with the phase reference clock signal o from the monostable multivibrator 25 to output a phase comparison output signal m; and a phase comparison output signal from the AND circuit 26. a monostable multivibrator 27 comprising a monostable multivibrator element 271, a capacitor 272, and a resistor 273 for shaping the pulse width of m and outputting a waveform shaped output signal n; and a waveform shaped output signal n from the monostable multivibrator 27. And an integration circuit 28 that integrates and outputs an integrated waveform signal p. An operational amplifier 29 that outputs the level of the integrated waveform signal p with the reference voltage V _R is determined to level comparison determination signal r from the circuit 28, the polarity of the device internal clock signal b from the internal clock input F Inverter 30 that inverts and outputs polarity-reversed internal clock signal f
Controlled by the level comparison / determination signal r from the operational amplifier 29 to select either the internal clock signal b from the internal clock input terminal F or the polarity-inverted internal clock signal f from the inverter 30 and transfer clock. A selector 31 that outputs a signal u; and an input data signal h input from the outside of the device through a data input terminal G in response to a transfer clock signal u from the selector 31 and latches and outputs an output data signal k to a data output terminal H. And a D-type flip-flop 32 for sending the signal to the outside of the apparatus.

【００２２】次に、図１０〜図１４を図９と併せて参照
して動作について説明する。図１０は内部クロック信号
ｂの位相が外部クロック信号ａの位相よりもＴ／４遅れ
ていてＤ形フリップフロップ３２のデータ読み込み安全
区域ｖ内の位相遅れであるケースの場合の動作タイミ
ングチャートであり、図１１は内部クロック信号ｂの位
相が外部クロック信号ａの位相よりもＴ／２遅れていて
Ｄ形フリップフロップ３２のデータ読み込み危険区域ｘ
内の位相遅れであるケースの場合の動作タイミングチ
ャートであり、図１２は内部クロック信号ｂの位相が外
部クロック信号ａの位相よりも３Ｔ／４遅れていてＤ形
フリップフロップ３２のデータ読み込み安全区域ｖ内の
位相遅れであるケースの場合の動作タイミングチャー
トであり、図１３は内部クロック信号ｂの位相が外部ク
ロック信号ａの位相よりもｔ1 遅れていてＤ形フリップ
フロップ３２のデータ読み込み安全区域ｖとデータ読み
込み危険区域ｘとの境界点にある位相遅れのケースの
場合の動作タイミングチャートであり、図１４は内部ク
ロック信号ｂの位相が外部クロック信号ａの位相よりも
ｔ2 遅れていてＤ形フリップフロップ３２のデータ読み
込み危険区域ｘとデータ読み込み安全区域ｖとの境界点
にある位相遅れのケースの場合の動作タイミングチャ
ートである。これら図１０〜図１４のいずれのタイミン
グチャートにおいても入力データ信号ｈと外部クロック
信号ａとは位相同期しており、また、外部クロック信号
ａと内部クロック信号ｂとは周波数同期がとれていて位
相同期がとれていないという条件にもとづいている。Next, the operation will be described with reference to FIGS. 10 to 14 together with FIG. FIG. 10 is an operation timing chart in the case where the phase of the internal clock signal b is delayed by T / 4 from the phase of the external clock signal a and is within the data reading safe area v of the D-type flip-flop 32. FIG. 11 shows that the phase of the internal clock signal b is delayed by T / 2 from the phase of the external clock signal a and the D-type flip-flop 32 is in danger of reading data x.
FIG. 12 is an operation timing chart in the case of a phase delay of the internal clock signal. FIG. 12 shows that the phase of the internal clock signal b is delayed by 3T / 4 from the phase of the external clock signal a and the data read safe area of the D-type flip-flop 32 is FIG. 13 is an operation timing chart in the case of a phase delay within v. FIG. 13 shows that the phase of the internal clock signal b is later than the phase of the external clock signal a by t1 and the data read safe area v of the D-type flip-flop 32 is 14 is an operation timing chart in the case of a phase delay at the boundary point between the data read dangerous zone x and FIG. 14. FIG. 14 shows that the phase of the internal clock signal b is delayed by t2 from the phase of the external clock signal a and that the D-type flip-flop is used. In the case of a phase lag at the boundary point between the data read danger zone x and the data read safety zone v in step 32, 6 is an operation timing chart in the case. In each of the timing charts of FIGS. 10 to 14, the input data signal h and the external clock signal a are phase-synchronized, and the external clock signal a and the internal clock signal b are frequency-synchronized and phase-synchronized. It is based on the condition that it is not synchronized.

【００２３】詳述すると、アンド回路２３は、外部クロ
ック入力端Ｅを通して入力される装置外部からの周期幅
がＴでパルス幅がＴ／２の外部クロック信号ａと内部ク
ロック入力端Ｆを通して周期幅がＴでパルス幅がＴ／２
の装置内内部クロック信号ｂとの位相を比較して両クロ
ック信号間の位相差を位相比較出力信号ｉとして出力す
る。単安定マルチバイブレータ２４は、入力端Ａに外部
クロック入力端Ｆを通して入力される装置外部からの周
期幅がＴでパルス幅がＴ／２の外部クロック信号ａを入
力されてこの外部クロック信号ａの立ち上がりエッジを
トリガーとしてパルス幅をＭに整形して出力端Ｑに波形
整形クロック信号ｊを出力する。この波形整形クロック
信号ｊのパルス幅Ｍは単安定マルチバイブレータ素子２
４１のコンデンサ接続端Ｃに接続されるコンデンサ２４
２の容量値と抵抗接続端Ｒに接続される抵抗２４３の抵
抗値との積で決められる。単安定マルチバイブレータ２
５は、入力端Ａに単安定マルチバイブレータ２４からの
波形整形クロック信号ｊを入力されてこの波形整形クロ
ック信号ｊの立ち下がりエッジをトリガーとしてパルス
幅がＮの位相基準クロック信号ｏを生成して出力端Ｑに
出力する。この位相基準クロック信号ｏのパルスＮ幅は
単安定マルチバイブレータ素子２５１のコンデンサ接続
端Ｃに接続されるコンデンサ２５２の容量値と抵抗接続
端Ｒに接続される抵抗２５３の抵抗値との積で決められ
る。ここで、波形整形クロック信号ｊのパルス幅Ｍは、
アンド回路２６において位相比較出力信号ｉと位相基準
クロック信号ｏとを位相比較したときに図１４における
ケースの場合においてアンド回路２６から出力される
位相比較信号ｍがロウレベル（Ｌ）になるように位相比
較出力信号ｉのパルス幅ｋと同じかあるいはパルス幅Ｋ
よりも若干大きく設定する。また、位相基準クロック信
号ｏの立ち上がりエッジのタイミングは、アンド回路２
６において位相比較出力信号ｉと位相基準クロック信号
ｏとを位相比較したときに図１３におけるケースの場
合においてアンド回路２６から出力される位相比較信号
ｍがロウレベル（Ｌ）になるように位相比較出力信号ｉ
の立ち上がりエッジと同じかあるいは若干前に立ち下が
るように設定する。このときの位相基準クロック信号ｏ
のパルス幅はＮになる。アンド回路２６はアンド回路２
３からの位相比較出力信号ｉと単安定マルチバイブレー
タ２５からの位相基準クロック信号ｏとの位相を比較
し、図１０におけるケースおよび図１２におけるケー
スの場合には位相比較出力信号ｍは周期的なパルス波
形になり、図１１におけるケース，図１３におけるケ
ースおよび図１４におけるケースの場合には位相比
較出力信号ｍはロウレベル（Ｌ）になる。単安定マルチ
バイブレータ２７は、図１０におけるケースおよび図
１２におけるケースの場合のように、入力端Ａに入力
されるアンド回路２６からの位相比較信号ｍがパルス波
形であるときは、そのパルスの立ち上がりエッジをトリ
ガーとしてパルス幅をＪに整形して出力端Ｑに波形整形
出力信号ｎを出力する。この波形整形出力信号ｎのパル
ス幅Ｊは単安定マルチバイブレータ素子２７１のコンデ
ンサ接続端Ｃに接続されるコンデンサ２７２の容量値と
抵抗接続端Ｒに接続される抵抗２７３の抵抗値との積で
決められる。積分回路２８は、パルス幅がＪに整形され
た単安定マルチバイブレータ２７からの波形整形出力信
号ｎを積分して積分波形信号ｐを出力し演算増幅器２９
のマイナス入力端（−）へ供給する。この積分回路２８
の時定数は抵抗２８１の抵抗値とコンデンサ２８２の容
量値との積で決まり、また、単安定マルチバイブレータ
２７出力の波形整形出力信号ｎのパルス幅Ｊは抵抗２７
３の抵抗値とコンデンサ２７２の容量値との積で決ま
り、各各演算増幅器２９で設定されるスレッショールド
電圧ｗとの兼ね合いで決められ、波形整形出力信号ｎの
パルス幅Ｊは一般的にはクロック信号の周期Ｔよりも小
さく、かつＴ／２よりも大きく設定される。演算増幅器
２９は積分回路２８からの積分波形信号ｐをプラス入力
端（＋）に供給される基準電圧Ｖ_R により予め定められ
る直流のスレッショールド電圧ｗと比較し判定してレベ
ル比較判定出力信号ｒを出力する。ここで、演算増幅器
２９は積分波形信号ｐのレベルがスレッショールド電圧
ｗよりも低いときはレベル比較判定出力信号ｒはロウレ
ベル（Ｌ）となり、また、積分波形信号ｐのレベルがス
レッショールド電圧ｗよりも高いときはハイレベル
（Ｈ）の直流電圧を出力してセレクタ３１の制御入力端
Ｓへ供給する。このスレッショールド電圧ｗは、内部ク
ロック信号ｂと外部クロック信号ａとの位相差の許容境
界を電圧で示した基準電圧であり、Ｄ形フリップフロッ
プ３２が乗せ替クロック信号ｕにより入力データ信号ｈ
を読み込むときのＤ形フリップフロップ３２固有の性能
であるデータ読み出し危険区域ｘに応じて予め演算増幅
器２９において定められるもので、このスレッショール
ド電圧ｗを内部クロック信号ｂと外部クロック信号ａと
の位相差が図１１におけるケース，図１３におけるケ
ースおよび図１４におけるケースの積分波形信号ｐ
の波形最低値よりも低く設定しておけば、内部クロック
信号ｂと外部クロック信号ａとの位相差が図１０におけ
るケースおよび図１２におけるケースの場合には、
積分波形信号ｐの波高値はいずれの場合にもスレッショ
ールド電圧ｗよりも低くなるので、演算増幅器２９出力
のレベル比較判定出力信号ｒはケースおよびケース
のいずれの場合にもロウレベル（Ｌ）となり、また、ケ
ース，ケースおよびケースの場合には、積分波形
信号ｐの波形最低値はいずれの場合にもスレッショール
ド電圧ｗよりも高くなるので、演算増幅器２９出力のレ
ベル比較判定出力信号ｒはケース，ケースおよびケ
ースのいずれの場合にもハイレベル（Ｈ）となる。イ
ンバータ３０は、内部クロック入力端Ｆからの装置内内
部クロック信号ｂの極性を反転して極性反転内部クロッ
ク信号ｆを出力し、セレクタ３１へ供給する。セレクタ
３１は、第２のデータ入力端Ｂにインバータ３０からの
極性反転クロック信号ｆを入力され、また第１のデータ
入力端Ａに内部クロック入力端Ｆからの内部クロック信
号ｂを入力されて制御入力端Ｓに入力される演算増幅器
２９からのレベル判定出力信号ｅに制御されてレベル比
較判定出力信号ｒがロウレベル（Ｌ）のとき、つまり内
部クロック信号ｂと外部クロック信号ａとの位相差がＤ
形フリップフロップ３２のデータ読み出し安全区域ｖ内
にあるケースおよびケースの場合には内部クロック
信号ｂを選択してデータ出力端Ｙから乗せ替えクロック
信号ｕを出力し、Ｄ形フリップフロップ３２のクロック
入力端ＣＫへ供給する。また、レベル比較判定出力信号
ｒがハイレベル（Ｈ）のとき、つまり内部クロック信号
ｂと外部クロック信号ａとの位相差がＤ形フリップフロ
ップ３２のデータ読み出し危険区域ｘ内にあるケース
，ケースおよびケースの場合には極性反転内部ク
ロック信号ｆを選択してデータ出力端Ｙから乗せ替えク
ロック信号ｕとして出力し、Ｄ形フリップフロップ３２
へ供給する。Ｄ形フリップフロップ３２は、データ入力
端Ｄにデータ入力端Ｇを通して装置外部からの入力デー
タ信号ｈを入力されてセレクタ３１のデータ出力端Ｙか
らの乗せ替えクロック信号ｕの立ち上がりエッジで入力
データ信号ｈを打ち抜き読み込んでラッチ出力し、出力
データ信号ｋをデータ出力端Ｈを通して装置外部へ送出
する。つまり、Ｄ形フリップフロップ３２は、内部クロ
ック信号ｂと外部クロック信号ａとの位相差がケース
，ケースおよびケースの場合には、乗せ替えクロ
ック信号ｕとして選択された内部クロック信号ｂの立ち
上がりエッジで入力データ信号ｈの読み出し安全区域ｖ
内のデータを打ち抜き読み込んでラッチ出力し、また、
内部クロック信号ｂと外部クロック信号ａとの位相差が
ケースおよびケースの場合には、乗せ替えクロック
信号ｕとして選択された極性反転内部クロック信号ｆの
立ち上がりエッジ、つまり内部クロック信号ｂの立ち下
がりエッジで入力データ信号ｈを打ち抜き読み込んでラ
ッチし出力する。More specifically, the AND circuit 23 includes an external clock signal a having a period width of T and a pulse width of T / 2 input from the external clock input terminal E through the external clock input terminal E, and a periodic width through the internal clock input terminal F. Is T and the pulse width is T / 2
And outputs a phase difference between the two clock signals as a phase comparison output signal i. The monostable multivibrator 24 receives an external clock signal a having a period width of T and a pulse width of T / 2 from the outside of the apparatus, which is input to an input terminal A through an external clock input terminal F, and outputs the external clock signal a. The pulse width is shaped to M with the rising edge as a trigger, and the waveform shaping clock signal j is output to the output terminal Q. The pulse width M of the waveform shaping clock signal j is the monostable multivibrator element 2
The capacitor 24 connected to the capacitor connection terminal C of 41
2 and the resistance of the resistor 243 connected to the resistor connection end R. Monostable multivibrator 2
5, a waveform shaping clock signal j from the monostable multivibrator 24 is input to an input terminal A, and a falling edge of the waveform shaping clock signal j is used as a trigger to generate a phase reference clock signal o having a pulse width of N. Output to output terminal Q. The pulse N width of the phase reference clock signal o is determined by the product of the capacitance value of the capacitor 252 connected to the capacitor connection terminal C of the monostable multivibrator element 251 and the resistance value of the resistor 253 connected to the resistance connection terminal R. Can be Here, the pulse width M of the waveform shaping clock signal j is
When the phase comparison output signal i and the phase reference clock signal o are compared in the AND circuit 26, the phase comparison signal m output from the AND circuit 26 becomes low (L) in the case of FIG. Same as or equal to pulse width k of comparison output signal i
Set slightly larger than. The timing of the rising edge of the phase reference clock signal o is determined by the AND circuit 2
6, when the phase comparison output signal i is compared with the phase reference clock signal o in the case of FIG. 13, the phase comparison signal m output from the AND circuit 26 becomes low (L). Signal i
Is set to fall at or slightly before the rising edge of. At this time, the phase reference clock signal o
Becomes N. AND circuit 26 is AND circuit 2
3 and the phase reference clock signal o from the monostable multivibrator 25. In the case of FIG. 10 and the case of FIG. 12, the phase comparison output signal m is periodic. The phase comparison output signal m becomes a low level (L) in the case of FIG. 11, the case of FIG. 13, and the case of FIG. When the phase comparison signal m from the AND circuit 26 input to the input terminal A has a pulse waveform as in the case of FIG. 10 and the case of FIG. The pulse width is shaped to J by the edge as a trigger, and a waveform shaping output signal n is output to the output terminal Q. The pulse width J of the waveform shaping output signal n is determined by the product of the capacitance value of the capacitor 272 connected to the capacitor connection terminal C of the monostable multivibrator element 271 and the resistance value of the resistor 273 connected to the resistance connection terminal R. Can be The integration circuit 28 integrates the waveform shaped output signal n from the monostable multivibrator 27 whose pulse width is shaped to J, outputs an integrated waveform signal p, and outputs an integrated amplifier signal 29.
Is supplied to the minus input terminal (-). This integration circuit 28
Is determined by the product of the resistance value of the resistor 281 and the capacitance value of the capacitor 282, and the pulse width J of the waveform shaping output signal n output from the monostable multivibrator 27 is
The pulse width J of the waveform shaping output signal n is generally determined by the product of the resistance value of the capacitor 3 and the capacitance value of the capacitor 272, and is determined in consideration of the threshold voltage w set by each operational amplifier 29. Is set smaller than the cycle T of the clock signal and larger than T / 2. The operational amplifier 29 compares the integrated waveform signal p from the integrating circuit 28 with a DC threshold voltage w determined in advance by a reference voltage V _R supplied to a plus input terminal (+), and makes a determination. Output r. Here, when the level of the integrated waveform signal p is lower than the threshold voltage w, the operational amplifier 29 sets the level comparison / judgment output signal r to a low level (L), and the level of the integrated waveform signal p becomes the threshold voltage. When it is higher than w, a high level (H) DC voltage is output and supplied to the control input terminal S of the selector 31. The threshold voltage w is a reference voltage indicating a permissible boundary of the phase difference between the internal clock signal b and the external clock signal a by a voltage, and the D-type flip-flop 32 outputs the input data signal h
The threshold voltage w is determined in advance by the operational amplifier 29 in accordance with the data read danger zone x, which is the performance inherent in the D-type flip-flop 32 when reading the data. The phase difference is the integrated waveform signal p in the case of FIG. 11, the case of FIG. 13, and the case of FIG.
If the phase difference between the internal clock signal b and the external clock signal a is set to be lower than the waveform minimum value in the case of FIG. 10 and the case of FIG.
Since the peak value of the integrated waveform signal p is lower than the threshold voltage w in any case, the level comparison / judgment output signal r of the output of the operational amplifier 29 becomes low level (L) in both cases. Further, in the case, the case and the case, the waveform minimum value of the integrated waveform signal p becomes higher than the threshold voltage w in any case, so that the level comparison judgment output signal r of the output of the operational amplifier 29 is In each of the cases, the case and the case, it is at the high level (H). The inverter 30 inverts the polarity of the internal clock signal b in the device from the internal clock input terminal F, outputs a polarity-inverted internal clock signal f, and supplies it to the selector 31. The selector 31 is controlled by inputting the polarity inverted clock signal f from the inverter 30 to the second data input terminal B and inputting the internal clock signal b from the internal clock input terminal F to the first data input terminal A. When the level comparison / judgment output signal r is at a low level (L) under the control of the level judgment output signal e from the operational amplifier 29 input to the input terminal S, that is, the phase difference between the internal clock signal b and the external clock signal a becomes D
In the case where the internal clock signal b is within the data readout safe area v of the D-type flip-flop 32, the internal clock signal b is selected, the transfer clock signal u is output from the data output terminal Y, and the clock input of the D-type flip-flop 32 Supply to terminal CK. When the level comparison / judgment output signal r is at the high level (H), that is, when the phase difference between the internal clock signal b and the external clock signal a is within the danger zone x for reading data of the D-type flip-flop 32, In the case, the polarity inverted internal clock signal f is selected and output from the data output terminal Y as the replacement clock signal u.
Supply to The D-type flip-flop 32 receives the input data signal h from the outside of the device through the data input terminal G at the data input terminal D, and receives the input data signal at the rising edge of the transfer clock signal u from the data output terminal Y of the selector 31. h is punched out, latched and output, and the output data signal k is sent out of the device through the data output terminal H. That is, when the phase difference between the internal clock signal b and the external clock signal a is a case, a case, and a case, the D-type flip-flop 32 outputs the rising edge of the internal clock signal b selected as the replacement clock signal u. Readout safe area v of input data signal h
The data inside is punched, read and latched, and
When the phase difference between the internal clock signal b and the external clock signal a is a case and a case, the rising edge of the polarity inverted internal clock signal f selected as the transfer clock signal u, that is, the falling edge of the internal clock signal b The input data signal h is punched out, read, latched and output.

【００２４】なお、以上の説明において、Ｄ形フリップ
フロップ３２固有の性能である読み出し危険区域ｘは、
一般的にはクロック信号のパルス幅Ｔの数パーセントで
ある。In the above description, the dangerous read area x, which is the performance unique to the D-type flip-flop 32,
Generally, it is several percent of the pulse width T of the clock signal.

【００２５】[0025]

【発明の効果】以上説明したように本発明によれば、装
置外部からのクロック信号と装置内のクロック信号との
位相差が信号ラッチ手段のデータ読み込み危険区域内に
あるときは、信号ラッチ手段に供給されるクロック信号
を位相がデータ読み込み安全区域内にある装置内のクロ
ック信号を極性反転したクロック信号に自動的に切り替
えるので、装置外部のクロック信号に同期した装置外部
からの入力データ信号を常に位相がデータ読み込み安全
区域内にある装置内のクロック信号に同期したデータ信
号に乗せ替えることができる。従って、クロック位相判
定手段およびレベル比較判定手段のスレッショールドレ
ベルを信号ラッチ手段固有の性能であるデータ読み出し
危険区域の性能にもとづいて予め初期設定時あるいは初
期稼働時に一度だけ設定すればよく、経年変化あるいは
環境変化に対応してその都度スレッショールドレベルを
設定し直す必要がない。As described above, according to the present invention, when the phase difference between the clock signal from the outside of the device and the clock signal in the device is within the data reading dangerous area of the signal latch means, the signal latch means The clock signal supplied to the device is automatically switched to a clock signal whose polarity is inverted from the clock signal in the device whose phase is in the data read safety zone, so that the input data signal from the outside of the device synchronized with the clock signal outside the device can be used. It is possible to switch to a data signal synchronized with a clock signal in a device whose phase is always in the data reading safe area. Therefore, the threshold levels of the clock phase determining means and the level comparing / determining means need only be set once in advance at the time of initial setting or initial operation based on the performance of the data readout dangerous area, which is the performance inherent in the signal latch means. There is no need to reset the threshold level each time in response to changes or environmental changes.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例のクロック位相自動選択
方式を示すブロック図である。FIG. 1 is a block diagram showing an automatic clock phase selection method according to a first embodiment of the present invention.

【図２】同実施例対応の回路図である。FIG. 2 is a circuit diagram corresponding to the embodiment.

【図３】同実施例の動作を説明するためのタイミングチ
ャートである。FIG. 3 is a timing chart for explaining the operation of the embodiment.

【図４】同実施例の動作を説明するためのタイミングチ
ャートである。FIG. 4 is a timing chart for explaining the operation of the embodiment.

【図５】同実施例の動作を説明するためのタイミングチ
ャートである。FIG. 5 is a timing chart for explaining the operation of the embodiment.

【図６】同実施例の動作を説明するためのタイミングチ
ャートである。FIG. 6 is a timing chart for explaining the operation of the embodiment.

【図７】同実施例の動作を説明するためのタイミングチ
ャートである。FIG. 7 is a timing chart for explaining the operation of the embodiment.

【図８】本発明の第２の実施例のクロック位相自動選択
方式を示すブロック図である。FIG. 8 is a block diagram showing an automatic clock phase selection method according to a second embodiment of the present invention.

【図９】同実施例対応の回路図である。FIG. 9 is a circuit diagram corresponding to the embodiment.

【図１０】同実施例の動作を説明するためのタイミング
チャートである。FIG. 10 is a timing chart for explaining the operation of the embodiment.

【図１１】同実施例の動作を説明するためのタイミング
チャートである。FIG. 11 is a timing chart for explaining the operation of the embodiment.

【図１２】同実施例の動作を説明するためのタイミング
チャートである。FIG. 12 is a timing chart for explaining the operation of the embodiment.

【図１３】同実施例の動作を説明するためのタイミング
チャートである。FIG. 13 is a timing chart for explaining the operation of the embodiment.

【図１４】同実施例の動作を説明するためのタイミング
チャートである。FIG. 14 is a timing chart for explaining the operation of the embodiment.

【図１５】従来例を示す回路図である。FIG. 15 is a circuit diagram showing a conventional example.

【図１６】従来例の動作を説明するためのタイミングチ
ャートである。FIG. 16 is a timing chart for explaining the operation of the conventional example.

【図１７】従来例の動作を説明するためのタイミングチ
ャートである。FIG. 17 is a timing chart for explaining the operation of the conventional example.

【図１８】従来例の動作を説明するためのタイミングチ
ャートである。FIG. 18 is a timing chart for explaining the operation of the conventional example.

【符号の説明】[Explanation of symbols]

１ 位相比較回路 ２ 積分回路 ３ レベル比較判定回路 ４ 極性反転回路 ５ 選択回路 ６ ラッチ回路 ７ 排他的論理和回路 ８ 積分回路 ８１ 抵抗 ８２ コンデンサ ９ 基準電圧 １０ 演算増幅器 １１ インバータ １２ セレクタ １３ Ｄ形フリップフロップ １４ 位相比較回路 １５ 位相基準クロック発生回路 １６ 位相比較回路 １７ 波形整形回路 １８ 積分回路 １９ レベル比較判定回路 ２０ 極性反転回路 ２１ 選択回路 ２２ ラッチ回路 ２３ アンド回路 ２４ 単安定マルチバイブレータ ２４１ 単安定マルチバイブレータ素子 ２４２ コンデンサ ２４３ 抵抗 ２５ アンド回路 ２６ 単安定マルチバイブレータ ２６１ 単安定マルチバイブレータ素子 ２６２ コンデンサ ２６３ 抵抗 ２７ 積分回路 ２７１ 抵抗 ２７２ コンデンサ ２８ 基準電圧 ２９ 演算増幅器 ３０ インバータ ３１ セレクタ ３２ Ｄ形フリップフロップ Ｅ 外部クロック入力端 Ｆ 内部クロック入力端 Ｇ データ入力端 Ｈ データ出力端 ａ 外部クロック信号 ｂ 内部クロック信号 ｃ 位相比較出力信号 ｄ 積分波形信号 ｅ レベル比較判定出力信号 ｆ 極性反転内部クロック信号 ｇ 乗せ替えクロック信号 ｈ 入力データ信号 ｉ 位相比較出力信号 ｊ 波形整形クロック信号 ｋ 出力データ信号 ｍ 位相比較出力信号 ｎ 波形整形出力信号 ｏ 位相基準クロック信号 ｐ 積分波形信号 ｒ レベル比較判定出力信号 ｕ 乗せ替えクロック信号 REFERENCE SIGNS LIST 1 phase comparison circuit 2 integration circuit 3 level comparison / judgment circuit 4 polarity inversion circuit 5 selection circuit 6 latch circuit 7 exclusive OR circuit 8 integration circuit 81 resistance 82 capacitor 9 reference voltage 10 operational amplifier 11 inverter 12 selector 13 D-type flip-flop Reference Signs List 14 phase comparison circuit 15 phase reference clock generation circuit 16 phase comparison circuit 17 waveform shaping circuit 18 integration circuit 19 level comparison judgment circuit 20 polarity inversion circuit 21 selection circuit 22 latch circuit 23 AND circuit 24 monostable multivibrator 241 monostable multivibrator element 242 Capacitor 243 Resistance 25 AND circuit 26 Monostable multivibrator 261 Monostable multivibrator element 262 Capacitor 263 Resistance 27 Integrating circuit 271 Resistance 272 Capacitor 28 Reference voltage 29 Operational amplifier 30 Inverter 31 Selector 32 D-type flip-flop E External clock input terminal F Internal clock input terminal G Data input terminal H Data output terminal a External clock signal b Internal clock signal c Phase comparison output signal d Integrated waveform signal e Level comparison judgment Output signal f Polarity inverted internal clock signal g Replacement clock signal h Input data signal i Phase comparison output signal j Waveform shaping clock signal k Output data signal m Phase comparison output signal n Waveform shaping output signal o Phase reference clock signal p Integrated waveform signal r level comparison judgment output signal u transfer clock signal

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−178221（ＪＰ，Ａ) 特開 平５−130094（ＪＰ，Ａ) 特開 平５−83238（ＪＰ，Ａ) 特開 平４−35431（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-3-178221 (JP, A) JP-A-5-130094 (JP, A) JP-A-5-83238 (JP, A) JP-A-4-83 35431 (JP, A)

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 装置外部からの第１のクロック信号と装
置内の第２のクロック信号との位相を比較して第１の位
相比較出力信号を出力する第１の位相比較手段と、 装置外部からの前記第１のクロック信号のパルス幅を整
形して第３のクロック信号を出力する第１の波形整形手
段と、 前記第１の波形整形手段からの前記第３のクロック信号
から位相基準となる第４のクロック信号を発生するクロ
ック発生手段と、 前記第１の位相比較手段からの前記第１の位相比較出力
信号と前記クロック発生手段からの前記第４のクロック
信号との位相を比較して第２の位相比較出力信号を出力
する第２の位相比較手段と、 前記第２の位相比較手段からの前記第２の位相比較出力
信号のパルス幅を整形して波形整形出力信号を出力する
第２の波形整形手段と、 前記第２の波形整形手段からの前記第２の波形整形出力
信号を積分して積分波形信号を出力する信号積分手段
と、 前記信号積分手段からの前記積分波形信号を基準電圧と
比較し判定してレべル比較判定信号を出力するレべル比
較判定手段と、 装置内の前記第２のクロック信号の極性を反転して第５
のクロック信号を出力する信号極性反転手段と、 前記レべル比較判定手段からの前記レべル比較判定信号
に制御されて前記第２のクロック信号および前記信号極
性反転手段からの前記第５のクロック信号のいずれかを
選択して第６のクロック信号を出力する信号選択手段
と、 前記信号選択手段からの前記第６のクロック信号により
装置外部からの入力デ―タ信号を読み込んでラッチし出
力デ―タ信号を出力する信号ラッチ手段と、 を備えることを特徴とするクロック位相自動選択方式。A first clock signal from the outside of the apparatus;
The first phase is compared with the phase of the second clock signal in the device.
First phase comparing means for outputting a phase comparison output signal, and adjusting the pulse width of the first clock signal from outside the device.
A first waveform shaping means for outputting a third clock signal
Stage and the third clock signal from the first waveform shaping means
Generates a fourth clock signal as a phase reference from the
Clock generation means, and the first phase comparison output from the first phase comparison means
Signal and the fourth clock from the clock generating means
Outputs a second phase comparison output signal by comparing the phase with the signal
Second phase comparing means, and the second phase comparing output from the second phase comparing means.
Output the waveform shaping output signal by shaping the pulse width of the signal
Second waveform shaping means, and the second waveform shaping output from the second waveform shaping means
Signal integration means for integrating a signal and outputting an integrated waveform signal
The integrated waveform signal from the signal integration means as a reference voltage
Level ratio for comparing and judging and outputting a level comparison judgment signal
Comparing means for inverting the polarity of the second clock signal in the device to obtain a fifth
Signal polarity inverting means for outputting a clock signal of the following, and the level comparison determination signal from the level comparison determination means
The second clock signal and the signal pole
Any one of the fifth clock signals from the sex reversal means.
Signal selecting means for selecting and outputting a sixth clock signal
And the sixth clock signal from the signal selecting means.
Reads and latches input data signals from outside the device
And a signal latch means for outputting a force data signal . 【請求項２】 前記第１の位相比較手段および前記第２
の位相比較手段がアンド回路であり、前記第１の波形整
形手段と前記クロック発生手段と前記第２の波形整形手
段とが単安定マルチバイブレ―タであり、前記信号積分
手段が抵抗器およびキャパシタから成る積分回路であ
り、前記レべル比較判定手段が演算増幅 器であり、前記
信号極性反転手段がインバ―タであり、前記信号選択手
段がセレクタであり、前記信号ラッチ手段がフリップフ
ロップであることを特徴とする請求項１記載のクロック
位相自動選択方式。2. The first phase comparing means and the second phase comparing means.
Is an AND circuit, and the first waveform
Shaping means, the clock generating means, and the second waveform shaping means
The stage is a monostable multivibrator, and the signal integration
The means is an integrating circuit comprising a resistor and a capacitor.
Ri, the leveling Le comparison determination means is a operational amplifier circuit, wherein
The signal polarity inverting means is an inverter, and the signal selecting means is
The stage is a selector, and the signal latch means is a flip-flop.
2. The automatic clock phase selection method according to claim 1, wherein the clock phase is a lop.