JP2702768B2 - Microcomputer reset circuit - Google Patents
Microcomputer reset circuitInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、マイクロコンピュータのリセット回路に関
する。Description: TECHNICAL FIELD The present invention relates to a microcomputer reset circuit.
［従来の技術］ 従来のマイクロコンピュータのリセット回路31は、第
３図に示すように、マイクロコンピュータ２と、交流電
源３を整流する電源回路４と、バックアップ電源５と、
リセットパルス発生回路６と、プルアップ抵抗７と、リ
セットスイッチ８とを含む。このようなリセット回路31
は、例えばシステムオーディオ装置等のシステムに用い
られる。[Related Art] As shown in FIG. 3, a reset circuit 31 of a conventional microcomputer includes a microcomputer 2, a power supply circuit 4 for rectifying an AC power supply 3, a backup power supply 5,
It includes a reset pulse generation circuit 6, a pull-up resistor 7, and a reset switch 8. Such a reset circuit 31
Is used for a system such as a system audio device.
マイクロコンピュータ２は、バックアップ電源５によ
って電力付勢される。また、マイクロコンピュータ２
は、バックアップ検出端子POFFと、リセット端子RESET
と、バックアップ動作検出端子POWERとを備え、内部にR
OM、RAM（レジスタを含む）を有する。このRAMには、図
示しないチューナ、コンパクトディスクプレーヤー等の
プリセットデータや実行すべきプログラム等が記憶され
ている。The microcomputer 2 is powered by the backup power supply 5. The microcomputer 2
Are the backup detection terminal POFF and the reset terminal RESET
And a backup operation detection terminal POWER.
It has OM and RAM (including registers). The RAM stores preset data of a tuner, a compact disk player, and the like (not shown), programs to be executed, and the like.
バックアップ検出端子POFFにおいては、入力された電
圧は、所定のスレッショルドレベルVIPでレベル弁別さ
れる。入力された電圧がスレッショルドレベルVIP以下
になった場合には、アンプのミューティング、スピーカ
のリレースイッチにより切り離し等の処理に必要な時間
数msec〜数10msec経過後、通常モードからバックアップ
モードに入る。この処理により、スピーカーからクリッ
ク音が再生されるのが防止される。この時間は、ROMに
記憶されているプログラムにより行なわれる。バックア
ップモードでは、RAMの記憶内容を保持しつつ、バック
アップ電源５の消費電力が最小となるようにシステムを
制御する。In the backup detection terminal POFF, voltage input is level discrimination with a predetermined threshold level V IP. When the voltage input falls below the threshold level V IP enters amplifier muting, time after several msec~ number 10msec elapses necessary processing such as disconnecting the relay switch of the speaker, from the normal mode to the backup mode . This processing prevents the click sound from being reproduced from the speaker. This time is performed by a program stored in the ROM. In the backup mode, the system is controlled so that the power consumption of the backup power supply 5 is minimized while retaining the storage contents of the RAM.
マイクロコンピュータ２のリセット端子RESETにおい
ては、入力された電圧は、所定のスレッショルドレベル
VIRでレベル弁別される。通常モードにおいては、入力
された電圧が「Ｈ」からスレッショルドレベルVIR以下
になった場合には、即座にRAMの記憶内容を初期化す
る。入力された電圧が「Ｌ」からスレッショルドレベル
VIR以上になった場合には、RAMの初期化された内容でス
タートする。バックアップモードにおいては、入力され
た電圧が「Ｈ」からスレッショルドレベルVIR以下にな
った場合には、RAMの記憶内容を保持しつつ初期化す
る。入力された電圧が「Ｌ」からスレッショルドレベル
VIR以下になった場合には、RAMに保持された記憶内容で
起動する。At the reset terminal RESET of the microcomputer 2, the input voltage is at a predetermined threshold level.
V IR level discrimination. In the normal mode, when the input voltage falls from "H" to the threshold level VIR or less, the contents stored in the RAM are immediately initialized. The input voltage changes from "L" to the threshold level
If VIR or more, start with the initialized contents of RAM. In the backup mode, when the input voltage falls from "H" to the threshold level VIR or less, initialization is performed while retaining the stored contents of the RAM. The input voltage changes from "L" to the threshold level
If the voltage falls below VIR , the system starts up with the contents stored in RAM.
電源回路４は、ブリッジダイオード11と、コンデンサ
12と、抵抗13とを備え、電源スイッチ14を介して交流電
源３から与えられる交流電圧を直流電圧に整流・平滑す
る。なお、抵抗13は、電源スイッチ14が遮断された場合
に、コンデンサ12に充電されている電荷を放電するため
のものである。電源回路４の出力は、バックアップ電源
５、マイクロコンピュータ２のバックアップ検出端子PO
FFおよびパルス発生回路６に与えられる。The power supply circuit 4 includes a bridge diode 11 and a capacitor.
An AC voltage provided from the AC power supply 3 via the power switch 14 is rectified and smoothed into a DC voltage. Note that the resistor 13 is for discharging the charge stored in the capacitor 12 when the power switch 14 is turned off. The output of the power supply circuit 4 is a backup power supply 5 and a backup detection terminal PO of the microcomputer 2.
FF and pulse generation circuit 6.
バックアップ電源５は、ダイオード15と、コンデンサ
16とを備える。ダイオード15は、電源回路４から出力さ
れた直流電圧をコンデンサ16に充電するとともに、電源
回路４の出力電圧が低下した場合にコンデンサ16に充電
された電荷が電源回路４に逆流するのを防止する。バッ
クアップ電源５の出力は、マイクロコンピュータ２に与
えられ、マイクロコンピュータ２を電力付勢する。ま
た、プルアップ抵抗７を介してマイクロコンピュータ２
のリセット端子RESETに与えられる。The backup power supply 5 includes a diode 15 and a capacitor
16 is provided. The diode 15 charges the capacitor 16 with the DC voltage output from the power supply circuit 4 and prevents the charge charged in the capacitor 16 from flowing back to the power supply circuit 4 when the output voltage of the power supply circuit 4 decreases. . The output of the backup power supply 5 is supplied to the microcomputer 2 to energize the microcomputer 2. The microcomputer 2 is connected via a pull-up resistor 7.
To the reset terminal RESET.
なお、リセット端子RESETおよび接地間には、リセッ
トスイッチ８が設けられている。操作者がリセットスイ
ッチ８を押圧操作することによって、マイクロコンピュ
ータ２のリセット端子RESETにスレッショルドレベルVIR
以下のパルスを与えることができる。Note that a reset switch 8 is provided between the reset terminal RESET and the ground. When the operator presses the reset switch 8, the threshold level V IR is applied to the reset terminal RESET of the microcomputer 2.
The following pulses can be given.
リセットパルス発生回路６は、トランジスタ22と、コ
ンデンサ23と、ダイオード24と、抵抗25とを備える。電
源回路４の出力は、コンデンサ23、抵抗25を介して、ト
ランジスタ22のベースに与えられる。トランジスタ22の
エミッタは、接地される。トランジスタ22のコレクタ
は、マイクロコンピュータ２のリセット端子RESETに接
続される。コンデンサ23および抵抗25間と接地との間に
は、ダイオード24が逆方向に接続される。The reset pulse generation circuit 6 includes a transistor 22, a capacitor 23, a diode 24, and a resistor 25. The output of the power supply circuit 4 is provided to the base of the transistor 22 via the capacitor 23 and the resistor 25. The emitter of transistor 22 is grounded. The collector of the transistor 22 is connected to the reset terminal RESET of the microcomputer 2. A diode 24 is connected in the opposite direction between the capacitor 23 and the resistor 25 and the ground.
このようなリセット回路31においては、バックアップ
電源５のコンデンサ16が充電後、マイクロコンピュータ
２のバックアップモードにおいて、遮断されていた電源
スイッチ14を導通させて、電源回路４の出力電圧が第４
図（１）に示すように上昇した場合には、リセットパル
ス発生回路６は、電源回路４の出力電圧の所定の上昇率
を検出して、第４図（３）に示すようにマイクロコンピ
ュータ２のリセット端子RESETにスレッショルドレベルV
IR以下になるようなリセットパルスを出力する。すなわ
ち、電源回路４の出力電圧が上昇すると、コンデンサ23
が充電され、トランジスタ22が導通し、マイクロコンピ
ュータ２のリセット端子RESETがスレッショルドレベルV
IR以下の0Vにされる。次いで、コンデンサ23の充電が終
了するとトランジスタ22のベース電圧が低下し、これに
よってトランジスタ22のコレクタ電位が上昇し、リセッ
ト端子RESETのスレッショルドレベルVIR以上に電圧が上
昇する。したがって、１ショットのパルスがリセット端
子RESETに出力される。マイクロコンピュータ２は、こ
のリセットパルスによってシステムを起動し、RAMの記
憶内容に従って通常モードにはいる。In such a reset circuit 31, after the capacitor 16 of the backup power supply 5 is charged, in the backup mode of the microcomputer 2, the cut-off power switch 14 is turned on, and the output voltage of the power supply circuit 4 becomes the fourth voltage.
When the voltage rises as shown in FIG. 1A, the reset pulse generation circuit 6 detects a predetermined rise rate of the output voltage of the power supply circuit 4, and as shown in FIG. Threshold level V to the reset terminal RESET
Outputs a reset pulse that will be less than IR . That is, when the output voltage of the power supply circuit 4 rises, the capacitor 23
Is charged, the transistor 22 is turned on, and the reset terminal RESET of the microcomputer 2 is set to the threshold level V
It is set to 0V below IR . Then, the base voltage of the charging is terminated transistor 22 is decreased in the capacitor 23, thereby to increase the collector potential of the transistor 22, the voltage rises above the threshold level V IR reset terminal RESET. Therefore, a one-shot pulse is output to the reset terminal RESET. The microcomputer 2 activates the system by the reset pulse, and enters the normal mode according to the contents stored in the RAM.
マイクロコンピュータ２の通常モードにおいて、電源
スイッチ14を遮断させて、電源回路４の出力電圧が低下
した場合には、マイクロコンピュータ２のバックアップ
検出端子POFFは、電源回路４の出力電圧がスレッショル
ドレベルVIP以下になるとシステムの動作を中断し、マ
イクロコンピュータ２に記憶されているプログラムによ
り駆動電流が最小になるように設定し、バックアップ電
源５が長期間保持できるようにし、RAMの内容が消えな
いようにしている。この場合には、電源回路４の出力電
圧が低下すると、ダイオード24,抵抗13を介してコンデ
ンサ23に充電されている電荷が放電されるので、トラン
ジスタ22のベース電位が低下したままに保持される。し
たがって、トランジスタ22が遮断したままに保持される
ので、リセットパルスは発生されることはない。一方、
電源回路４の出力が低下すると、マイクロコンピュータ
２のバックアップ検出端子の入力電圧が低下し、スレッ
ショルドレベルVIP以下となる。したがって、マイクロ
コンピュータ２は、バックアップモードに入る。In the normal mode of the microcomputer 2, when the power supply switch 14 is turned off and the output voltage of the power supply circuit 4 decreases, the backup detection terminal POFF of the microcomputer 2 sets the output voltage of the power supply circuit 4 to the threshold level V IP. In the following cases, the operation of the system is interrupted, the drive current is set to a minimum by a program stored in the microcomputer 2, the backup power supply 5 is held for a long time, and the contents of the RAM are not erased. ing. In this case, when the output voltage of the power supply circuit 4 decreases, the charge stored in the capacitor 23 is discharged through the diode 24 and the resistor 13, so that the base potential of the transistor 22 is maintained at a reduced level. . Therefore, since the transistor 22 is kept off, no reset pulse is generated. on the other hand,
When the output of the power supply circuit 4 is lowered, the input voltage decreases backup detection terminal of the microcomputer 2, a below the threshold level V IP. Therefore, the microcomputer 2 enters the backup mode.
［発明が解決しようとする課題］ しかし、マイクロコンピュータ２のバックアップ検出
端子，リセット端子のスレッショルドレベルVIP，V
IRや、リセットパルス発生回路６の感度を一致させるの
が困難である。したがって、交流電源の一時的な電力消
勢等である瞬断が生じた場合、バックアップ検出端子、
リセット端子のそれぞれの瞬断検出が一致しないことが
生じる。例えば、バックアップ検出端子では瞬断検出を
しているが、リセット端子では瞬断検出をしていないこ
とが生じる。また、逆に、バックアップ検出端子では瞬
断検出をしていないが、リセット端子では瞬断検出をし
ていることも生じる。[Problems to be Solved by the Invention] However, the threshold levels VIP , V of the backup detection terminal and the reset terminal of the microcomputer 2
It is difficult to match the sensitivities of the IR and the reset pulse generation circuit 6. Therefore, when an instantaneous interruption such as temporary power loss of the AC power supply occurs, the backup detection terminal,
The instantaneous interruption detections of the reset terminals may not match. For example, a momentary interruption may be detected at the backup detection terminal, but not at the reset terminal. Conversely, a momentary interruption may not be detected at the backup detection terminal, but may be detected at the reset terminal.
すなわち、マイクロコンピュータ２のバックアップ検
出端子，リセット端子のスレッショルドレベルVIP，VIR
や、リセットパルス発生回路６は、個別部品によりばら
つきがある。したがって、従来では、設計上、電源回路
４の出力電圧の低下を検出する場合にはバックアップ検
出端子およびリセット端子の両者ともに電源回路４の出
力電圧の低下を検出するようにしていた。かつ、電源回
路４の出力電圧の低下を検出しない場合には両者ともに
電源回路４の出力電圧の低下を検出しないようにしてい
た。しかし、実際に動作させてみると、交流電源３の瞬
断により電源回路４の出力電圧が第４図（１）に示すよ
うに低下した場合には、マイクロコンピュータ２のバッ
クアップ検出端子のスレッショルドレベルVIPまで電源
回路４の出力電圧が降下していないのにも拘らず、第４
図（３）に示すように、リセットパルス発生回路６から
リセット端子のスレッショルドレベルVIR以下になるリ
セットパルスが出力される場合がある。この場合には、
マイクロコンピュータ２は、それまで実行していたプロ
グラムやデータ等の記憶内容を初期化してしまう。した
がって、チューナ、コンパクトディスクプレーヤー等の
プリセットデータや実行すべきプログラム等を一から記
憶させ直す必要が生じる。In other words, backup detection terminal of the microcomputer 2, the threshold level V IP reset terminal, V IR
In addition, the reset pulse generation circuit 6 varies depending on individual components. Therefore, conventionally, in design, when detecting a drop in the output voltage of the power supply circuit 4, both the backup detection terminal and the reset terminal detect the drop in the output voltage of the power supply circuit 4. In addition, when a decrease in the output voltage of the power supply circuit 4 is not detected, both of them do not detect a decrease in the output voltage of the power supply circuit 4. However, in actual operation, when the output voltage of the power supply circuit 4 drops as shown in FIG. 4A due to the momentary interruption of the AC power supply 3, the threshold level of the backup detection terminal of the microcomputer 2 Although the output voltage of the power supply circuit 4 does not drop to V IP ,
As shown in FIG. 3, there is a case where a reset pulse comprising a reset pulse generating circuit 6 below the threshold level V IR reset terminal is output. In this case,
The microcomputer 2 initializes stored contents such as programs and data that have been executed up to that point. Therefore, it is necessary to store preset data of the tuner, the compact disk player, and the like, programs to be executed, and the like from the beginning.
また、逆に、マイクロコンピュータ２のバックアップ
検出端子のスレッショルドレベルVIPまで電源回路４の
出力電圧が降下したのにも拘らず、第４図（３）に示す
ように、リセットパルス発生回路６の出力電圧が充分に
低下せず、この出力電圧がマイクロコンピュータ２のリ
セット端子のスレッショルドレベルVIR以下にならない
場合がある。この場合には、リセットパルスが入力され
ていないので、マイクロコンピュータがバックアップモ
ードに入ったままになり、バックアップから通常モード
に戻ることができなくなる。Conversely, despite the output voltage of the power supply circuit 4 to the threshold level V IP backup detection terminal of the microcomputer 2 drops, as shown in FIG. 4 (3), the reset pulse generating circuit 6 output voltage is not decreased sufficiently, the output voltage may not fall below the threshold level V IR of the reset terminal microcomputer 2. In this case, since the reset pulse has not been input, the microcomputer remains in the backup mode and cannot return to the normal mode from the backup.
さらに、リセット端子RESET、バックアップ検出端子P
OFFは、通常、割り込み可能な端子であるが、バックア
ップを検出してもマイコンが実際にバックアップモード
になるまでに時間がかかる場合、バックアップモードに
入る前にリセットパルスがあり、リセット端子のスレッ
ショルドレベルVIR以下になると、メモリの内容が初期
化されてしまうとともに、バックアップモードに入るま
での処理を行えなくなる、例えばスピーカからクリック
音が再生されてしまう、ことになった。Furthermore, a reset terminal RESET and a backup detection terminal P
OFF is a pin that can normally be interrupted, but if it takes time for the microcomputer to actually enter backup mode even after detecting backup, there is a reset pulse before entering backup mode, and the threshold level of the reset pin When the voltage falls below VIR , the contents of the memory are initialized, and processing cannot be performed until the backup mode is entered. For example, a click sound is reproduced from a speaker.
本発明は、上述の技術的課題を解決し、瞬断が生じた
場合においても、メモリが初期化されることがなく、ま
た、瞬断から復帰した場合に確実に通常モードに復帰す
ることができ、しかも、通常モードからバックアップモ
ードに移る場合に時間がかかる場合においてもバックア
ップモードに入るまでの処理を確実に行なうことができ
るマイクロコンピュータのリセット回路を提供すること
を目的とする。The present invention solves the above-described technical problem, and even when a momentary interruption occurs, the memory is not initialized, and it is possible to reliably return to the normal mode when returning from the instantaneous interruption. It is another object of the present invention to provide a microcomputer reset circuit which can perform processing up to the backup mode even when it takes time to shift from the normal mode to the backup mode.
［課題を解決するための手段］ 本発明のマイクロコンピュータのリセット回路は、マ
イクロコンピュータが通常モードかバックアップモード
かのいづれであるかを検出し、通常モードにあってはパ
ルス発生回路のパルス発生を阻止し、バックアップモー
ドにあってはパルス発生回路にリセット端子のスレッシ
ョルドレベル以下となるパルスを発生させるバックアッ
プ動作判別回路を含むものである。[Means for Solving the Problems] A reset circuit of a microcomputer according to the present invention detects whether the microcomputer is in a normal mode or a backup mode. In the backup mode, the pulse generation circuit includes a backup operation discrimination circuit for generating a pulse that is lower than the threshold level of the reset terminal.
［作用］ バックアップ動作判別回路は、マイクロコンピュータ
が通常モードかバックアップモードかのいづれであるか
を検出する。バックアップ動作判別回路は、通常モード
にあってはパルス発生回路のパルス発生を阻止する。し
たがって、通常モードに瞬断が生じたことをバックアッ
プ検出端子が検出した場合、バックアップモードに入る
前にリセット端子にパルスが与えられることがなくな
り、記憶内容が初期化されることがなくなる。また、通
常モードからバックアップモードに移る場合に時間がか
かる場合においてもバックアップモードに入るまでの処
理を確実に行なうことができる。しかも、バックアップ
動作判別回路は、バックアップモードにあってはパルス
発生回路にリセット端子のスレッショルドレベル以下と
なるパルスを発生させる。したがって、バックアップモ
ードから通常モードに自動的に戻ることができる。[Operation] The backup operation determination circuit detects whether the microcomputer is in the normal mode or the backup mode. The backup operation determination circuit prevents the pulse generation circuit from generating a pulse in the normal mode. Therefore, when the backup detection terminal detects that the instantaneous interruption has occurred in the normal mode, no pulse is applied to the reset terminal before entering the backup mode, and the stored contents are not initialized. Further, even when it takes time to shift from the normal mode to the backup mode, it is possible to surely perform the processing until entering the backup mode. In addition, the backup operation determination circuit causes the pulse generation circuit to generate a pulse which is lower than the threshold level of the reset terminal in the backup mode. Therefore, it is possible to automatically return from the backup mode to the normal mode.
［実施例］ 以下、図面に基づいて本発明の実施例を説明する。Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
第１図は、本発明の一実施例の回路図である。なお、
第３図の従来技術に対応する部分には同一の参照符を付
す。FIG. 1 is a circuit diagram of one embodiment of the present invention. In addition,
Parts corresponding to the prior art in FIG. 3 are denoted by the same reference numerals.
マイクロコンピュータのリセット回路１は、マイクロ
コンピュータ２と、交流電源３を整流する電源回路４
と、バックアップ電源５と、リセットパルス発生回路６
と、プルアップ抵抗７と、リセットスイッチ８と、バッ
クアップ動作判別回路９とを含む。このようなリセット
回路１は、例えばシステムオーディオ装置等のシステム
に用いられる。A microcomputer reset circuit 1 includes a microcomputer 2 and a power supply circuit 4 for rectifying an AC power supply 3.
, Backup power supply 5 and reset pulse generation circuit 6
, A pull-up resistor 7, a reset switch 8, and a backup operation determination circuit 9. Such a reset circuit 1 is used for a system such as a system audio device.
マイクロコンピュータ２は、バックアップ電源５によ
って電力付勢される。また、マイクロコンピュータ２
は、バックアップ検出端子POFFと、リセット端子RESET
と、バックアップ動作検出端子POWERとを有し、また、
内部にROM、RAM（レジスタを含む）を備える。The microcomputer 2 is powered by the backup power supply 5. The microcomputer 2
Are the backup detection terminal POFF and the reset terminal RESET
And a backup operation detection terminal POWER.
ROM and RAM (including registers) are provided inside.
バックアップ検出端子POFFにおいては、入力された電
圧は、所定のスレッショルドレベルVIPでレベル弁別さ
れる。入力された電圧がスレッショルドレベルVIP以下
になった場合には、アンプのミューティング、スピーカ
のリレースイッチによる切り離し等の処理に必要な時間
数msec〜数10msec経過後、通常モードからバックアップ
モードに入る。この処理により、スピーカーからクリッ
ク音が再生されるのが防止される。この時間は、ROMに
記憶されているプログラムにより行なわれる。バックア
ップモードでは、RAMの記憶内容を保持しつつ、バック
アップ電源５の消費電力が最小となるようにシステムを
制御する。In the backup detection terminal POFF, voltage input is level discrimination with a predetermined threshold level V IP. When the input voltage falls below the threshold level V IP enters amplifier muting, time after several msec~ number 10msec elapses necessary processing such as disconnection due to the relay switch of the speaker, from the normal mode to the backup mode . This processing prevents the click sound from being reproduced from the speaker. This time is performed by a program stored in the ROM. In the backup mode, the system is controlled so that the power consumption of the backup power supply 5 is minimized while retaining the storage contents of the RAM.
マイクロコンピュータ２のバックアップ動作検出端子
POWERは、バックアップモードにおいては「Ｌ」を出力
し、通常モードにおいては「Ｈ」を出力し、通常モード
かバックアップモードかのいづれであるかを表わす。Backup operation detection terminal of microcomputer 2
POWER outputs “L” in the backup mode, and outputs “H” in the normal mode, and indicates whether the mode is the normal mode or the backup mode.
マイクロコンピュータ２のリセット端子RESETにおい
ては、入力された電圧は、所定のスレッショルドレベル
VIRでレベル弁別される。通常モードにおいては、入力
された電圧が「Ｈ」からスレッショルドレベルVIR以下
になった場合には、即座にRAMの記憶内容を初期化す
る。入力された電圧が「Ｌ」からスレッショルドレベル
VIR以上になった場合には、RAMの初期化された内容で起
動する。バックアップモードにおいては、入力された電
圧が「Ｈ」からスレッショルドレベルVIR以下になった
場合には、RAMの記憶内容を保持しつつ初期化する。入
力された電圧が「Ｌ」からスレッショルドレベルVIR以
上になった場合には、RAMに保持されている記憶内容で
起動する。At the reset terminal RESET of the microcomputer 2, the input voltage is at a predetermined threshold level.
V IR level discrimination. In the normal mode, when the input voltage falls from "H" to the threshold level VIR or less, the contents stored in the RAM are immediately initialized. The input voltage changes from "L" to the threshold level
If VIR or more, boot with the initialized contents of RAM. In the backup mode, when the input voltage falls from "H" to the threshold level VIR or less, initialization is performed while retaining the stored contents of the RAM. When the input voltage rises from "L" to the threshold level VIR or more, the operation is started with the contents stored in the RAM.
電源回路４は、ブリッジダイオード11と、コンデンサ
12と、抵抗13とを備え、電源スイッチ14を介して交流電
源３から与えられる交流電圧を直流電圧に整流・平滑す
る。なお、抵抗13は、電源スイッチ14が遮断された場合
に、コンデンサ12に充電されている電荷を放電するため
のものである。電源回路４の出力は、バックアップ電源
５、マイクロコンピュータ２のバックアップ検出端子PO
FFおよびバックアップ動作判別回路９に与えられる。The power supply circuit 4 includes a bridge diode 11 and a capacitor.
An AC voltage provided from the AC power supply 3 via the power switch 14 is rectified and smoothed into a DC voltage. Note that the resistor 13 is for discharging the charge stored in the capacitor 12 when the power switch 14 is turned off. The output of the power supply circuit 4 is a backup power supply 5 and a backup detection terminal PO of the microcomputer 2.
FF and the backup operation determination circuit 9.
バックアップ電源５は、ダイオード15と、コンデンサ
16とを備える。ダイオード15は、電源回路４から出力さ
れた直流電圧をコンデンサ16に充電するとともに、電源
回路４の出力電圧が低下した場合にコンデンサ16に充電
された電荷が電源回路４に逆流するのを防止する。バッ
クアップ電源５の出力は、マイクロコンピュータ２に与
えられ、マイクロコンピュータ２を電力付勢する。ま
た、プルアップ抵抗７を介してマイクロコンピュータ２
のリセット端子RESETに与えられる。The backup power supply 5 includes a diode 15 and a capacitor
16 is provided. The diode 15 charges the capacitor 16 with the DC voltage output from the power supply circuit 4 and prevents the charge charged in the capacitor 16 from flowing back to the power supply circuit 4 when the output voltage of the power supply circuit 4 decreases. . The output of the backup power supply 5 is supplied to the microcomputer 2 to energize the microcomputer 2. The microcomputer 2 is connected via a pull-up resistor 7.
To the reset terminal RESET.
バックアップ動作判別回路９は、トランジスタ18と、
ダイオード19と、抵抗20,21とを備える。電源回路４の
出力は、トランジスタ18のエミッタに与えられるととも
に、抵抗20を介してトランジスタ18のベースに与えられ
る。トランジスタ18のベースには、抵抗21を介して、マ
イクロコンピュータ２のバックアップ動作検出端子POWE
Rからの出力が与えられる。ダイオード19は、トランジ
スタのコレクタからエミッタに順方向に接続される。こ
のダイオード19は、電源回路４の出力電圧が低下した場
合に、後述するリセットパルス発生回路６のコンデンサ
23に充電されている電荷を放電するためのものである。The backup operation determination circuit 9 includes a transistor 18 and
A diode 19 and resistors 20 and 21 are provided. The output of the power supply circuit 4 is applied to the emitter of the transistor 18 and to the base of the transistor 18 via the resistor 20. A backup operation detection terminal POWE of the microcomputer 2 is connected to the base of the transistor 18 through a resistor 21.
The output from R is provided. Diode 19 is connected in the forward direction from the collector to the emitter of the transistor. This diode 19 serves as a capacitor of a reset pulse generating circuit 6 described later when the output voltage of the power supply circuit 4 decreases.
It is for discharging the electric charge charged in 23.
リセットパルス発生回路６は、トランジスタ22と、コ
ンデンサ23と、ダイオード24と、抵抗25とを備える。バ
ックアップ動作判別回路９の出力は、コンデンサ23、抵
抗25を介して、トランジスタ22のベースに与えられる。
トランジスタ22のエミッタは、接地される。トランジス
タ22のコレクタは、マイクロコンピュータ２のリセット
端子RESETに接続される。コンデンサ23および抵抗25間
と接地との間には、ダイオード24が逆方向に接続され
る。The reset pulse generation circuit 6 includes a transistor 22, a capacitor 23, a diode 24, and a resistor 25. The output of the backup operation determination circuit 9 is provided to the base of the transistor 22 via the capacitor 23 and the resistor 25.
The emitter of transistor 22 is grounded. The collector of the transistor 22 is connected to the reset terminal RESET of the microcomputer 2. A diode 24 is connected in the opposite direction between the capacitor 23 and the resistor 25 and the ground.
このようなリセット回路１において、バックアップ電
源５が充電していない場合においては、マイクロコンピ
ュータ２は全く動作していない。バックアップ電源５が
充電していない場合は、長期間使用していない場合等に
生じる。この場合に、時刻t1に電源スイッチ14を導通さ
せた場合には、第２図（１）に示すように電源回路４の
出力電圧が上昇する。また、バックアップ電源５の出力
電圧は、第２図（２）に示すように上昇する。このと
き、マイクロコンピュータ２のバックアップ動作検出端
子POWERの出力は「Ｌ」である。したがって、トランジ
スタ18が導通し、コンデンサ23が充電され、トランジス
タ22が導通する。したがって、マイクロコンピュータ２
のリセット端子RESETは、第２図（４）に示すように、0
Vに保たれる。コンデンサ23の充電が終わると、トラン
ジスタ22のベース電位が低下し、トランジスタ22のコレ
クタの電位、即ち、マイクロコンピュータ２のリセット
端子RESETの電圧が上昇する。リセット端子RESETに与え
られた電圧が、そのスレッショルドレベルVIRを超える
とマイクロコンピュータ２はリセットされ、これによっ
て、マイクロコンピュータ２は、初期設定の後時刻t2に
通常モードに入り、バックアップ動作検出端子POWERの
出力を「Ｌ」から「Ｈ」とする。通常モードに入ると、
トランジスタ18が遮断する。したがって、コンデンサ23
が充電するのが阻止される。これによって、トランジス
タ22が導通するのが阻止され、遮断したままに保持され
る。したがって、マイクロコンピュータ２のリセット端
子RESETにリセットパルスが与えられることがなくな
る。In such a reset circuit 1, when the backup power supply 5 is not charged, the microcomputer 2 does not operate at all. The case where the backup power source 5 is not charged occurs when the battery is not used for a long time. In this case, when the power switch 14 is turned on at the time t1, the output voltage of the power circuit 4 increases as shown in FIG. In addition, the output voltage of the backup power supply 5 increases as shown in FIG. At this time, the output of the backup operation detection terminal POWER of the microcomputer 2 is "L". Therefore, transistor 18 conducts, capacitor 23 charges, and transistor 22 conducts. Therefore, the microcomputer 2
Reset terminal RESET, as shown in FIG.
Kept at V. When the charging of the capacitor 23 is completed, the base potential of the transistor 22 decreases, and the potential of the collector of the transistor 22, that is, the voltage of the reset terminal RESET of the microcomputer 2 increases. When the voltage applied to the reset terminal RESET exceeds its threshold level VIR , the microcomputer 2 is reset, whereby the microcomputer 2 enters the normal mode at time t2 after the initial setting, and the backup operation detection terminal POWER Is changed from “L” to “H”. When you enter normal mode,
Transistor 18 turns off. Therefore, capacitor 23
Is prevented from charging. This prevents transistor 22 from conducting and keeps it off. Therefore, the reset pulse is not applied to the reset terminal RESET of the microcomputer 2.
通常モードで、時刻t3に電源スイッチ14を長時間遮断
した場合には、電源回路４の出力電圧は、第２図（１）
に示すように低下する。このとき、トランジスタ18は遮
断しており、また、コンデンサ23に充電されていた電荷
は、電源回路４の出力電圧の低下に従って、ダイオード
24、ダイオード19、抵抗13を介して放電される。したが
って、時刻t4までトランジスタ22が導通することはな
い。これによって、マイクロコンピュータ２のリセット
端子RESETの電圧は、第２図（４）に示すように、スレ
ッショルドレベルVIRを超えたままに保たれ、マイクロ
コンピュータ２がリセットされることはない。電源回路
４の出力電圧がマイクロコンピュータ２のバックアップ
検出端子POFFのスレッショルドレベルVIR以下になる
と、マイクロコンピュータ２は第２図（３）に示すよう
に所定の時間経過後時刻t4にバックアップモードに入
り、バックアップ動作検出端子POWERの出力を「Ｌ」に
する。また、時刻t4以後においては、電源回路４の出力
電圧がほぼ0Vになるので、トランジスタ18が遮断し、コ
ンデンサ23が充電することはなく、トランジスタ22が遮
断したままに保持される。これによって、マイクロコン
ピュータ２のリセット端子RESETの電圧は、第２図
（４）に示すように、スレッショルドレベルVIRを超え
たままに保たれ、マイクロコンピュータ２がリセットさ
れることはない。When the power switch 14 is shut off for a long time at the time t3 in the normal mode, the output voltage of the power circuit 4 becomes as shown in FIG.
As shown. At this time, the transistor 18 is shut off, and the electric charge charged in the capacitor 23 is changed to a diode as the output voltage of the power supply circuit 4 decreases.
Discharged via 24, diode 19 and resistor 13. Therefore, transistor 22 does not conduct until time t4. Accordingly, the voltage of the reset terminal RESET microcomputer 2, as shown in FIG. 2 (4), kept remains above the threshold level V IR, never microcomputer 2 is reset. When the output voltage of the power supply circuit 4 becomes below the threshold level V IR backup detection terminal POFF of the microcomputer 2, the microcomputer 2 enters the backup mode in a predetermined time has elapsed after the time t4 as shown in FIG. 2 (3) , The output of the backup operation detection terminal POWER is set to “L”. After time t4, the output voltage of the power supply circuit 4 becomes almost 0 V, so that the transistor 18 is turned off, the capacitor 23 is not charged, and the transistor 22 is kept turned off. Accordingly, the voltage of the reset terminal RESET microcomputer 2, as shown in FIG. 2 (4), kept remains above the threshold level V IR, never microcomputer 2 is reset.
バックアップモードにおいて、バックアップ電源５が
充電している場合に、時刻t5に電源スイッチ14を導通さ
せた場合には、第２図（１）に示すように電源回路４の
出力電圧が上昇する。このとき、マイクロコンピュータ
２のバックアップ動作検出端子POWERの出力は「Ｌ」で
ある。したがって、トランジスタ18が導通し、コンデン
サ23が充電され、トランジスタ22が導通する。これによ
って、マイクロコンピュータ２のリセット端子RESET
は、第２図（４）に示すように、「Ｈ」から「Ｌ」にな
る。したがって、リセット端子RESETのスレッショルド
レベルVIR以下になり、マイクロコンピュータ２がリセ
ットされる。コンデンサ23の充電が終わるとトランジス
タ22のベース電位が低下し、トランジスタ22のコレクタ
の電位、即ち、マイクロコンピュータ２のリセット端子
RESETの電圧が上昇する。リセット端子RESETに与えられ
た電圧が、そのスレッショルドレベルVIRを超えるとマ
イクロコンピュータ２はリセット解除され、これによっ
て、マイクロコンピュータ２は、初期設定の後時刻t6に
通常モードに入り、バックアップ動作検出端子POWERの
出力を「Ｈ」とする。通常モードに入ると、トランジス
タ18が遮断する。したがって、コンデンサ23が充電する
のが阻止される。これによって、トランジスタ22が導通
するのが阻止され、遮断したままに保持される。したが
って、マイクロコンピュータ２のリセット端子RESETに
リセットパルスが与えられることがなくなる。In the backup mode, if the power switch 14 is turned on at time t5 while the backup power supply 5 is charging, the output voltage of the power supply circuit 4 increases as shown in FIG. At this time, the output of the backup operation detection terminal POWER of the microcomputer 2 is "L". Therefore, transistor 18 conducts, capacitor 23 charges, and transistor 22 conducts. Thereby, the reset terminal RESET of the microcomputer 2
Changes from “H” to “L” as shown in FIG. 2 (4). Accordingly, below the threshold level V IR reset terminal RESET, the microcomputer 2 is reset. When the charging of the capacitor 23 is completed, the base potential of the transistor 22 decreases, and the potential of the collector of the transistor 22, that is, the reset terminal of the microcomputer 2
RESET voltage rises. When the voltage applied to the reset terminal RESET exceeds its threshold level VIR , the microcomputer 2 is released from the reset state, whereby the microcomputer 2 enters the normal mode at time t6 after the initial setting, and the backup operation detecting terminal The output of POWER is set to “H”. When entering the normal mode, the transistor 18 is turned off. Therefore, charging of the capacitor 23 is prevented. This prevents transistor 22 from conducting and keeps it off. Therefore, the reset pulse is not applied to the reset terminal RESET of the microcomputer 2.
通常モードにおいてバックアップ電源５が充電してい
る場合に、時刻t7に交流電源３に2.5サイクルの瞬断が
生じた場合には、第２図（１）に示すように電源回路４
の出力電圧が一時的に低下する。このとき、マイクロコ
ンピュータ２のバックアップ動作検出端子POWERの出力
は「Ｈ」である。したがって、トランジスタ18は、遮断
している。電源回路４の出力電圧が低下するにつれて、
コンデンサ23に充電されていた電荷は、ダイオード24、
ダイオード19、抵抗13を介して、放電される。なお、交
流電源３の遮断が終わり、電源回路４の出力電圧が上昇
しても、トランジスタ18が遮断しているので、コンデン
サ23が充電されることはない。したがって、トランジス
タ22は、導通するのが阻止されたままで、遮断してい
る。これによって、マイクロコンピュータ２のリセット
端子RESETは、第２図（４）に示すように、「Ｈ」のま
まである。これによって、マイクロコンピュータ２のリ
セット端子RESETの電圧は、第２図（４）に示すよう
に、時刻t8までスレッショルドレベルVIRを超えたまま
に保たれ、マイクロコンピュータ２がリセットされるこ
とはない。電源回路４の出力電圧がマイクロコンピュー
タ２のバックアップ検出端子POFFのスレッショルドレベ
ルVIP以下になると、マイクロコンピュータ２は、第２
図（３）に示すように、所定の時間経過後時刻t8にバッ
クアップモードに入り、バックアップ動作検出端子POWE
Rの出力を「Ｈ」から「Ｌ」にする。マイクロコンピュ
ータ２のバックアップ動作検出端子POWERの出力が、
「Ｈ」から「Ｌ」になると、トランジスタ18が導通し、
コンデンサ23が急速に充電され、トランジスタ22が導通
する。したがって、マイクロコンピュータ２のリセット
端子RESETは、第２図（４）に示すように、「Ｈ」から
「Ｌ」になる。したがって、リセット端子RESETのスレ
ッショルドレベルVIR以下になり、マイクロコンピュー
タ２がリセットされる。コンデンサ23の充電が終わると
トランジスタ22のベース電位が低下し、トランジスタ22
のコレクタの電位、即ち、マイクロコンピュータ２のリ
セット端子RESETの電圧が上昇する。リセット端子RESET
に与えられた電圧が、そのスレッショルドレベルVIRを
超えるとマイクロコンピュータ２はリセット解除され、
これによって、マイクロコンピュータ２は、時刻t9に通
常モードに入り、バックアップ動作検出端子POWERの出
力を「Ｈ」とする。したがって、トランジスタ18が遮断
し、リセットパルス発生回路６がリセットパルスを出力
するのが阻止される。When the backup power supply 5 is charging in the normal mode and the instantaneous interruption of 2.5 cycles occurs in the AC power supply 3 at time t7, as shown in FIG.
Output voltage temporarily drops. At this time, the output of the backup operation detection terminal POWER of the microcomputer 2 is "H". Therefore, transistor 18 is off. As the output voltage of the power supply circuit 4 decreases,
The electric charge charged in the capacitor 23 is changed to the diode 24,
It is discharged via the diode 19 and the resistor 13. Even if the cutoff of the AC power supply 3 ends and the output voltage of the power supply circuit 4 rises, the capacitor 23 is not charged because the transistor 18 is cut off. Therefore, the transistor 22 is shut off while being kept from conducting. As a result, the reset terminal RESET of the microcomputer 2 remains at "H" as shown in FIG. 2 (4). Thereby, the voltage of the reset terminal RESET microcomputer 2, as shown in FIG. 2 (4), kept remains above the threshold level V IR until time t8, the never microcomputer 2 is reset . When the output voltage of the power supply circuit 4 becomes below the threshold level V IP backup detection terminal POFF of the microcomputer 2, the microcomputer 2, the second
As shown in FIG. 3C, the backup mode is entered at time t8 after a predetermined time has elapsed, and the backup operation detection terminal POWE
The output of R is changed from “H” to “L”. The output of the backup operation detection terminal POWER of the microcomputer 2 is
When the signal changes from “H” to “L”, the transistor 18 conducts,
Capacitor 23 charges quickly and transistor 22 conducts. Therefore, the reset terminal RESET of the microcomputer 2 changes from "H" to "L" as shown in FIG. 2 (4). Accordingly, below the threshold level V IR reset terminal RESET, the microcomputer 2 is reset. When the charging of the capacitor 23 ends, the base potential of the transistor 22 decreases, and the transistor 22
, That is, the voltage of the reset terminal RESET of the microcomputer 2 rises. Reset terminal RESET
When the voltage supplied to the microcomputer 2 exceeds its threshold level VIR , the microcomputer 2 is reset and
As a result, the microcomputer 2 enters the normal mode at time t9, and sets the output of the backup operation detection terminal POWER to “H”. Therefore, the transistor 18 is shut off, and the reset pulse generation circuit 6 is prevented from outputting a reset pulse.
したがって、マイクロコンピュータ２の通常モードに
おいて、マイクロコンピュータ２のバックアップ検出端
子POFFによって、交流電源３の遮断による電源回路４の
出力端子の低下が検出された場合には、必ずバックアッ
プモードに入る。しかも、バックアップモードに入る前
にリセットパルス発生回路６がリセットパルスを発生す
ることはない。さらに、マイクロコンピュータ２のリセ
ット端子RESETにスレッショルドレベルVIR以下になるリ
セットパルスが与えられることはない。したがって、記
憶内容が保持され、記憶内容が初期化されることはな
い。また、バックアップモードに入った後、リセットパ
ルス発生回路６からマイクロコンピュータ２のリセット
端子RESETにスレッショルドレベルVIR以下になるリセッ
トパルスが与えられる。したがって、自動的に通常モー
ドに復帰することができる。Therefore, in the normal mode of the microcomputer 2, when the backup detection terminal POFF of the microcomputer 2 detects a drop in the output terminal of the power supply circuit 4 due to the interruption of the AC power supply 3, the microcomputer 2 always enters the backup mode. Moreover, the reset pulse generating circuit 6 does not generate a reset pulse before entering the backup mode. Moreover, never reset pulse falls below the threshold level V IR to the reset terminal RESET microcomputer 2 is provided. Therefore, the stored contents are retained, and the stored contents are not initialized. Further, after entering the backup mode, the reset pulse is applied to be below the threshold level V IR from the reset pulse generating circuit 6 to the reset terminal RESET microcomputer 2. Therefore, it is possible to automatically return to the normal mode.
バックアップ電源５が充電している場合に、時刻t10
に交流電源３に２サイクルの遮断が生じた場合には、第
８図（１）に示すように電源回路４の出力電圧が一時的
に低下する。この場合、わずかな遮断であったので、電
源回路４の出力電圧がマイクロコンピュータ２のバック
アップ検出端子POFFのスレッショルドレベルVIP以下に
はならない。したがって、マイクロコンピュータ２は第
２図（３）に示すようにバックアップモードに入らず、
通常モードのままである。このとき、マイクロコンピュ
ータ２のバックアップ動作検出端子POWERの出力は
「Ｈ」である。したがって、トランジスタ18は、遮断し
ている。電源回路４の出力電圧が低下するにつれて、コ
ンデンサ23に充電されていた電荷は、ダイオード24、ダ
イオード19、抵抗13を介して放電される。なお、交流電
源３の遮断が終わり、電源回路４の出力電圧が上昇して
も、トランジスタ18が遮断しているので、コンデンサ23
が充電されることはない。これによって、トランジスタ
22は、遮断している。したがって、マイクロコンピュー
タ２のリセット端子RESETには、第２図（４）に示すよ
うに、リセットパルスが与えられることはなく、「Ｈ」
のままである。At the time t10 when the backup power supply 5 is charging.
When two cycles of interruption occur in the AC power supply 3, the output voltage of the power supply circuit 4 temporarily drops as shown in FIG. 8 (1). In this case, since there was a slight blocking, the output voltage of the power supply circuit 4 is not below the threshold level V IP backup detection terminal POFF of the microcomputer 2. Therefore, the microcomputer 2 does not enter the backup mode as shown in FIG.
It remains in the normal mode. At this time, the output of the backup operation detection terminal POWER of the microcomputer 2 is "H". Therefore, transistor 18 is off. As the output voltage of the power supply circuit 4 decreases, the charge stored in the capacitor 23 is discharged through the diode 24, the diode 19, and the resistor 13. Note that even if the cutoff of the AC power supply 3 ends and the output voltage of the power supply circuit 4 rises, the transistor 18 is cut off.
Will not be charged. This allows the transistor
22 is shut off. Therefore, as shown in FIG. 2 (4), the reset pulse is not applied to the reset terminal RESET of the microcomputer 2 and "H"
Remains.
したがって、マイクロコンピュータ２の通常モードに
おいて、マイクロコンピュータ２のバックアップ検出端
子POFFによって、交流電源３の遮断による電源回路４の
出力端子の低下が検出されなかった場合には、必ず通常
モードのままにする。しかも、リセットパルス発生回路
６がリセットパルスを発生することはない。さらに、マ
イクロコンピュータ２のリセット端子RESETにスレッシ
ョルドレベルVIR以下になるリセットパルスが与えられ
ることはない。したがって、記憶内容の初期化が生じる
ことはない。Therefore, in the normal mode of the microcomputer 2, if the backup detection terminal POFF of the microcomputer 2 does not detect a drop in the output terminal of the power supply circuit 4 due to the interruption of the AC power supply 3, the microcomputer 2 always remains in the normal mode. . Moreover, the reset pulse generation circuit 6 does not generate a reset pulse. Moreover, never reset pulse falls below the threshold level V IR to the reset terminal RESET microcomputer 2 is provided. Therefore, the storage contents are not initialized.
［発明の効果］ 以上のように本発明によれ、バックアップ動作判別回
路が、交流電源等の瞬断時において、マイクロコンピュ
ータが通常モードかバックアップモードかのいづれであ
るかを検出し、通常モードにはパルス発生回路のパルス
発生を阻止し、バックアップモードにはパルス発生回路
にリセット端子のスレッショルドレベル以下となるパル
スを発生させる。[Effects of the Invention] As described above, according to the present invention, the backup operation determination circuit detects whether the microcomputer is in the normal mode or the backup mode when the AC power supply or the like is momentarily interrupted, and switches to the normal mode. Prevents the pulse generation circuit from generating a pulse, and in the backup mode, causes the pulse generation circuit to generate a pulse that is equal to or lower than the threshold level of the reset terminal.
したがって、通常モードに瞬断が生じたことをバック
アップ検出端子が検出した場合、バックアップモードに
入る前にリセット端子にパルスが与えられることがなく
なり、記憶内容が初期化されることがなくなる。また、
通常モードからバックアップモードに移る場合に時間が
かかる場合においてもバックアップモードに入るまでの
処理を確実に行なうことができる。しかも、バックアッ
プモードから通常モードに自動的に戻ることができる。Therefore, when the backup detection terminal detects that the instantaneous interruption has occurred in the normal mode, no pulse is applied to the reset terminal before entering the backup mode, and the stored contents are not initialized. Also,
Even when it takes time to shift from the normal mode to the backup mode, the processing up to the backup mode can be reliably performed. In addition, it is possible to automatically return from the backup mode to the normal mode.
第１図は本発明の一実施例の回路図、第２図はそのタイ
ミングチャート、第３図は従来の実施例の回路図、第４
図はそのタイミングチャートである。 １…リセット回路 ２…マイクロコンピュータ ３…交流電源 ４…電源回路 ５…バックアップ電源 ６…リセットパルス発生回路 ９…バックアップ動作判別回路 POFF…バックアップ検出端子 POWER…バックアップ動作検出端子 RESET…リセット端子1 is a circuit diagram of one embodiment of the present invention, FIG. 2 is a timing chart thereof, FIG. 3 is a circuit diagram of a conventional embodiment, FIG.
The figure is the timing chart. DESCRIPTION OF SYMBOLS 1 ... Reset circuit 2 ... Microcomputer 3 ... AC power supply 4 ... Power supply circuit 5 ... Backup power supply 6 ... Reset pulse generation circuit 9 ... Backup operation discrimination circuit POFF ... Backup detection terminal POWER ... Backup operation detection terminal RESET ... Reset terminal
Claims (1)
ベルでレベル弁別し、通常モードにおいて入力された電
圧がスレッショルドレベル以下になった場合には、通常
モードから即座にまたは待避動作等の所定の処理をした
後もしくはこの処理をするための所定時間経過後に省電
力で記憶内容を保持するバックアップモードに入るため
のバックアップ検出端子、および、 入力された電圧を所定のスレッショルドレベルでレベル
弁別し、通常モードがバックアップモードかに応じて初
期化する記憶内容を変え、通常モードにおいて入力され
た電圧がスレッショルドレベル以下になった場合には、
待避動作等の所定の処理をせずに記憶内容を初期化して
起動し、バックアップモードにおいて入力された電圧が
スレッショルドレベル以下になった場合には、バックア
ップモードに入る時点の記憶内容に戻って起動するリセ
ット端子 を備えるメモリバックアップ機能を有するマイクロコン
ピュータをバックアップ電源によって電力付勢し、 直流電圧出力を電源回路からマイクロコンピュータのバ
ックアップ検出端子に与えるとともに、 電源回路の出力電圧の所定の上昇率を検出し、リセット
端子のスレッショルドレベル以下となる１ショットのパ
ルスをパルス発生回路からマイクロコンピュータのリセ
ット端子に与えるようにしたマイクロコンピュータのリ
セット回路において、 マイクロコンピュータが通常モードかバックアップモー
ドかのいづれであるかを検出し、通常モードにあっては
パルス発生回路のパルス発生を阻止し、バックアップモ
ードにあってはパルス発生回路にリセット端子のスレッ
ショルドレベル以下となるパルスを発生させるバックア
ップ動作判別回路を含むことを特徴とするマイクロコン
ピュータのリセット回路。An input voltage is discriminated at a predetermined threshold level, and when the input voltage becomes lower than the threshold level in a normal mode, a predetermined process such as an immediate operation from the normal mode or a retreat operation is performed. And a backup detection terminal for entering a backup mode that saves stored data with power saving after a predetermined time for performing this processing, and level discrimination of the input voltage at a predetermined threshold level, and a normal mode Changes the memory contents to be initialized depending on whether the mode is the backup mode, and when the voltage input in the normal mode falls below the threshold level,
Initializes the memory contents without performing a predetermined process such as the evacuation operation and starts up. When the voltage input in the backup mode becomes lower than the threshold level, the memory contents return to the contents at the time of entering the backup mode and start up A microcomputer with a memory backup function equipped with a reset terminal that activates is powered by a backup power supply, and a DC voltage output is supplied from the power supply circuit to the backup detection terminal of the microcomputer, and a predetermined rise rate of the output voltage of the power supply circuit is detected. In the microcomputer reset circuit in which a one-shot pulse lower than the threshold level of the reset terminal is supplied from the pulse generation circuit to the reset terminal of the microcomputer, whether the microcomputer is in the normal mode or the backup mode In normal mode, the pulse generation circuit prevents pulse generation, and in backup mode, the pulse generation circuit generates a pulse that is lower than the reset terminal threshold level. A microcomputer reset circuit including a circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1054434A JP2702768B2 (en) | 1989-03-06 | 1989-03-06 | Microcomputer reset circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP1054434A JP2702768B2 (en) | 1989-03-06 | 1989-03-06 | Microcomputer reset circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02232712A JPH02232712A (en) | 1990-09-14 |
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Family Applications (1)
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| JP1054434A Expired - Fee Related JP2702768B2 (en) | 1989-03-06 | 1989-03-06 | Microcomputer reset circuit |
Country Status (1)
| Country | Link |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4756656B2 (en) * | 2008-05-19 | 2011-08-24 | 株式会社ソフイア | Game machine |
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1989
- 1989-03-06 JP JP1054434A patent/JP2702768B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| JPH02232712A (en) | 1990-09-14 |
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