JP2701753B2 - Lsiの故障箇所推定方法 - Google Patents
Lsiの故障箇所推定方法Info
- Publication number
- JP2701753B2 JP2701753B2 JP6233353A JP23335394A JP2701753B2 JP 2701753 B2 JP2701753 B2 JP 2701753B2 JP 6233353 A JP6233353 A JP 6233353A JP 23335394 A JP23335394 A JP 23335394A JP 2701753 B2 JP2701753 B2 JP 2701753B2
- Authority
- JP
- Japan
- Prior art keywords
- procedure
- flip
- failure
- estimation
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
法に係わり、特に論理回路の故障箇所を推定する手法に
関する。
様に故障シミュレータを用いて予め故障辞書を作成する
手順19と、実際にLSIのテストを行ってフェイル情
報を得る手順20と、テスト結果のフェイル情報から前
記故障辞書を検索する手順21と、故障箇所を推定する
手順22とで構成されている。
仮定して論理シミュレーションを行い、論理シミュレー
ションの結果と期待値との照合を行い、仮定した故障箇
所とその故障を検出したテストベクタを対応付けた故障
辞書を作成する。実際にLSIをテストした結果のフェ
イル情報から、前記故障辞書を検索し仮定故障箇所を求
め、複数のフェイル情報並びにパス情報を用いて、複数
得られる仮定故障の中から優先順位付けを行い、故障箇
所の推定を行うものである。
的に行い、かつ電子ビームテスタでの内部観測手順を有
するものがある。上の階層から順に前記手順にて故障箇
所の推定を行い、その階層の境界で電子ビームテスタを
用いて内部観測を行い、下の階層へと故障箇所を絞り込
んでいくものである。
推定手法では故障辞書を予め作成しておく必要がある
が、故障辞書の作成は多大な故障シミュレーション時間
を要するため、LSIが大規模化すればするほど計算時
間も膨大となり、また、故障辞書のファイルも非常に大
きくなるという問題点があった。
モデルは単一縮退故障が一般的であるため、ブリッジ故
障等の多重故障では実際と一致しないこともあり、故障
シミュレーションモデルを多重故障に拡張すると故障シ
ミュレーションの処理時間の点で実用的でないという問
題点があげられる。
子ビームテスタ併用の場合は、推定箇所を逐次観測しな
がら絞り込んでいくため有効な手段であるが、LSIが
大規模化し、多層配線となると下層の電位の観測が不可
能となるという問題点がある。
法は、ネットリストからフリップフロップを抽出する手
順と、LSI全体の論理シミュレーションにより抽出し
た全フリップフロップの全期待値を計算する手段と、実
際にLSIのテストをして全テストベクタに対するパス
/フェイルピン,フェイルベクタ情報を取得する手順
と、LSI全体のネットリストを用い、フェイルピンか
らのバックトラックとネットの分岐点からフォワードト
ラックにより、複数の出力ピンもしくはフリップフロッ
プ出力を入力とし、かつ複数の出力ピンもしくはフリッ
プフロップ入力を出力とする組合せ回路を抽出する手順
と、前記フリップフロップの全期待値を用いて前記抽出
した組合せ回路の全ノードの全期待値を論理シミュレー
ションにより求める手順と、フェイルピンからバックト
ラックし前記組合せ回路の各ノードの期待値と比較し、
フェイルが伝搬しているネットを推定し、ネットの分岐
点からフォワードトラックした出力の結果によりノード
の値を判定する手順により故障箇所の推定を行う。
書作成が不要となり、処理時間の大幅削減を図ることが
可能となる。
る。図1乃至図3は本発明の推定手順を示すフローチャ
ートである。
順1はテスタで実際のLSIのテストを行い、全てのパ
ス/フェイル(pass/fail)情報を取得する。
パス/フェイル情報とは各ピンの判定/非判定を含めた
情報で、フェイルピン番号や、フェイルベクタ番号を同
時に格納する。手順2は、手順1で得られたフェイルピ
ンを始点としネットリストからバックトラックを行い、
またネットが分岐している場合はフォワードトラック,
バックトラックを行うことにより、入力ピンもしくはフ
リップフロップの出力を入力とし、かつ出力ピンもしく
はフリップフロップの入力を出力とするような複数の入
力と出力を有する組合せ回路を抽出する。
ら含まれる全フリップフロップを抽出し、手順4でその
全フリップフロップの各ベクタ毎の全期待値を得るべ
く、論理シミュレーションを実行する。
ェイルを伝搬していると思われる組合せ回路に対し、手
順4で得られた全フリップフロップの期待値を用いて前
記組合せ回路の論理シミュレーションを実行し、前記組
合せ回路の全ノードに対する各ベクタ毎の全期待値を得
る。
ノードの期待値と手順1のパス/フェイル情報を基に各
ノードのフェイル推定を順次繰り返して組合せ回路内で
の故障の絞り込みを行う。
いて説明する。
り、X,Y,Zは論理ブロック,a〜gはネットであ
る。今、bのネットがフェイルしていると仮定すると手
順14により、ネットbの分岐がないため、手順16の
バックトラック継続判定を行う。手順16ではネットが
入力ピンもしくはフリップフロップの出力に達するかも
しくは手順15でネットの推定値が正常とならない限
り、バックトラックが継続される。従って、ネットbで
はバックトラックし、ブロックYに到達する。手順17
はブロックYの真理値表を用いて、ネットd,e,bの
期待値とネットbの出力先のパス/フェイルを比較し、
ブロックYが故障しているか否かを判定する。手順18
ではブロックYの真理値表とネットd,e,bの期待値
とネットbのフェイル推定値を用いて、ブロックYのフ
ェイル伝搬入力を推定する。そこでdのネットがフェイ
ル推定されたと仮定する。すると手順14に戻るが、ネ
ットdは分岐点があるため、手順15に移る。手順15
はネットdをブロックX,ネットaという様に順次フォ
ワードトラックし、出力ピンもしくはフリップフロップ
に達するまで、フォワードトラックを繰り返す。そして
出力ピンのパス/フェイル情報もしくはフリップフロッ
プのパス/フェイル推定値と、ネットbのバックトラッ
クの始点の結果と比較することによりネットdの分岐点
の前が故障か、分岐点の後ろのブロックY入力側が故障
かを判定する。手順16で分岐点の後ろが故障、即ちブ
ロックZの出力が正常となればバックトラックは終了
し、分岐点の前が故障となればバックトラックを行い、
手順17によりブロックZの良/否判定を行う。
た後、図1の手順7で絞り込み完了か否かを判定し、も
しバックトラックがフリップフロップに達してしまった
場合は絞り込みは完了していないため、手順8で組合せ
回路の入力フェイル推定、即ち、フリップフロップのフ
ェイル推定を行う。そして手順2に戻り、フェイルが伝
搬してきているフリップフロップを起点として、再度バ
ックトラック,分岐点のフォワードトラックにより、組
合せ回路を抽出し、推定を行う。もし、手順6でバック
トラックが終了となれば手順7で絞り込みが完了された
と判断し、それまでに得られたすべての故障推定箇所に
対し、手順9で重み付けを行う。手順10ではその重み
付けをもとに故障推定の優先度順にリスト出力をする。
図1と同様に、テスタで実際のLSIのテストを行い全
てのパス/フェイル情報を取得する。手順11は手順1
で得られたフェイルピンを始点としてネットリストから
バックトラックを行い、ネットが分岐している場合はフ
ォワードトラック,バックトラックを行うことにより、
入力ピンもしくはフリップフロップの出力を入力とし、
かつ出力ピンもしくはフリップフロップの入力を出力と
する様な複数の入力と出力を有する組合せ回路と、それ
らの入出力となるフリップフロップを抽出する。手順1
2は手順11で抽出したフリップフロップの各ベクタ毎
の全期待値を求めるべく、論理シミュレーションを実行
する。手順13は手順11で得られた部分的かつフェイ
ルを伝搬していると思われる組合せ回路に対し、手順1
2で得られたフリップフロップの期待値を用いて、前記
組合せ回路の論理シミュレーションを実行し、前記組合
せ回路の全ノードに対する各ベクタ毎の全期待値を得
る。
組合せ回路の各ノードの期待値と手順1のパス/フェイ
ル情報を基に各ノードのフェイル推定を順次繰り返して
組合わせ回路内での故障の絞り込みを行う。
ックトラックがフリップフロップに達してしまった場
合、絞り込みは完了していないと判定し、手順8の組合
せ回路の入力フェイル推定、即ち、フリップフロップの
フェイル推定を行う。そして手順11に戻り、フェイル
が伝搬してきているフリップフロップを起点として、再
度、バックトラック,分岐点のフォワードトラックを行
い、組合せ回路及びそれらの入出力にあたるフリップフ
ロップを抽出し、判定を行う。もし、手順13でバック
トラックが終了となれば、手順7で絞り込みは完了と判
定し、それまで得られた全ての故障推定箇所に対し、手
順9で重み付けを行う。手順10ではその重み付けをも
とに故障推定の優先度順にリスト出力する。
ロップの全期待値の論理シミュレーションと、バックト
ラック,フォワードトラックによる部分的な組合せ回路
抽出及びフリップフロップの期待値を用いての組合せ回
路の論理シミュレーションとその結果を用いてバックト
ラックし故障推定する手法であるため、故障シミュレー
ションによる故障辞書作成の必要がなく、処理時間が大
幅に短縮できるという効果を有する。この効果と同時
に、容量の大きな故障辞書を予め用意し、保存している
という手間も省ける利点もあげられる。これらの効果は
LSIが大規模化してノードが増加すればする程大きく
なる。また単一縮退故障でない場合も故障箇所が推定で
きるという利点もある。
しても、多層配線の場合、EBテスタではすぐには観測
不可能であるのに対し、処理のみで故障箇所が推定でき
るという利点もあげられる。
ートである。
ャートである。
る推定を行う処理手順を示すフローチャートである。
図である。
る。
Claims (3)
- 【請求項1】 テスタでLSIのテストを行い、全ての
パス/フェイル情報並びにテスト時の各ピンの判定/非
判定情報を取得する手順と、フェイルピンもしくはフェ
イル推定フリップフロップを起点としネットリストから
バックトラックを行い、またネットが分岐している場合
はフォワードトラック,バックトラックを行うことによ
り、入力ピンもしくはフリップフロップの出力を入力と
し、かつ出力ピンもしくはフリップフロップの入力を出
力とする複数の入力と出力を有する組合せ回路を抽出す
る手順と、ネットリストから含まれる全フリップフロッ
プを抽出する手順と、前記全フリップフロップの各ベク
タ毎の全期待値を得るための論理シミュレーション手順
と、前記抽出した組合せ回路と前記フリップフロップの
全期待値により組合せ回路の全ノードの全期待値を得る
論理シミュレーション手順と、前記組合せ回路の全ノー
ドの全期待値と前記取得したパス/フェイル情報を用い
てバックトラックを行い故障推定を行う手順と、絞り込
み完了によるバックトラック終了判定を行う手順と、前
記組合せ回路の故障推定手順により得られた結果より、
組合せ回路の入力となるフリップフロップ出力のフェイ
ルを推定する手順と、バックトラック終了時、上記全て
の手順により得られた故障推定箇所の重み付けする手順
と、その重み付けにより優先度順にリスト出力する手順
とにより故障箇所を推定することを特徴とするLSIの
故障箇所推定方法。 - 【請求項2】 全フリップフロップ抽出手順と、全フリ
ップフロップの全期待値の論理シミュレーション手順を
用いるかわりに、バックトラック,フォワードトラック
による組合せ回路抽出並びにその組合せ回路の入出力と
なるフリップフロップ抽出手順と、前記抽出フリップフ
ロップの各ベクタ毎の全期待値を得るための論理シミュ
レーション手順を用い、抽出した組合せ回路の論理シミ
ュレーション,故障箇所推定を行うことを可能にするこ
とを特徴とする請求項1記載のLSIの故障箇所推定方
法。 - 【請求項3】 組合せ回路の全ノードの全期待値と取得
したパス/フェイル情報を用いてバックトラックを行い
故障推定を行う手順において、ネットの分岐の有無を判
定する手順と、分岐がある場合、順次フォワードトラッ
クを行い、出力ピンもしくはフリップフロップを検出
し、出力ピンのパス/フェイル推定値とバックトラック
の起点のパス/フェイル情報もしくは推定値と比較し、
故障が分岐点の前か後ろかを判定する手順と、前記分岐
点前後の故障推定結果及び組合せ回路の入力か否かの判
定によるバックトラック継続判定を行う手順と、さらに
バックトラックしてブロックの真理値表や機能記述と、
ネットのフェイル推定値,ブロック入出力の期待値から
ブロック良否判定する手順と、ブロックの真理値表や機
能記述と、ネットのフェイル推定値ブロックの入力期待
値を用いてブロックのフェイル伝搬入力を推定する手順
とを用いて組合せ回路の故障推定を行うことを特徴とす
る請求項1記載のLSIの故障箇所推定方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6233353A JP2701753B2 (ja) | 1994-09-28 | 1994-09-28 | Lsiの故障箇所推定方法 |
US08/535,383 US5640403A (en) | 1994-09-28 | 1995-09-28 | Fault diagnosis method for a sequential circuit |
DE19536203A DE19536203A1 (de) | 1994-09-28 | 1995-09-28 | Fehlerdiagnoseverfahren für eine sequentielle Schaltung |
KR1019950032517A KR0180327B1 (ko) | 1994-09-28 | 1995-09-28 | Lsi 의 고장위치 추정법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6233353A JP2701753B2 (ja) | 1994-09-28 | 1994-09-28 | Lsiの故障箇所推定方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0894714A JPH0894714A (ja) | 1996-04-12 |
JP2701753B2 true JP2701753B2 (ja) | 1998-01-21 |
Family
ID=16953825
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6233353A Expired - Lifetime JP2701753B2 (ja) | 1994-09-28 | 1994-09-28 | Lsiの故障箇所推定方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2701753B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3393780B2 (ja) | 1997-01-10 | 2003-04-07 | 本田技研工業株式会社 | 吸収式冷暖房装置 |
US6397362B1 (en) | 1997-09-24 | 2002-05-28 | Nec Corporation | Fault diagnosis method and system for a sequential circuit |
JP3137056B2 (ja) | 1997-11-19 | 2001-02-19 | 日本電気株式会社 | 故障伝搬経路抽出システム及びその方法並びにその制御プログラムを記録した記録媒体 |
JP2001290859A (ja) | 2000-04-06 | 2001-10-19 | Mitsubishi Electric Corp | 論理検証方法及び装置 |
JP4907788B2 (ja) | 2001-07-12 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 故障伝搬経路推定システム |
-
1994
- 1994-09-28 JP JP6233353A patent/JP2701753B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0894714A (ja) | 1996-04-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5640403A (en) | Fault diagnosis method for a sequential circuit | |
Pomeranz et al. | Generation of functional broadside tests for transition faults | |
Tafertshofer et al. | A SAT-based implication engine for efficient ATPG, equivalence checking, and optimization of netlists | |
JPH06331709A (ja) | 試験可能性を改善した回路および回路の試験可能性を改善する方法 | |
US6301685B1 (en) | Error propagation path extraction system, error propagation path extraction method, and recording medium recording error propagation path extraction control program | |
US5944847A (en) | Method and system for identifying failure point | |
Kim et al. | Multiple faults: Modeling, simulation and test | |
Iyer et al. | Sequentially untestable faults identified without search (" simple implications beat exhaustive search!") | |
US6308293B1 (en) | Fault diagnosis apparatus and recording medium with a fault diagnosis program recorded thereon | |
JP2701753B2 (ja) | Lsiの故障箇所推定方法 | |
JP2655105B2 (ja) | 順序回路の故障箇所推定方法 | |
Lingappan et al. | Test generation for non-separable RTL controller-datapath circuits using a satisfiability based approach | |
JP3168988B2 (ja) | 順序回路の故障箇所推定方法及び故障箇所推定における候補抽出並びにその重み付け方法更にはその装置 | |
Agrawal et al. | Compact and complete test set generation for multiple stuck-faults | |
Shah et al. | Testing multiple stuck-at faults of robdd based combinational circuit design | |
US6378096B1 (en) | On-line partitioning for sequential circuit test generation | |
Mahlstedt | DELTEST: Deterministic test generation for gate delay faults | |
Kajihara et al. | Efficient techniques for multiple fault test generation | |
Corno et al. | Improving topological ATPG with symbolic techniques | |
JP2956624B2 (ja) | 組合せ論理回路における逆論理展開方式 | |
Wehbeh et al. | Initialization of Sequential Circuits and its Application to ATPG | |
Saldanha et al. | Timing optimization with testability considerations | |
Syal et al. | A novel, low-cost algorithm for sequentially untestable fault identification | |
JP3312605B2 (ja) | 逆論理展開システム及び逆論理展開方法並びにプログラムを記録した機械読み取り可能な記録媒体 | |
Lin et al. | Cost-free scan: a low-overhead scan path design |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970902 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081003 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091003 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 13 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101003 Year of fee payment: 13 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111003 Year of fee payment: 14 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121003 Year of fee payment: 15 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131003 Year of fee payment: 16 |
|
EXPY | Cancellation because of completion of term |