JP2701633B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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Description
【０００１】
【産業上の利用分野】本発明は１次元電子ガスを利用す
る半導体装置に関わり、特にその作製を容易にするデバ
イス構造に関わる。
る半導体装置に関わり、特にその作製を容易にするデバ
イス構造に関わる。
【０００２】
【従来の技術】図１４は従来の技術による１次元電子ガ
スを利用した半導体装置の一例の素子構造図である。こ
のような半導体装置は、例えば、恩田（Ｏｎｄａ）等に
より、国際電子素子会議テクニカルダイジェスト（ＩＥ
ＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ）、１２５頁、１９８９
年に報告されている。
スを利用した半導体装置の一例の素子構造図である。こ
のような半導体装置は、例えば、恩田（Ｏｎｄａ）等に
より、国際電子素子会議テクニカルダイジェスト（ＩＥ
ＤＭ Ｔｅｃｈ．Ｄｉｇｅｓｔ）、１２５頁、１９８９
年に報告されている。
【０００３】図１４では半絶縁性（Ｓ．Ｉ．）ＧａＡｓ
基板１４１上にノンドープＧａＡｓバッファ層１４２、
ｎ形ＡｌＧａＡｓ層電子供給層１４３、ｎ形ＧａＡｓキ
ャップ層１４４が形成されている。ノンドープＧａＡｓ
層１４２とＡｌＧａＡｓ層１４３との界面近傍には二次
元電子ガス（２ＤＥＧ）が誘起されている。キャップ層
１４４からノンドープＧａＡｓ層１４２の途中までを部
分的にエッチング除去することにより、細線領域が形成
され、この細線領域の両端にはソース電極１４５Ｓとド
レイン電極１４５Ｄが形成され、２ＤＥＧとのオーム性
接触をとっている。更に、細線領域の表面にはゲート電
極１４６が形成されている。また、キャップ層１４４の
ゲート下では、キャリアは完全に空乏化されるので、キ
ャップ層中の伝導はドレイン電流に寄与しない。
基板１４１上にノンドープＧａＡｓバッファ層１４２、
ｎ形ＡｌＧａＡｓ層電子供給層１４３、ｎ形ＧａＡｓキ
ャップ層１４４が形成されている。ノンドープＧａＡｓ
層１４２とＡｌＧａＡｓ層１４３との界面近傍には二次
元電子ガス（２ＤＥＧ）が誘起されている。キャップ層
１４４からノンドープＧａＡｓ層１４２の途中までを部
分的にエッチング除去することにより、細線領域が形成
され、この細線領域の両端にはソース電極１４５Ｓとド
レイン電極１４５Ｄが形成され、２ＤＥＧとのオーム性
接触をとっている。更に、細線領域の表面にはゲート電
極１４６が形成されている。また、キャップ層１４４の
ゲート下では、キャリアは完全に空乏化されるので、キ
ャップ層中の伝導はドレイン電流に寄与しない。
【０００４】このようなデバイスでは、細線領域の幅が
電子のドブロイ（ｄｅ Ｂｒｏｇｌｉｅ）波長程度まで
縮小されると、キャリアは１次元電子ガスとして振舞う
ようになる。１次元電子では、弾性散乱が抑制され低電
界移動が向上することが、榊（Ｓａｋａｋｉ）によって
ジャパン・ジャーナル・オブ・アプライド・フィジクス
（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）、第１９巻、第
１２号、Ｌ７３５頁に報告されている。
電子のドブロイ（ｄｅ Ｂｒｏｇｌｉｅ）波長程度まで
縮小されると、キャリアは１次元電子ガスとして振舞う
ようになる。１次元電子では、弾性散乱が抑制され低電
界移動が向上することが、榊（Ｓａｋａｋｉ）によって
ジャパン・ジャーナル・オブ・アプライド・フィジクス
（Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．）、第１９巻、第
１２号、Ｌ７３５頁に報告されている。
【０００５】
【発明が解決しようとする課題】このような半導体装置
の高移動度を生かし、超高速デバイスに応用するために
は、細線部に於けるキャリアの１次元性が確保されるこ
とが重要である。即ち、高性能な１次元細線素子を作製
するためには、細線寸法の微細化が鍵であった。細線の
厚さ方向の寸法は分視線エピタキシャル成長（ＭＢＥ）
法等を用いて結晶を成長することに依って、分子層数レ
ベルでの制御が可能である。
の高移動度を生かし、超高速デバイスに応用するために
は、細線部に於けるキャリアの１次元性が確保されるこ
とが重要である。即ち、高性能な１次元細線素子を作製
するためには、細線寸法の微細化が鍵であった。細線の
厚さ方向の寸法は分視線エピタキシャル成長（ＭＢＥ）
法等を用いて結晶を成長することに依って、分子層数レ
ベルでの制御が可能である。
【０００６】ところが、従来の細線チャネルはエッチン
グによって形成していたため、幅方向の寸法はリソグラ
フィに於ける解像度によって決ってしまう。電子線（Ｅ
Ｂ）リソグラフィを用いた場合、この細線幅の寸法は現
時点では、０．１μｍ程度が限界である。このサイズ
は、電子の波長（〜１００オングストローム程度）より
一桁大きいものであり、このことが１次元電子を用いた
半導体装置を作製する上でのネックとなっていた。
グによって形成していたため、幅方向の寸法はリソグラ
フィに於ける解像度によって決ってしまう。電子線（Ｅ
Ｂ）リソグラフィを用いた場合、この細線幅の寸法は現
時点では、０．１μｍ程度が限界である。このサイズ
は、電子の波長（〜１００オングストローム程度）より
一桁大きいものであり、このことが１次元電子を用いた
半導体装置を作製する上でのネックとなっていた。
【０００７】本発明は、このような問題点に鑑み、リソ
グラフィ技術の精度に依らず１次元電子ガスが形成され
る半導体装置を提供するものである。
グラフィ技術の精度に依らず１次元電子ガスが形成され
る半導体装置を提供するものである。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に、第１の半導体層、該第１の半導体層よ
り電子親和度が大きく電子の共鳴準位が形成される第２
の半導体層、該第２の半導体層より電子新和度が小さく
電子がトンネル効果で通過できる厚さを有する第３の半
導体層、該第３の半導体層より電子親和度が大きくｎ形
不純物がドープされた第４の半導体層が順次積層された
半導体構造上に、第１のショットキー電極を挟んでソー
ス電極とドレイン電極が形成され、前記ソース電極から
前記ドレイン電極に向かう方向とは垂直な方向に、前記
第１のショットキー電極を挟んで第２、第３のショット
キー電極が対向して形成されていることを特徴とする。
半導体基板上に、第１の半導体層、該第１の半導体層よ
り電子親和度が大きく電子の共鳴準位が形成される第２
の半導体層、該第２の半導体層より電子新和度が小さく
電子がトンネル効果で通過できる厚さを有する第３の半
導体層、該第３の半導体層より電子親和度が大きくｎ形
不純物がドープされた第４の半導体層が順次積層された
半導体構造上に、第１のショットキー電極を挟んでソー
ス電極とドレイン電極が形成され、前記ソース電極から
前記ドレイン電極に向かう方向とは垂直な方向に、前記
第１のショットキー電極を挟んで第２、第３のショット
キー電極が対向して形成されていることを特徴とする。
【０００９】ここで、前記第１の半導体層と第３の半導
体層の少なくとも一方には、少なくとも１層のｎ形不純
物がドープされた半導体層が含まれることを特徴とす
る。
体層の少なくとも一方には、少なくとも１層のｎ形不純
物がドープされた半導体層が含まれることを特徴とす
る。
【００１０】または半導体基板上に、第１の半導体層、
該第１の半導体層より電子親和度が大きく電子の共鳴準
位が形成される第２の半導体層、該第２の半導体層より
電子親和度が小さく電子がトンネル効果で通過できる厚
さを有する第３の半導体層、該第３の半導体層より電子
親和度が大きくｎ形不純物がドープされた第４の半導体
層が順次積層された半導体層構造上に、第１のショット
キー電極を挟んで片側にはソース電極が、その反対側に
は複数のドレイン電極が形成され、前記ソース電極から
前記複数のドレイン電極に向かう方向とは垂直な方向
に、前記第１のショットキー電極を挟んで第２、第３の
ショットキー電極が対向して形成されていることを特徴
とする。
該第１の半導体層より電子親和度が大きく電子の共鳴準
位が形成される第２の半導体層、該第２の半導体層より
電子親和度が小さく電子がトンネル効果で通過できる厚
さを有する第３の半導体層、該第３の半導体層より電子
親和度が大きくｎ形不純物がドープされた第４の半導体
層が順次積層された半導体層構造上に、第１のショット
キー電極を挟んで片側にはソース電極が、その反対側に
は複数のドレイン電極が形成され、前記ソース電極から
前記複数のドレイン電極に向かう方向とは垂直な方向
に、前記第１のショットキー電極を挟んで第２、第３の
ショットキー電極が対向して形成されていることを特徴
とする。
【００１１】または半導体基板上に、第１の半導体層、
該第１の半導体層より電子親和度が大きく電子の共鳴準
位が形成される第２の半導体層、該第２の半導体層より
電子親和度が小さく電子がトンネル効果で通過できる厚
さを有する第３の半導体層、該第３の半導体層より電子
親和度が大きくｎ形不純物がドープされた第４の半導体
層が順次積層された半導体層構造上に、第１のショット
キー電極を挟んで片側には複数のソース電極が、その反
対側には複数のドレイン電極が形成され、前記複数のソ
ース電極から前記複数のドレイン電極に向かう方向とは
垂直な方向に、前記第１のショットキー電極を挟んで第
２、第３のショットキー電極が対向して形成されている
ことを特徴とする半導体装置、または、半導体基板上
に、第１の半導体層、該第１の半導体層より電子親和度
が大きく電子の共鳴準位が形成される第２の半導体層、
該第２の半導体層より電子親和度が小さく電子がトンネ
ル効果で通過できる厚さを有する第３の半導体層、該第
３の半導体層より電子親和度が大きくｎ形不純物がドー
プされた第４の半導体層が順次積層された半導体層構造
上に、複数のオーム性電極が形成され、該複数のオーム
性電極を結ぶ形で放射線形状の第１のショットキー電極
が形成され、更に、前記複数のオーム性電極と前記第１
のショットキー電極で囲まれた複数の領域には、各々、
ショットキー電極が形成されていることを特徴とする。
該第１の半導体層より電子親和度が大きく電子の共鳴準
位が形成される第２の半導体層、該第２の半導体層より
電子親和度が小さく電子がトンネル効果で通過できる厚
さを有する第３の半導体層、該第３の半導体層より電子
親和度が大きくｎ形不純物がドープされた第４の半導体
層が順次積層された半導体層構造上に、第１のショット
キー電極を挟んで片側には複数のソース電極が、その反
対側には複数のドレイン電極が形成され、前記複数のソ
ース電極から前記複数のドレイン電極に向かう方向とは
垂直な方向に、前記第１のショットキー電極を挟んで第
２、第３のショットキー電極が対向して形成されている
ことを特徴とする半導体装置、または、半導体基板上
に、第１の半導体層、該第１の半導体層より電子親和度
が大きく電子の共鳴準位が形成される第２の半導体層、
該第２の半導体層より電子親和度が小さく電子がトンネ
ル効果で通過できる厚さを有する第３の半導体層、該第
３の半導体層より電子親和度が大きくｎ形不純物がドー
プされた第４の半導体層が順次積層された半導体層構造
上に、複数のオーム性電極が形成され、該複数のオーム
性電極を結ぶ形で放射線形状の第１のショットキー電極
が形成され、更に、前記複数のオーム性電極と前記第１
のショットキー電極で囲まれた複数の領域には、各々、
ショットキー電極が形成されていることを特徴とする。
【００１２】または、半導体基板上に、第１の半導体
層、該第１の半導体層より電子親和度が大きく電子の共
鳴準位が形成される第２の半導体層、該第２の半導体層
より電子親和度が小さく電子がトンネル効果で通過でき
る厚さを有する第３の半導体層、該第３の半導体層より
電子親和度が大きくｎ形不純物がドープされた第４の半
導体層が順次積層された半導体層構造上に、リング形状
を有する第１のショットキー電極を挟んでソース電極に
向かう方向とは垂直な方向に、前記第１のショットキー
電極を挟んで第２、第３のショットキー電極が対向して
形成され、更に、前記第１のショットキー電極のリング
内には第４のショットキー電極が形成されていることを
特徴とする。
層、該第１の半導体層より電子親和度が大きく電子の共
鳴準位が形成される第２の半導体層、該第２の半導体層
より電子親和度が小さく電子がトンネル効果で通過でき
る厚さを有する第３の半導体層、該第３の半導体層より
電子親和度が大きくｎ形不純物がドープされた第４の半
導体層が順次積層された半導体層構造上に、リング形状
を有する第１のショットキー電極を挟んでソース電極に
向かう方向とは垂直な方向に、前記第１のショットキー
電極を挟んで第２、第３のショットキー電極が対向して
形成され、更に、前記第１のショットキー電極のリング
内には第４のショットキー電極が形成されていることを
特徴とする。
【００１３】
【実施例】（第一の実施例）図１に本発明による半導体
装置の実施例の素子構造図を示す。図に於て、１はＳ．
Ｉ．（半絶縁性）ＧａＡｓ基板、２はノンドープＧａＡ
ｓバッファ層、３はノンドープＡｌＧａＡｓ層、４はノ
ンドープＧａＡｓ量子井戸層、５はノンドープＡｌＧａ
Ａｓポテンシャルバリア層、６はｎ+ ＧａＡｓキャップ
層、７Ｓはソース電極、７Ｄはドレイン電極、８Ａと８
Ｂはショットキー電極、９はゲート電極である。
装置の実施例の素子構造図を示す。図に於て、１はＳ．
Ｉ．（半絶縁性）ＧａＡｓ基板、２はノンドープＧａＡ
ｓバッファ層、３はノンドープＡｌＧａＡｓ層、４はノ
ンドープＧａＡｓ量子井戸層、５はノンドープＡｌＧａ
Ａｓポテンシャルバリア層、６はｎ+ ＧａＡｓキャップ
層、７Ｓはソース電極、７Ｄはドレイン電極、８Ａと８
Ｂはショットキー電極、９はゲート電極である。
【００１４】この様な素子は以下のようにして作製され
る。まずＳ．Ｉ．ＧａＡｓ基板１上に例えば、ＭＢＥ法
により、次のような層を順次成長する。
る。まずＳ．Ｉ．ＧａＡｓ基板１上に例えば、ＭＢＥ法
により、次のような層を順次成長する。
【００１５】ノンドープＧａＡｓ層２…厚さ１μｍ ノンドープＡｌ0 . 3 Ｇａ0 . 7 Ａｓ層３…１０００オ
ングストローム（以下Ａとする） ノンドープＧａＡｓ層４…３０Ａ ノンドープＡｌＧａＡｓ層５…５０Ａ ｎ形ＧａＡｓ層（ドナー濃度１×１０1 8 ／ｃｍ3 ）６
…５０Ａ ｎ形ＧａＡｓキャップ層６上にはソース電極７Ｓとドレ
イン電極７Ｄを蒸着に依って形成した後、アロイ処理に
よってオーム性接触をとる。ソース電極とドレイン電極
で挟まれた領域にはショットキーゲート電極９を、ゲー
ト電極９を挟んでソース・ドレイン方向とは直行する方
向にはショットキー電極８Ａと８Ｂを形成する。
ングストローム（以下Ａとする） ノンドープＧａＡｓ層４…３０Ａ ノンドープＡｌＧａＡｓ層５…５０Ａ ｎ形ＧａＡｓ層（ドナー濃度１×１０1 8 ／ｃｍ3 ）６
…５０Ａ ｎ形ＧａＡｓキャップ層６上にはソース電極７Ｓとドレ
イン電極７Ｄを蒸着に依って形成した後、アロイ処理に
よってオーム性接触をとる。ソース電極とドレイン電極
で挟まれた領域にはショットキーゲート電極９を、ゲー
ト電極９を挟んでソース・ドレイン方向とは直行する方
向にはショットキー電極８Ａと８Ｂを形成する。
【００１６】図２は本実施例の等価回路を説明する図で
ある。ショットキー電極８Ａと８Ｂを含む面に於ける素
子断面図とそれを等価回路で表現したものを各々図２
（ａ），（ｂ）に示す。キャップ層５は表面空乏層厚よ
り薄いので、キャップ層の電極間領域ではキャリアは完
全に空乏化し、ｎ形ＧａＡｓ中を電流は流れない。バッ
ファ層２を構成するノンドープＧａＡｓは抵抗体とみな
され、ゲート電極９下のキャップ層６−ＡｌＧａＡｓ層
５−ＧａＡｓ層４−ＡｌＧａＡｓ層３−ＧａＡｓ層２で
構成される領域は共鳴トンネルダイオードとみなされる
ので、この様な素子は図２（ｂ）のような分布定数等価
回路で記述される。
ある。ショットキー電極８Ａと８Ｂを含む面に於ける素
子断面図とそれを等価回路で表現したものを各々図２
（ａ），（ｂ）に示す。キャップ層５は表面空乏層厚よ
り薄いので、キャップ層の電極間領域ではキャリアは完
全に空乏化し、ｎ形ＧａＡｓ中を電流は流れない。バッ
ファ層２を構成するノンドープＧａＡｓは抵抗体とみな
され、ゲート電極９下のキャップ層６−ＡｌＧａＡｓ層
５−ＧａＡｓ層４−ＡｌＧａＡｓ層３−ＧａＡｓ層２で
構成される領域は共鳴トンネルダイオードとみなされる
ので、この様な素子は図２（ｂ）のような分布定数等価
回路で記述される。
【００１７】ここで、ショットキー電極８Ａに対して、
ゲート電極９とゲート電極８Ｂに各々ＶＧＡ、ＶＢＡと
いう正の電圧を印加する。図２（ｂ）の等価回路で考え
ると、ダイオードの両端に加わる電圧はショットキー電
極８Ａから８Ｂに向かうに従って増加する。このこと
は、ゲート電極内では電位は一定値に固定されるが、バ
ッファ層中の電位は場所と共に変化することに対応す
る。このため、ゲート９下のポテンシャルバンドプロフ
ィルはショットキー電極８Ａから８Ｂへ向かうにつれて
変化する。
ゲート電極９とゲート電極８Ｂに各々ＶＧＡ、ＶＢＡと
いう正の電圧を印加する。図２（ｂ）の等価回路で考え
ると、ダイオードの両端に加わる電圧はショットキー電
極８Ａから８Ｂに向かうに従って増加する。このこと
は、ゲート電極内では電位は一定値に固定されるが、バ
ッファ層中の電位は場所と共に変化することに対応す
る。このため、ゲート９下のポテンシャルバンドプロフ
ィルはショットキー電極８Ａから８Ｂへ向かうにつれて
変化する。
【００１８】この時のキャップ層６からバッファ層２に
向かう線上のポテンシャルバンドプロフィルを図３に示
す。量子井戸層４内には電子の基底準位Ｅ1 が生成され
る。ショットキー電極８Ａに近い位置（図２（ａ）に於
けるｘ１−ｙ１で示す位置）では、図３（ａ）に示すよ
うに、Ｅ１はキャップ層のフェルミレベルより高いの
で、電子は、ＧａＡｓ層４内には存在できない。ショッ
トキー電極８Ｂに少し近付いたある位置（図２（ａ）に
於けるｘ２−ｙ２の位置）では、図３（ｂ）に示すよう
に、Ｅ１がキャップ層のフェルミレベルに一致するた
め、電子はＧａＡｓ層４に滲み出し、量子井戸内に電子
濃度分布のピークを有する。さらに、ショットキー電極
８Ｂに近い位置（図２（ａ）に於けるｘ３−ｙ３の位
置）では、図３（ｃ）に示すように、Ｅ１はキャップ層
の伝導帯より下になってしまい、やはり電子はＧａＡｓ
層内には存在できない。
向かう線上のポテンシャルバンドプロフィルを図３に示
す。量子井戸層４内には電子の基底準位Ｅ1 が生成され
る。ショットキー電極８Ａに近い位置（図２（ａ）に於
けるｘ１−ｙ１で示す位置）では、図３（ａ）に示すよ
うに、Ｅ１はキャップ層のフェルミレベルより高いの
で、電子は、ＧａＡｓ層４内には存在できない。ショッ
トキー電極８Ｂに少し近付いたある位置（図２（ａ）に
於けるｘ２−ｙ２の位置）では、図３（ｂ）に示すよう
に、Ｅ１がキャップ層のフェルミレベルに一致するた
め、電子はＧａＡｓ層４に滲み出し、量子井戸内に電子
濃度分布のピークを有する。さらに、ショットキー電極
８Ｂに近い位置（図２（ａ）に於けるｘ３−ｙ３の位
置）では、図３（ｃ）に示すように、Ｅ１はキャップ層
の伝導帯より下になってしまい、やはり電子はＧａＡｓ
層内には存在できない。
【００１９】ここで、ゲート電極幅を０．５μｍ、ＶＢ
Ａ＝１Ｖとする。電子の基底準位Ｅ1 がゲート下の電極
８Ａから８Ｂに向かうにつれて１Ｖだけシフトしたと考
えると、Ｅ1 がｎ形ＧａＡｓ６に於ける電子エネルギー
（フェルミレベル分約５０ｍｅＶの分布を有する）に一
致した位置だけで共鳴条件が充されるので、電圧がゲー
ト下に均一に加わるとして、ゲート幅の５０／１０００
（＝１／２０）倍の幅でしか電子はしみ出すことが出来
ない。即ち、約２５０オングストローム（Ａ）の幅に電
子は閉じ込められることになり、これは電子波長程度の
サイズである。この様に、ゲート下の量子井戸層４で
は、共鳴条件を充す場所のみに電子が存在し、この条件
はショットキー電極８Ａと８Ｂを含むどの断面をとって
も同じであるから、ソース・ドレイン方向に１次元電子
ガスが生成される。
Ａ＝１Ｖとする。電子の基底準位Ｅ1 がゲート下の電極
８Ａから８Ｂに向かうにつれて１Ｖだけシフトしたと考
えると、Ｅ1 がｎ形ＧａＡｓ６に於ける電子エネルギー
（フェルミレベル分約５０ｍｅＶの分布を有する）に一
致した位置だけで共鳴条件が充されるので、電圧がゲー
ト下に均一に加わるとして、ゲート幅の５０／１０００
（＝１／２０）倍の幅でしか電子はしみ出すことが出来
ない。即ち、約２５０オングストローム（Ａ）の幅に電
子は閉じ込められることになり、これは電子波長程度の
サイズである。この様に、ゲート下の量子井戸層４で
は、共鳴条件を充す場所のみに電子が存在し、この条件
はショットキー電極８Ａと８Ｂを含むどの断面をとって
も同じであるから、ソース・ドレイン方向に１次元電子
ガスが生成される。
【００２０】図４（ａ）、（ｂ）は本実施例の動作時に
於ける、各々、ショットキー電極８Ａと８Ｂを含む面内
及びソース電極７Ｓとドレイン電極７Ｄを含む面内に於
ける素子断面図である。既に述べたように、ショットキ
ー電極８Ａに対して、ゲート電極９とショットキー電極
８Ｂに各々、ＶＧＡ、ＶＢＡという適当な電圧を加える
ことに依って量子井戸層４内に１次元電子ガスが生成さ
れる。この状態で、ソース・ドレイン間に低い電圧ＶＤ
Ｓを印加すると、電子は１次元性を保ったまま伝導す
る。また、キャップ層６は表面空乏層より薄いため、ソ
ース・ゲート間及びゲート・ドレイン間でキャリアは完
全に空乏化し、ｎ形ＧａＡｓ中の伝導はドレイン電流に
は寄与しない。また、ゲート電圧ＶＧＡを負に増加して
いくと、ゲート下のどの場所でも１次元電子ガスが存在
しない状態に遷移する。ゲート電圧によって電流量を変
調できることから、本実施例は１次元電子ガスをキャリ
アとする電界効果トランジスタ（ＦＥＴ）として機能す
る。
於ける、各々、ショットキー電極８Ａと８Ｂを含む面内
及びソース電極７Ｓとドレイン電極７Ｄを含む面内に於
ける素子断面図である。既に述べたように、ショットキ
ー電極８Ａに対して、ゲート電極９とショットキー電極
８Ｂに各々、ＶＧＡ、ＶＢＡという適当な電圧を加える
ことに依って量子井戸層４内に１次元電子ガスが生成さ
れる。この状態で、ソース・ドレイン間に低い電圧ＶＤ
Ｓを印加すると、電子は１次元性を保ったまま伝導す
る。また、キャップ層６は表面空乏層より薄いため、ソ
ース・ゲート間及びゲート・ドレイン間でキャリアは完
全に空乏化し、ｎ形ＧａＡｓ中の伝導はドレイン電流に
は寄与しない。また、ゲート電圧ＶＧＡを負に増加して
いくと、ゲート下のどの場所でも１次元電子ガスが存在
しない状態に遷移する。ゲート電圧によって電流量を変
調できることから、本実施例は１次元電子ガスをキャリ
アとする電界効果トランジスタ（ＦＥＴ）として機能す
る。
【００２１】（第二の実施例）図５に変発明による第二
の実施例の素子構造図を示す。図５に於て、符号１、
２、３、４、６、７ｓ、７Ｄ、８Ｂ、９は図１に於ける
のと同じ意味である。５５はｎ形ＡｌＧａＡｓ層（ドナ
ー濃度３×１０1 8 ／ｃｍ3 ）である。本実施例の特徴
は、ポテンシャルバリア層ｎ形不純物をドーピングして
あることであり、このｎ形ＡｌＧａＡｓ層が電子供給層
として働き、電流駆動能力が向上する。また、本実施例
では、ソース電極とドレイン電極で挟まれた領域のｎ形
ＧａＡｓ層６を表面空乏層厚以下の厚みを残してエッチ
ング除去することにより形成されたリアス部に、ショッ
トキー電極８Ａ、８Ｂ及びゲート電極９が形成されてい
る。こうすることに依ってキャップ層６中の伝導の影響
を排除している。
の実施例の素子構造図を示す。図５に於て、符号１、
２、３、４、６、７ｓ、７Ｄ、８Ｂ、９は図１に於ける
のと同じ意味である。５５はｎ形ＡｌＧａＡｓ層（ドナ
ー濃度３×１０1 8 ／ｃｍ3 ）である。本実施例の特徴
は、ポテンシャルバリア層ｎ形不純物をドーピングして
あることであり、このｎ形ＡｌＧａＡｓ層が電子供給層
として働き、電流駆動能力が向上する。また、本実施例
では、ソース電極とドレイン電極で挟まれた領域のｎ形
ＧａＡｓ層６を表面空乏層厚以下の厚みを残してエッチ
ング除去することにより形成されたリアス部に、ショッ
トキー電極８Ａ、８Ｂ及びゲート電極９が形成されてい
る。こうすることに依ってキャップ層６中の伝導の影響
を排除している。
【００２２】（第三の実施例）図６に本発明による半導
体装置の第三の実施例の素子構造図を示す。図６に於
て、符号１、３、４、７Ｓ、８Ａ、８Ｂ、９は図１に於
けるのと同じ意味である。図６に於て、６２はｎ- Ｇａ
Ａｓ層でバッファ層を形成し、６５はｎ形ＡｌＧａＡｓ
電子供給層、６６はｎ+ ＧａＡｓキャップ層、６７ＤＢ
は各々ドレイン電極である。
体装置の第三の実施例の素子構造図を示す。図６に於
て、符号１、３、４、７Ｓ、８Ａ、８Ｂ、９は図１に於
けるのと同じ意味である。図６に於て、６２はｎ- Ｇａ
Ａｓ層でバッファ層を形成し、６５はｎ形ＡｌＧａＡｓ
電子供給層、６６はｎ+ ＧａＡｓキャップ層、６７ＤＢ
は各々ドレイン電極である。
【００２３】この様な素子は以下のようにして作製され
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、ＭＢＥ法によ
り、次の各層を順次成長する。
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、ＭＢＥ法によ
り、次の各層を順次成長する。
【００２４】ｎ- ＧａＡｓ層（ドナー濃度１×１０1 6
／ｃｍ3 ）６２…２０００ ノンドープＡｌ0 . 3 Ｇａ0 . 7 Ａｓ層３…１０００ ノンドープＧａＡｓ層４…３０ ｎ形Ａｌ0 . 3 Ｇａ0 . 7 Ａｓ層（ドナー濃度３×１０
1 8 ／ｃｍ3 ）６５…５０ ｎ形ＧａＡｓ層（ドナー濃度５×１０1 8 ／ｃｍ3 ）６
６…５００ ｎ形ＧａＡｓキャップ層６６上にはソース電極７Ｓとド
レイン電極６７ＤＡと６７ＤＢを蒸着に依って形成した
後、アロイ処理によってオーム性接触をとる。ここで、
本実施例ではバッファ層６２が低濃度のｎ層となってい
るが、オーム性電極に於けるアロイシンター深さをノン
ドープＡｌＧａＡｓ層３中までと浅くすることによっ
て、バッファ層中の電子の伝導の寄与を阻止する。ソー
ス電極と２個のドレイン電極で挟まれた領域のｎ形Ｇａ
Ａｓ層６６を表面空乏層厚以下の厚みを残してエッチン
グ除去することにより形成されたリセス部に、ショット
キーゲート電極９とこのゲート電極を挟んでソース・ド
レイン方向とは直行する方向にショットキー電極８Ａと
８Ｂを形成する。
／ｃｍ3 ）６２…２０００ ノンドープＡｌ0 . 3 Ｇａ0 . 7 Ａｓ層３…１０００ ノンドープＧａＡｓ層４…３０ ｎ形Ａｌ0 . 3 Ｇａ0 . 7 Ａｓ層（ドナー濃度３×１０
1 8 ／ｃｍ3 ）６５…５０ ｎ形ＧａＡｓ層（ドナー濃度５×１０1 8 ／ｃｍ3 ）６
６…５００ ｎ形ＧａＡｓキャップ層６６上にはソース電極７Ｓとド
レイン電極６７ＤＡと６７ＤＢを蒸着に依って形成した
後、アロイ処理によってオーム性接触をとる。ここで、
本実施例ではバッファ層６２が低濃度のｎ層となってい
るが、オーム性電極に於けるアロイシンター深さをノン
ドープＡｌＧａＡｓ層３中までと浅くすることによっ
て、バッファ層中の電子の伝導の寄与を阻止する。ソー
ス電極と２個のドレイン電極で挟まれた領域のｎ形Ｇａ
Ａｓ層６６を表面空乏層厚以下の厚みを残してエッチン
グ除去することにより形成されたリセス部に、ショット
キーゲート電極９とこのゲート電極を挟んでソース・ド
レイン方向とは直行する方向にショットキー電極８Ａと
８Ｂを形成する。
【００２５】図２及び図３によれば、電極８Ａに対して
電極８Ｂに正電圧ＶＢＡを印加した状態では、ゲート電
極とバッファ層間に加わる電圧は電極８Ａから電極８Ｂ
に向かうに従って増加し、この電圧が量子井戸の共鳴条
件に一致する場所でのみ１次元電子ガスが生成される。
従って、ＶＧＡが一定という条件の下でゲート電圧ＶＧ
Ａを正に増加させると、この共鳴条件の生じる位置は電
極８Ｂに向かって移動する。本実施例では、ソース電極
７Ｓに対向して二つのドレイン電極６７ＤＡと６７ＤＢ
が設けられている。ここで、電極８Ａに対して電極８Ｂ
に正電圧ＶＢＡを印加した状態で、ゲート電圧ＶＧＡを
正に増加させる。図７は本実施例の動作原理を説明する
図であり、この半導体装置を基板に垂直な方向からみた
際の電極配置及び配線を示している。
電極８Ｂに正電圧ＶＢＡを印加した状態では、ゲート電
極とバッファ層間に加わる電圧は電極８Ａから電極８Ｂ
に向かうに従って増加し、この電圧が量子井戸の共鳴条
件に一致する場所でのみ１次元電子ガスが生成される。
従って、ＶＧＡが一定という条件の下でゲート電圧ＶＧ
Ａを正に増加させると、この共鳴条件の生じる位置は電
極８Ｂに向かって移動する。本実施例では、ソース電極
７Ｓに対向して二つのドレイン電極６７ＤＡと６７ＤＢ
が設けられている。ここで、電極８Ａに対して電極８Ｂ
に正電圧ＶＢＡを印加した状態で、ゲート電圧ＶＧＡを
正に増加させる。図７は本実施例の動作原理を説明する
図であり、この半導体装置を基板に垂直な方向からみた
際の電極配置及び配線を示している。
【００２６】ＶＧＡが低いとき（ＶＧＡ＝ＶＧＡ１）に
は、図７（ａ）の破線で示すように、ゲート９下の電極
８Ａに近い位置で共鳴条件が成り立つため、ソース７Ｓ
とドレイン６７ＤＡの間に１次元電子ガスが生成され
る。ＶＧＡを増加していきＶＧＡ＝ＶＧＡ２となったと
き、図７（ｂ）の破線のように、ゲート９下の電極８Ｂ
に近い位置で共鳴条件が充され、ソース７Ｓとドレイン
６７ＤＢの間に１次元電子ガスが生成されるようにな
る。したがって、電圧ＶＧＡの値によってドレイン電流
の経路をドレイン６７ＤＡと６７ＤＢに振り分けるスイ
ッチング素子を実現できる。
は、図７（ａ）の破線で示すように、ゲート９下の電極
８Ａに近い位置で共鳴条件が成り立つため、ソース７Ｓ
とドレイン６７ＤＡの間に１次元電子ガスが生成され
る。ＶＧＡを増加していきＶＧＡ＝ＶＧＡ２となったと
き、図７（ｂ）の破線のように、ゲート９下の電極８Ｂ
に近い位置で共鳴条件が充され、ソース７Ｓとドレイン
６７ＤＢの間に１次元電子ガスが生成されるようにな
る。したがって、電圧ＶＧＡの値によってドレイン電流
の経路をドレイン６７ＤＡと６７ＤＢに振り分けるスイ
ッチング素子を実現できる。
【００２７】（第四の実施例）図８に本発明による半導
体装置の第四の実施例の素子構造図を示す。図８に於
て、符号１、２、４、８Ａ、８Ｂ、９は図１に於けるの
と同じ意味である。図８に於て、８２はｎ- ＧａＡｓ層
のバッファ層、８５はｎ形ＡｌＧａＡｓ電子供給層、８
６はｎ+ ＧａＡｓキャップ層、８７ＳＡ、８７ＳＢ、８
７ＳＣは各々ソース電極であり、８７ＤＡと８７ＤＢは
各々ドレイン電極である。
体装置の第四の実施例の素子構造図を示す。図８に於
て、符号１、２、４、８Ａ、８Ｂ、９は図１に於けるの
と同じ意味である。図８に於て、８２はｎ- ＧａＡｓ層
のバッファ層、８５はｎ形ＡｌＧａＡｓ電子供給層、８
６はｎ+ ＧａＡｓキャップ層、８７ＳＡ、８７ＳＢ、８
７ＳＣは各々ソース電極であり、８７ＤＡと８７ＤＢは
各々ドレイン電極である。
【００２８】この様な素子は以下のようにして作製され
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、ＭＢＥ法によ
り、次の各層を順次成長する。
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、ＭＢＥ法によ
り、次の各層を順次成長する。
【００２９】ｎ- ＧａＡｓ層（ドナー濃度１×１０1 6
／ｃｍ3 ）８２…２０００ ノンドープＡｌ0 . 3 Ｇａ0 . 7 Ａｓ層３…１０００ ノンドープＧａＡｓ層４…３０ ｎ形ＡｌＧａＡｓ層（ドナー濃度３×１０1 8 ／ｃ
ｍ3 ）８５…５０ ｎ形ＧａＡｓ層（ドナー濃度５×１０1 8 ／ｃｍ3 ）８
６…５００ ｎ形ＧａＡｓキャップ層８６上にはソース電極８７Ｓ
Ａ、８７ＳＢ、８７ＳＣとドレイン電極８７ＤＡと８７
ＤＢを蒸着に依って形成した後、アロイ処理によってオ
ーム性接触をとる。ここで、本実施例ではバッファ層が
低濃度のｎ層となっているが、オーム性電極に於けるア
ロイシンター深さをノンドープＡｌＧａＡｓ層３中まで
と浅くすることによって、バッファ層中の電子の伝導の
寄与を阻止する。３個のソース電極と２個のドレイン電
極で挟まれた領域のｎ形ＧａＡｓ層８６を表面空乏層厚
以下の厚みを残してエッチング除去することにより形成
されたリセス部に、ショットキーゲート電極９とこのゲ
ート電極を挟んでソース・ドレイン方向とは直行する方
向にショットキー電極８Ａと８Ｂを形成する。
／ｃｍ3 ）８２…２０００ ノンドープＡｌ0 . 3 Ｇａ0 . 7 Ａｓ層３…１０００ ノンドープＧａＡｓ層４…３０ ｎ形ＡｌＧａＡｓ層（ドナー濃度３×１０1 8 ／ｃ
ｍ3 ）８５…５０ ｎ形ＧａＡｓ層（ドナー濃度５×１０1 8 ／ｃｍ3 ）８
６…５００ ｎ形ＧａＡｓキャップ層８６上にはソース電極８７Ｓ
Ａ、８７ＳＢ、８７ＳＣとドレイン電極８７ＤＡと８７
ＤＢを蒸着に依って形成した後、アロイ処理によってオ
ーム性接触をとる。ここで、本実施例ではバッファ層が
低濃度のｎ層となっているが、オーム性電極に於けるア
ロイシンター深さをノンドープＡｌＧａＡｓ層３中まで
と浅くすることによって、バッファ層中の電子の伝導の
寄与を阻止する。３個のソース電極と２個のドレイン電
極で挟まれた領域のｎ形ＧａＡｓ層８６を表面空乏層厚
以下の厚みを残してエッチング除去することにより形成
されたリセス部に、ショットキーゲート電極９とこのゲ
ート電極を挟んでソース・ドレイン方向とは直行する方
向にショットキー電極８Ａと８Ｂを形成する。
【００３０】既に述べたように、電極８Ａに対して電極
８Ｂに正電圧ＶＢＡを印加した状態で、ゲート電圧ＶＧ
Ａを正に増加させると、この共鳴条件の生じる位置は電
極８Ａから８Ｂに向かう方向に移動する。本実施例で
は、３個のソース電極８７ＳＡ、８７ＳＢ、８７ＳＣに
対向して２個のドレイン電極６７ＤＡと６７ＤＢが設け
られている。
８Ｂに正電圧ＶＢＡを印加した状態で、ゲート電圧ＶＧ
Ａを正に増加させると、この共鳴条件の生じる位置は電
極８Ａから８Ｂに向かう方向に移動する。本実施例で
は、３個のソース電極８７ＳＡ、８７ＳＢ、８７ＳＣに
対向して２個のドレイン電極６７ＤＡと６７ＤＢが設け
られている。
【００３１】図９は本実施例の動作原理を説明する図で
あり、この半導体装置を基板に垂直な方向からみた際の
電極配置及び配線を示している。ＶＧＡが低いとき（Ｖ
ＧＡ＝ＶＧＡ１）には、図９（ａ）に示すように、ゲー
ト９下の電極８Ａに近い位置で共鳴条件が成り立つた
め、ソース８７ＳＡとドレイン８７ＤＡの間に１次元電
子ガスが生成される。１次元電子ガスの生成される位置
は、ＶＧＡ＝ＶＧＡ２（＞ＶＧＡ１）では、ソース８７
ＳＢとドレイン８７ＤＡ間（図９（ｂ））、ＶＧ＝ＶＧ
Ａ３（．ＶＧＡ２）では、ソース８７ＳＢとドレイン８
７ＤＢ間（図９（ｃ））へと移動し、更にＶＧＡを増加
し、ＶＧＡ＝ＶＧＡ４（＞ＶＧＡ３）になると、ソース
８７ＳＣと８７ＤＢ間に移動する（図９（ｄ））。ここ
で、ソース８７ＳＡ、８７ＳＢ、８７ＳＣを各々端子
Ａ、Ｂ、Ａに接続し、ドレイン８７ＤＡ、８７ＤＢを各
々端子Ａ’、Ｂ’に接続すると、電圧ＶＧＡの値によっ
て電流経路をＡ’→Ａ、Ａ’→Ｂ、Ｂ’→Ｂ、Ｂ’→Ａ
という順に変えられるスイッチング素子を実現できる。
あり、この半導体装置を基板に垂直な方向からみた際の
電極配置及び配線を示している。ＶＧＡが低いとき（Ｖ
ＧＡ＝ＶＧＡ１）には、図９（ａ）に示すように、ゲー
ト９下の電極８Ａに近い位置で共鳴条件が成り立つた
め、ソース８７ＳＡとドレイン８７ＤＡの間に１次元電
子ガスが生成される。１次元電子ガスの生成される位置
は、ＶＧＡ＝ＶＧＡ２（＞ＶＧＡ１）では、ソース８７
ＳＢとドレイン８７ＤＡ間（図９（ｂ））、ＶＧ＝ＶＧ
Ａ３（．ＶＧＡ２）では、ソース８７ＳＢとドレイン８
７ＤＢ間（図９（ｃ））へと移動し、更にＶＧＡを増加
し、ＶＧＡ＝ＶＧＡ４（＞ＶＧＡ３）になると、ソース
８７ＳＣと８７ＤＢ間に移動する（図９（ｄ））。ここ
で、ソース８７ＳＡ、８７ＳＢ、８７ＳＣを各々端子
Ａ、Ｂ、Ａに接続し、ドレイン８７ＤＡ、８７ＤＢを各
々端子Ａ’、Ｂ’に接続すると、電圧ＶＧＡの値によっ
て電流経路をＡ’→Ａ、Ａ’→Ｂ、Ｂ’→Ｂ、Ｂ’→Ａ
という順に変えられるスイッチング素子を実現できる。
【００３２】（第五の実施例）図１０に本発明による半
導体装置の第五の実施例の素子構造図を示す。図１０に
於て、符号１、２、３は図１に於けるのと同じ意味であ
る。図１０に於て、１０４はｉ−ＩｎＧａＡｓ層で量子
井戸層を形成し、１０５はノンドープＡｌＧａＡｓ層、
１０６はｎ+ ＧａＡｓキャップ層、１０７Ｓはソース電
極、１０７ＤＡと１０７ＤＢは各々ドレイン電極であ
る。１０９はＹ字形状のゲート電極でソース１０７Ｓ、
ドレイン１０７ＤＡ及び１０７ＤＢを結ぶ様に形成され
ている。ゲート電極１０９と電極１０７Ｓ、１０７ＤＡ
で囲まれた領域、ゲート電極１０９と電極１０７Ｓ、１
０７ＤＢで囲まれた領域、及びゲート電極１０９と電極
１０７ＤＡ、１０７ＤＢで囲まれた領域には各々ショッ
トキー電極１０８Ａ、１０８Ｂ、１０８Ｃが形成されて
いる。
導体装置の第五の実施例の素子構造図を示す。図１０に
於て、符号１、２、３は図１に於けるのと同じ意味であ
る。図１０に於て、１０４はｉ−ＩｎＧａＡｓ層で量子
井戸層を形成し、１０５はノンドープＡｌＧａＡｓ層、
１０６はｎ+ ＧａＡｓキャップ層、１０７Ｓはソース電
極、１０７ＤＡと１０７ＤＢは各々ドレイン電極であ
る。１０９はＹ字形状のゲート電極でソース１０７Ｓ、
ドレイン１０７ＤＡ及び１０７ＤＢを結ぶ様に形成され
ている。ゲート電極１０９と電極１０７Ｓ、１０７ＤＡ
で囲まれた領域、ゲート電極１０９と電極１０７Ｓ、１
０７ＤＢで囲まれた領域、及びゲート電極１０９と電極
１０７ＤＡ、１０７ＤＢで囲まれた領域には各々ショッ
トキー電極１０８Ａ、１０８Ｂ、１０８Ｃが形成されて
いる。
【００３３】この様な素子は以下のようにして作製され
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、ＭＢＥ法によ
り、次の各層を順次成長する。
る。Ｓ．Ｉ．ＧａＡｓ基板１上に例えば、ＭＢＥ法によ
り、次の各層を順次成長する。
【００３４】ノンドープＧａＡｓ層２…１μｍ ノンドープＡｌ0 . 3 Ｇａ0 . 7 Ａｓ層３…１０００ ノンドープＩｎ0 . 1 5 Ｇａ0 . 8 5 Ａｓ層１０４…５
０ ノンドープＡｌ0 . 3 Ｇａ0 . 7 Ａｓ層１０５…５０ ｎ形ＧａＡｓ層（ドナー濃度１×１０1 8 ／ｃｍ3 ）１
０６…５０ ここで、量子井戸層を構成するＩｎＧａＡｓと基板のＧ
ａＡｓは格子定数が異なるが、ＩｎＧａＡｓ層の膜厚を
ミスフィット転移が起こる臨界膜厚以下にすることによ
って、弾性歪が格子不整を緩和する歪格子層となり、良
好な界面が形成されることが知られているるＩｎ
0 . 1 5 Ｇａ0 . 8 5 Ａｓに於けるこの臨界膜厚は２０
０程度であるので、量子井戸層１０４の膜厚はこの範囲
内である。ｎ形ＧａＡｓキャップ層１０６上にはソース
電極１０７Ｓとドレイン電極１０７ＤＡと１０７ＤＢを
を蒸着に依って形成した後、アロイ処理によってオーム
性接触をとる。次にショットキーゲート電極１０９及
び、ショツトキー電極１０８Ａ、１０８Ｂ、１０８Ｃを
形成する。ここで、キャップ層１０６表面空乏層厚より
薄いので、キャップ層の電極間領域ではキャリアは完全
に空乏化し、ｎ形ＧａＡｓ中を電流は流れない。
０ ノンドープＡｌ0 . 3 Ｇａ0 . 7 Ａｓ層１０５…５０ ｎ形ＧａＡｓ層（ドナー濃度１×１０1 8 ／ｃｍ3 ）１
０６…５０ ここで、量子井戸層を構成するＩｎＧａＡｓと基板のＧ
ａＡｓは格子定数が異なるが、ＩｎＧａＡｓ層の膜厚を
ミスフィット転移が起こる臨界膜厚以下にすることによ
って、弾性歪が格子不整を緩和する歪格子層となり、良
好な界面が形成されることが知られているるＩｎ
0 . 1 5 Ｇａ0 . 8 5 Ａｓに於けるこの臨界膜厚は２０
０程度であるので、量子井戸層１０４の膜厚はこの範囲
内である。ｎ形ＧａＡｓキャップ層１０６上にはソース
電極１０７Ｓとドレイン電極１０７ＤＡと１０７ＤＢを
を蒸着に依って形成した後、アロイ処理によってオーム
性接触をとる。次にショットキーゲート電極１０９及
び、ショツトキー電極１０８Ａ、１０８Ｂ、１０８Ｃを
形成する。ここで、キャップ層１０６表面空乏層厚より
薄いので、キャップ層の電極間領域ではキャリアは完全
に空乏化し、ｎ形ＧａＡｓ中を電流は流れない。
【００３５】図１１は本実施例の動作原理を説明する図
であり、この半導体装置を基板に垂直な方向からみた際
の電極配置及び配線を示している。ここでは、電極１０
８Ｃに対してゲート１０９に正電圧ＶＧＣを印加した状
態で、電極１０８Ｃに対する電極１０８Ａ及び１０８Ｂ
の電位を変える。先ず、電極１０８Ｂを電極１０８Ｃと
短絡し、適当な電圧ＶＡＣを電極１０８Ａと１０８Ｃ間
に加える。図１１（ａ）に示すように、ゲート１０９下
の電極１０８Ｃと１０８Ａで挟まれた領域及び、電極１
０８Ｂと１０８Ａで挟まれた領域には１次元電子ガスが
生成されるが、電極１０８Ｂと１０８Ｃは等電位なので
１０８Ｂと１０８Ｃで挟まれた領域では共鳴条件が成り
立たず１次元電子ガスは生成しない。したがって、ドレ
イン１０７ＤＡとソース間は導通し、ドレイン１０７Ｄ
Ｂとソース間は絶縁される。逆に、電極１０８Ａを電極
１０８Ｃと短絡し、電圧ＶＢＣ（＝ＶＡＣ）を電極１０
８Ｂと１０８Ｃ間に加えた時には、ドレイン１０７ＤＢ
とソース間が導通し、ドレイン１０７ＤＡとソース間が
絶縁される（図１１（ｂ））。このように、電極１０８
Ａと１０８Ｂの電位によってドレイン電流の経路をドレ
イン１０７ＤＡと１０７ＤＢに振り分けるスイッチング
素子を実現できる。 （第六の実施例）図１２に本発明による半導体装置の第
六の実施例の素子構造図を示す。図１２に於て、１２１
はＳ．Ｉ．ＩｎＰ基板、１２２はノンドープＩｎＡｌＡ
ｓバッファ層、１２４はノンドープＩｎＧａＡｓ量子井
戸層、１２５はノンドープＩｎＡｌＡｓ層、１２６はｎ
+ ＩｎＧａＡｓキャップ層、１２７Ｓはソース電極、１
２７Ｄはドレイン電極である。１２９はリング形状のゲ
ート電極で、そのリングの内部にはショットキー電極１
０８Ｃが、ゲート電極１２９を挟む形でショットキー電
極１２８Ａと１２８Ｂが形成されている。
であり、この半導体装置を基板に垂直な方向からみた際
の電極配置及び配線を示している。ここでは、電極１０
８Ｃに対してゲート１０９に正電圧ＶＧＣを印加した状
態で、電極１０８Ｃに対する電極１０８Ａ及び１０８Ｂ
の電位を変える。先ず、電極１０８Ｂを電極１０８Ｃと
短絡し、適当な電圧ＶＡＣを電極１０８Ａと１０８Ｃ間
に加える。図１１（ａ）に示すように、ゲート１０９下
の電極１０８Ｃと１０８Ａで挟まれた領域及び、電極１
０８Ｂと１０８Ａで挟まれた領域には１次元電子ガスが
生成されるが、電極１０８Ｂと１０８Ｃは等電位なので
１０８Ｂと１０８Ｃで挟まれた領域では共鳴条件が成り
立たず１次元電子ガスは生成しない。したがって、ドレ
イン１０７ＤＡとソース間は導通し、ドレイン１０７Ｄ
Ｂとソース間は絶縁される。逆に、電極１０８Ａを電極
１０８Ｃと短絡し、電圧ＶＢＣ（＝ＶＡＣ）を電極１０
８Ｂと１０８Ｃ間に加えた時には、ドレイン１０７ＤＢ
とソース間が導通し、ドレイン１０７ＤＡとソース間が
絶縁される（図１１（ｂ））。このように、電極１０８
Ａと１０８Ｂの電位によってドレイン電流の経路をドレ
イン１０７ＤＡと１０７ＤＢに振り分けるスイッチング
素子を実現できる。 （第六の実施例）図１２に本発明による半導体装置の第
六の実施例の素子構造図を示す。図１２に於て、１２１
はＳ．Ｉ．ＩｎＰ基板、１２２はノンドープＩｎＡｌＡ
ｓバッファ層、１２４はノンドープＩｎＧａＡｓ量子井
戸層、１２５はノンドープＩｎＡｌＡｓ層、１２６はｎ
+ ＩｎＧａＡｓキャップ層、１２７Ｓはソース電極、１
２７Ｄはドレイン電極である。１２９はリング形状のゲ
ート電極で、そのリングの内部にはショットキー電極１
０８Ｃが、ゲート電極１２９を挟む形でショットキー電
極１２８Ａと１２８Ｂが形成されている。
【００３６】この様な素子は以下のようにして作製され
る。Ｓ．Ｉ．ＩｎＰ基板１２１上に例えば、ＭＢＥ法に
より、次の各層を順次成長する。
る。Ｓ．Ｉ．ＩｎＰ基板１２１上に例えば、ＭＢＥ法に
より、次の各層を順次成長する。
【００３７】ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ
層１２２…１μｍ ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層１２４…５
０ ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１２５…５
０ ｎ形Ｉｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層（ドナー濃度５×
１０1 8 ／ｃｍ3 ）１２６…５０ ｎ形ＩｎＧａＡｓキャップ層１２６上にはソース電極１
２７Ｓとドレイン電極１２７Ｄを蒸着に依って形成した
後、アロイ処理によってオーム性接触をとる。次にショ
ットキーゲート電極１２９及び、ショットキー電極１２
８Ａ、１２８Ｂ、１２８Ｃを形成する。ゲート電極１２
９に於けるリングの内径は０．２５μｍ程度である。こ
こで、キャップ層１２６は表面空乏層より薄いので、キ
ャップ層の電極間領域ではキャリアは完全に空乏化し、
ｎ形ＩｎＧａＡｓ中を電流は流れない。
層１２２…１μｍ ノンドープＩｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層１２４…５
０ ノンドープＩｎ0 . 5 2 Ａｌ0 . 4 8 Ａｓ層１２５…５
０ ｎ形Ｉｎ0 . 5 3 Ｇａ0 . 4 7 Ａｓ層（ドナー濃度５×
１０1 8 ／ｃｍ3 ）１２６…５０ ｎ形ＩｎＧａＡｓキャップ層１２６上にはソース電極１
２７Ｓとドレイン電極１２７Ｄを蒸着に依って形成した
後、アロイ処理によってオーム性接触をとる。次にショ
ットキーゲート電極１２９及び、ショットキー電極１２
８Ａ、１２８Ｂ、１２８Ｃを形成する。ゲート電極１２
９に於けるリングの内径は０．２５μｍ程度である。こ
こで、キャップ層１２６は表面空乏層より薄いので、キ
ャップ層の電極間領域ではキャリアは完全に空乏化し、
ｎ形ＩｎＧａＡｓ中を電流は流れない。
【００３８】図１３は本実施例の動作原理を説明する図
であり、この半導体装置を基板に垂直な方向からみた際
の電極配線及び配線を示している。ここでは、電極１２
８Ａと１２８Ｂを等電位とし、ゲート１２９と電極１２
８Ａ（１２８Ｂ）間に電圧ＶＧＡを、電極１２８Ｃと１
２８Ａ（１２８Ｂ）間に電圧ＶＣＡを印加する。ここ
で、ＶＧＡとＶＣＡを適当に選ぶことによって、既に述
べたような原理によって、ゲート電極１２９下に１次元
電子ガスが形成される。ゲート電極がリング形状を有す
ることから、１次元電子の領域もリング状となる。電子
の存在する領域はゲート下の共鳴条件を充たす位置に限
られるので、電子はゲートのリング幅より狭い領域に閉
じ込められることになり、リングの太さがある程度広く
ても、１次元電子ガスが生成可能である。したがって、
低温で基板に垂直な向きに磁場を加えることに依って、
ソース・ドレイン間の伝導度が磁場に対して周期的に変
化するアハラノフ・ボーム（Ａｈａｒａｎｏｖ−Ｂｏｈ
ｍ）型素子が構成できる。
であり、この半導体装置を基板に垂直な方向からみた際
の電極配線及び配線を示している。ここでは、電極１２
８Ａと１２８Ｂを等電位とし、ゲート１２９と電極１２
８Ａ（１２８Ｂ）間に電圧ＶＧＡを、電極１２８Ｃと１
２８Ａ（１２８Ｂ）間に電圧ＶＣＡを印加する。ここ
で、ＶＧＡとＶＣＡを適当に選ぶことによって、既に述
べたような原理によって、ゲート電極１２９下に１次元
電子ガスが形成される。ゲート電極がリング形状を有す
ることから、１次元電子の領域もリング状となる。電子
の存在する領域はゲート下の共鳴条件を充たす位置に限
られるので、電子はゲートのリング幅より狭い領域に閉
じ込められることになり、リングの太さがある程度広く
ても、１次元電子ガスが生成可能である。したがって、
低温で基板に垂直な向きに磁場を加えることに依って、
ソース・ドレイン間の伝導度が磁場に対して周期的に変
化するアハラノフ・ボーム（Ａｈａｒａｎｏｖ−Ｂｏｈ
ｍ）型素子が構成できる。
【００３９】ここでリング形状は四角としたが、円形、
楕円や多角形のリングでもよい。
楕円や多角形のリングでもよい。
【００４０】
【発明の効果】以上の詳細な説明から明らかなように、
本発明によれば、リソグラフィ技術の精度に頼らずに１
次元電子ガスを生成できるので、１次元電子ガスＦＥ
Ｔ、各種スイッチング素子やアハラノフ・ボーム素子等
を容易に構成することができる。
本発明によれば、リソグラフィ技術の精度に頼らずに１
次元電子ガスを生成できるので、１次元電子ガスＦＥ
Ｔ、各種スイッチング素子やアハラノフ・ボーム素子等
を容易に構成することができる。
【図１】本発明による半導体装置の第一の実施例の素子
構造図である。
構造図である。
【図２】本発明による半導体装置の第一の実施例の等価
回路を説明するための図である。
回路を説明するための図である。
【図３】本発明による半導体装置の第一の実施例のポテ
ンシャルバンドプロフィルを示す図である。
ンシャルバンドプロフィルを示す図である。
【図４】本発明による半導体装置の第一の実施例の動作
状態を説明するための図である。
状態を説明するための図である。
【図５】本発明による半導体装置の第二の実施例の素子
構造図である。
構造図である。
【図６】本発明による半導体装置の第三の実施例の素子
構造図である。
構造図である。
【図７】本発明による半導体装置の第三の実施例の動作
原理を説明するための図である。
原理を説明するための図である。
【図８】本発明による半導体装置の第四の実施例の素子
構造図である。
構造図である。
【図９】本発明による半導体装置の第四の実施例の動作
原理を説明するための図である。
原理を説明するための図である。
【図１０】本発明による半導体装置の第五の実施例の素
子構造図である。
子構造図である。
【図１１】本発明による半導体装置の第五の実施例の動
作原理を説明するための図である。
作原理を説明するための図である。
【図１２】本発明による半導体装置の第六の実施例の素
子構造図である。
子構造図である。
【図１３】本発明による半導体装置の第六の実施例の動
作原理を説明するための図である。
作原理を説明するための図である。
【図１４】従来の技術による半導体装置の一例の素子構
造図である。
造図である。
１，１４１ Ｓ．Ｉ．ＧａＡｓ基板 ２，４，１４２ ノンドープＧａＡｓ層 ３，５，１０５ ノンドープＡｌＧａＡｓ層 ６，６２，６６，８２，８６，１０６，１４４ ｎ形Ｇ
ａＡｓ層 ７Ｓ，７Ｄ，６７ＤＡ，６７ＤＢ，８７ＳＡ，８７Ｓ
Ｂ，８７ＳＣ，８７ＤＡ，８７ＤＢ，１０７Ｓ，１０７
ＤＡ，１０７ＤＢ，１２７Ｓ，１２７Ｄ，１４５Ｓ，１
４５Ｄ オーム性電極 ８Ａ，８Ｂ，９，１０８Ａ，１０８Ｂ，１０８Ｃ，１０
９，１２８Ａ，１２８Ｂ，１２８Ｃ，１２９，１４６
ショットキー電極 ５５，８５，１４３ ｎ形ＡｌＧａＡｓ層 １０４，１２４ ノンドープＩｎＧａＡｓ層 １２１ Ｓ．Ｉ．ＩｎＰ基板 １２２，１２５ ノンドープＩｎＡｌＡｓ層 １２６ ｎ形ＩｎＧａＡｓ層 ＶＢＡ，ＶＧＡ，ＶＤＳ，ＶＧＡ１，ＶＧＡ２，ＶＧＡ
３，ＶＧＡ４，ＶＡＣ，ＶＧＣ，ＶＢＣ，ＶＣＡ 電圧
源 Ｅ1 電子の基底準位
ａＡｓ層 ７Ｓ，７Ｄ，６７ＤＡ，６７ＤＢ，８７ＳＡ，８７Ｓ
Ｂ，８７ＳＣ，８７ＤＡ，８７ＤＢ，１０７Ｓ，１０７
ＤＡ，１０７ＤＢ，１２７Ｓ，１２７Ｄ，１４５Ｓ，１
４５Ｄ オーム性電極 ８Ａ，８Ｂ，９，１０８Ａ，１０８Ｂ，１０８Ｃ，１０
９，１２８Ａ，１２８Ｂ，１２８Ｃ，１２９，１４６
ショットキー電極 ５５，８５，１４３ ｎ形ＡｌＧａＡｓ層 １０４，１２４ ノンドープＩｎＧａＡｓ層 １２１ Ｓ．Ｉ．ＩｎＰ基板 １２２，１２５ ノンドープＩｎＡｌＡｓ層 １２６ ｎ形ＩｎＧａＡｓ層 ＶＢＡ，ＶＧＡ，ＶＤＳ，ＶＧＡ１，ＶＧＡ２，ＶＧＡ
３，ＶＧＡ４，ＶＡＣ，ＶＧＣ，ＶＢＣ，ＶＣＡ 電圧
源 Ｅ1 電子の基底準位
Claims (6)
- 【請求項１】 半導体基板上に、第１の半導体層、該第
１の半導体層より電子親和度が大きく電子の共鳴準位が
形成される第２の半導体層、該第２の半導体層より電子
親和度が小さく電子がトンネル効果で通過できる厚さを
有する第３の半導体層、該第３の半導体層より電子親和
度が大きくｎ形不純物がドープされた第４の半導体層が
順次積層された半導体層構造上に、第１のショットキー
電極を挟んでソース電極とドレイン電極が形成され、前
記ソース電極から前記ドレイン電極に向かう方向とは垂
直な方向に、前記第１のショットキー電極を挟んで第
２、第３のショットキー電極が対向して形成されている
ことを特徴とする半導体装置。 - 【請求項２】 第１の半導体層と第３の半導体層の少な
くとも一方には、少なくとも１層のｎ形不純物がドープ
された半導体層を含むことを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 半導体基板上に、第１の半導体層、該第
１の半導体層より電子親和度が大きく電子の共鳴準位が
形成される第２の半導体層、該第２の半導体層より電子
親和度が小さく電子がトンネル効果で通過できる厚さを
有する第３の半導体層、該第３の半導体層より電子親和
度が大きくｎ形不純物がドープされた第４の半導体層が
順次積層された半導体層構造上に、第１のショットキー
電極を挟んで片側にはソース電極が、その反対側には複
数のドレイン電極が形成され、前記ソース電極から前記
複数のドレイン電極に向かう方向とは垂直な方向に、前
記第１のショットキー電極を挟んで第２、第３のショッ
トキー電極が対向して形成されていることを特徴とする
半導体装置。 - 【請求項４】 半導体基板上に、第１の半導体層、該第
１の半導体層より電子親和度が大きく電子の共鳴準位が
形成される第２の半導体層、該第２の半導体層より電子
親和度が小さく電子がトンネル効果で通過できる厚さを
有する第３の半導体層、該第３の半導体層より電子親和
度が大きくｎ形不純物がドープされた第４の半導体層が
順次積層された半導体層構造上に、第１のショットキー
電極を挟んで片側には複数のソース電極が、その反対側
には複数のドレイン電極が形成され、前記複数のソース
電極から前記複数のドレイン電極に向かう方向とは垂直
な方向に、前記第１のショットキー電極を挟んで第２、
第３のショットキー電極が対向して形成されていること
を特徴とする半導体装置。 - 【請求項５】 半導体基板上に、第１の半導体層、該第
１の半導体層より電子親和度が大きく電子の共鳴準位が
形成される第２の半導体層、該第２の半導体層より電子
親和度が小さく電子がトンネル効果で通過できる厚さを
有する第３の半導体層、該第３の半導体層より電子親和
度が大きくｎ形不純物がドープされた第４の半導体層が
順次積層された半導体層構造上に、複数のオーム性電極
が形成され、該複数のオーム性電極を結ぶ形で放射線形
状の第１のショットキー電極が形成され、更に、前記複
数のオーム性電極と前記第１のショットキー電極で囲ま
れた複数の領域には、各々、ショットキー電極が形成さ
れていることを特徴とする半導体装置。 - 【請求項６】 半導体基板上に、第１の半導体層、該第
１の半導体層より電子親和度が大きく電子の共鳴準位が
形成される第２の半導体層、該第２の半導体層より電子
親和度が小さく電子がトンネル効果で通過できる厚さを
有する第３の半導体層、該第３の半導体層より電子親和
度が大きくｎ形不純物がドープされた第４の半導体層が
順次積層された半導体層構造上に、リング形状を有する
第１のショットキー電極を挟んでソース電極とドレイン
電極が形成され、前記ソース電極から前記ドレイン電極
に向かう方向とは垂直な方向に、前記第１のショットキ
ー電極を挟んで第２、第３のショットキー電極が対向し
て形成され、更に、前記第１のショットキー電極のリン
グ内には第４のショットキー電極が形成されていること
を特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323502A JP2701633B2 (ja) | 1991-12-09 | 1991-12-09 | 半導体装置 |
| US07/986,695 US5285081A (en) | 1991-12-09 | 1992-12-08 | Field effect transistor having quasi one-dimensional electron gas confined under electron resonance |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3323502A JP2701633B2 (ja) | 1991-12-09 | 1991-12-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211341A JPH05211341A (ja) | 1993-08-20 |
| JP2701633B2 true JP2701633B2 (ja) | 1998-01-21 |
Family
ID=18155412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3323502A Expired - Lifetime JP2701633B2 (ja) | 1991-12-09 | 1991-12-09 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5285081A (ja) |
| JP (1) | JP2701633B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453627A (en) * | 1992-05-14 | 1995-09-26 | Nippon Telegraph And Telephone Corporation | Quantum interference device and complementary logic circuit utilizing thereof |
| JP2554433B2 (ja) * | 1992-12-24 | 1996-11-13 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体装置およびその製造方法 |
| GB9311111D0 (en) * | 1993-05-28 | 1993-07-14 | Hitachi Europ Ltd | Quantum structure devices |
| US5489539A (en) * | 1994-01-10 | 1996-02-06 | Hughes Aircraft Company | Method of making quantum well structure with self-aligned gate |
| US5804842A (en) * | 1995-06-20 | 1998-09-08 | Nec Research Institute, Inc. | Optically writing erasable conductive patterns at a bandgap-engineered heterojunction |
| KR100199024B1 (ko) * | 1995-12-22 | 1999-06-15 | 정선종 | 두개의 비대칭 양자점을 갖는 평면 공명관통 트랜지스터 |
| TWI291734B (en) * | 2002-01-17 | 2007-12-21 | Macronix Int Co Ltd | MOSFET with low junction capacitance |
| US6762094B2 (en) * | 2002-09-27 | 2004-07-13 | Hewlett-Packard Development Company, L.P. | Nanometer-scale semiconductor devices and method of making |
| US20070034909A1 (en) * | 2003-09-22 | 2007-02-15 | James Stasiak | Nanometer-scale semiconductor devices and method of making |
| US20090218563A1 (en) * | 2008-02-28 | 2009-09-03 | Bruce Alvin Gurney | Novel fabrication of semiconductor quantum well heterostructure devices |
| KR100976797B1 (ko) * | 2008-06-20 | 2010-08-20 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| FI122219B (fi) * | 2008-06-23 | 2011-10-14 | Pekka Neittaanmaeki | Järjestely aaltojohdinhaarassa elektronivirran kanavoimiseksi ja vastaava menetelmä |
| JP5441469B2 (ja) * | 2009-03-27 | 2014-03-12 | キヤノン株式会社 | 共振器 |
| EP2736080B1 (en) * | 2011-08-22 | 2017-02-01 | Japan Science and Technology Agency | Spin rectifying device, spin transistor, and spin rectifying method |
| CN109564936B (zh) * | 2016-08-10 | 2023-02-17 | 英特尔公司 | 量子点阵列装置 |
| US11322545B2 (en) | 2018-04-27 | 2022-05-03 | Hewlett Packard Enterprise Development Lp | Vertical JFET device for memristor array interface |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4581621A (en) * | 1984-07-02 | 1986-04-08 | Texas Instruments Incorporated | Quantum device output switch |
| JPH0812927B2 (ja) * | 1988-10-07 | 1996-02-07 | 日本電気株式会社 | 量子細線電界効果トランジスタ |
| US5157467A (en) * | 1990-09-12 | 1992-10-20 | Canon Kabushiki Kaisha | Quantum interference device and method for processing electron waves utilizing real space transfer |
-
1991
- 1991-12-09 JP JP3323502A patent/JP2701633B2/ja not_active Expired - Lifetime
-
1992
- 1992-12-08 US US07/986,695 patent/US5285081A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05211341A (ja) | 1993-08-20 |
| US5285081A (en) | 1994-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970902 |