JP2699644B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に配線層間
膜の平坦化おおび導通孔の製造方法に関する。Description: BACKGROUND OF THE INVENTION The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for flattening a wiring interlayer film and manufacturing a conduction hole.
近年、LSI配線の微細化，多層化にともない。配線層
間膜の平坦化はその重要性を増している。平坦化法とし
てはケイ素化合物のアルコール溶液（以後SOGと記す）
を回転塗布し焼成する方法が一般的である。この方法を
用いた層間膜形成方法を第３図（ａ）〜（ｄ）に従い説
明する。第３図（ａ）は従来の半導体装置の要部の断面
図である。半導体基板31の表面に形成された絶縁膜32上
に形成された下層Al配線33上にプラズマCVD法を用いた
シリコン酸化膜（以下プラズマ酸化膜と記す）34を形成
し、SOG膜35を塗布・焼成により形成し、さらにプラズ
マ酸化膜36を形成して配線層間膜とする。In recent years, with the miniaturization and multilayering of LSI wiring. The planarization of the wiring interlayer film is increasing its importance. As a planarization method, an alcohol solution of a silicon compound (hereinafter referred to as SOG)
Is generally applied by spin coating and baking. An interlayer film forming method using this method will be described with reference to FIGS. 3 (a) to 3 (d). FIG. 3A is a cross-sectional view of a main part of a conventional semiconductor device. A silicon oxide film (hereinafter, referred to as a plasma oxide film) 34 is formed on the lower Al wiring 33 formed on the insulating film 32 formed on the surface of the semiconductor substrate 31 using a plasma CVD method, and an SOG film 35 is applied. -It is formed by firing, and a plasma oxide film 36 is further formed to be a wiring interlayer film.
その後、下層配線と上層配線を接続するための導通孔
を開孔するが、通常ウェットエッチングにより上部にテ
ーパーをつけ、その後異方性ドライエッチングを用いる
方法が一般的である。中間層に用いるSOG膜を第３図
（ｂ）に示すように、配線段差上のSOG膜がなくなるま
でエッチバックして用いる場合もある。Thereafter, a conduction hole for connecting the lower layer wiring and the upper layer wiring is opened. Generally, a method in which an upper portion is tapered by wet etching and then anisotropic dry etching is used. In some cases, the SOG film used for the intermediate layer is etched back until the SOG film on the wiring step disappears, as shown in FIG. 3 (b).
この従来の半導体装置の製造方法では、ウェットエッ
チングがSOG層に達してしまうと、SOG層がエッチングさ
れていまい層間膜中に空洞37ができてしまう（第３図
（ｃ））。この現象はSOGをエッチバックする場合界面
を通して同様のSOG異常エッチングが起きる。このため
上層の絶縁膜の膜厚内でウェットエッチングを止めなけ
ればならない。ところがより良い平坦性を得るために
は、SOGの膜厚、あるいは、SOG下層の絶縁膜膜厚を大き
くする必要がある。後者について説明すると、一般にSO
Gの平坦性は、下層ライン／スペースのライン幅が大き
くなるほど、また、スペース幅が小さくなるほど良くな
る傾向がある。SOG下層の絶縁膜の膜厚を大きくするこ
とは実質的に下層配線のライン幅を大きくスペース幅を
小さくすることになるため平坦性が向上する。In this conventional method for manufacturing a semiconductor device, when wet etching reaches the SOG layer, the SOG layer is not etched, and a cavity 37 is formed in the interlayer film (FIG. 3C). This phenomenon causes similar SOG abnormal etching through the interface when etching back SOG. For this reason, wet etching must be stopped within the thickness of the upper insulating film. However, in order to obtain better flatness, it is necessary to increase the thickness of the SOG or the thickness of the insulating film below the SOG. To explain the latter, generally speaking SO
The flatness of G tends to improve as the line width of the lower layer line / space increases and as the space width decreases. Increasing the thickness of the insulating film below the SOG substantially increases the line width of the lower-layer wiring and decreases the space width, thereby improving the flatness.
いずれにしろ層間膜全体の膜厚は導通孔部の上層アル
ミニウムのカバレジが悪くなるためそれほど大きくでき
ないので、下層絶縁膜やSOG膜厚を大きくすると、上層
絶縁膜の膜厚を小さくする必要がある。そうすると、前
述した理由により導通孔上部のテーパーを大きくとるこ
とができなくなり、結局、第３図（ｄ）に示すように上
層配線のカバレジが悪化してしまう。In any case, the overall thickness of the interlayer film cannot be so large because the coverage of the upper aluminum layer of the conduction hole portion is poor, so if the thickness of the lower insulating film or SOG is increased, the thickness of the upper insulating film must be reduced. . Then, for the above-mentioned reason, it is impossible to increase the taper of the upper portion of the conduction hole, and eventually, the coverage of the upper layer wiring is deteriorated as shown in FIG.
本発明の目的は、SOGがウェットエッチング液により
エッチングされることがなく、そのため層間膜内部に空
洞が生じることなく良好な導通孔形状を再現性よく実現
でき良好な導通孔形状および層間膜の平坦化が実現でき
る半導体装置の製造方法を提供することにある。An object of the present invention is to prevent a SOG from being etched by a wet etching solution, thereby achieving a good through-hole shape with good reproducibility without generating a cavity inside an interlayer film, and achieving a good through-hole shape and a flat interlayer film. It is an object of the present invention to provide a method of manufacturing a semiconductor device which can realize the semiconductor device.
本発明の半導体装置の製造方法は、半導体基板の絶縁
膜上に形成された複数の金属配線上に、物理的蒸着ある
いは化学的蒸着により第１の絶縁膜を形成すると工程
と、この第１の絶縁膜上に塗布・焼成により第２絶縁膜
を形成する工程と、この第２の絶縁膜上に、物理的蒸着
あるいは化学的蒸着により第３の絶縁膜を形成する工程
と、フォトリソグラフィにより前記金属配線上の所望の
位置に上層配線と接続するための導通孔を形成するに際
し、最初にウェットエッチングにより前記第２の絶縁膜
に達しないように前記第３の絶縁膜をエッチングし、次
にリアクティブイオンエッチングにより開孔する工程
と、しかる後、リアクティブイオンエッチングにより全
面をエッチバックすることにより前記第１の絶縁膜から
前記第２の絶縁膜を経て前記第３の絶縁膜にいたるテー
パ形状を有する導通孔形状を形成して、前記第１の絶縁
膜、第２の絶縁膜および第３の絶縁膜よりなる配線層間
膜を所望の膜厚とする工程とを含むことを特徴として構
成される。The method of manufacturing a semiconductor device according to the present invention includes the steps of forming a first insulating film on a plurality of metal wirings formed on an insulating film of a semiconductor substrate by physical vapor deposition or chemical vapor deposition; Forming a second insulating film on the insulating film by coating and baking; forming a third insulating film on the second insulating film by physical vapor deposition or chemical vapor deposition; In forming a conductive hole for connecting to an upper layer wiring at a desired position on a metal wiring, first, the third insulating film is etched by wet etching so as not to reach the second insulating film, A step of opening holes by reactive ion etching, and thereafter, an entire surface is etched back by reactive ion etching to pass through the second insulating film from the first insulating film. A conductive hole shape having a tapered shape extending to the third insulating film is formed, and a wiring interlayer film including the first insulating film, the second insulating film, and the third insulating film is formed to a desired thickness. And a process.
次に本発明について図面を参照して説明する。第１図
（ａ）〜（ｃ）は本発明の一実施例を説明するために工
程順に示した断面図である。まず、第１図（ａ）に示す
ように、半導体基板11上の絶縁膜12上にアルミニウム配
線13を形成し、プラズマ酸化膜14を全面に6000Åの厚さ
に形成した後SOG溶液を回転塗布し、引き続き、150℃,3
00℃,400℃の熱処理を順次施し、平坦部膜厚が2000Åと
なるようなSOG層15を形成する。次に全面にプラズマ酸
化膜16を8000Åの厚さに成長する。Next, the present invention will be described with reference to the drawings. 1 (a) to 1 (c) are sectional views shown in the order of steps for explaining an embodiment of the present invention. First, as shown in FIG. 1A, an aluminum wiring 13 is formed on an insulating film 12 on a semiconductor substrate 11, a plasma oxide film 14 is formed on the entire surface to a thickness of 6000 mm, and then an SOG solution is spin-coated. And then 150 ℃, 3
Heat treatment at 00 ° C. and 400 ° C. is sequentially performed to form the SOG layer 15 having a flat portion film thickness of 2000 °. Next, a plasma oxide film 16 is grown on the entire surface to a thickness of 8000 mm.
次に、第１図（ｂ）に示すように通常のフォトリソグ
ラフィを用いて所望の位置に導通孔を開孔する。この際
のエッチングは、バァファードフッ酸（BHF）で5000Å
エッチングした後、残りをRIEで開孔する。Next, as shown in FIG. 1 (b), a conductive hole is formed at a desired position using ordinary photolithography. The etching at this time is 5000Å with buffered hydrofluoric acid (BHF).
After etching, the remainder is opened with RIE.
次に、第１図（ｃ）に示すように全面を5000Åリアク
ティブイオンエッチング（RIE）でエッチバックする。Next, as shown in FIG. 1C, the entire surface is etched back by 5000 ° reactive ion etching (RIE).
この製造方法では、SOG上のプラズマ酸化膜厚が大き
いのでウェットエッチングに十分なマージンを持つこと
ができる。さらに、全面をRIEでエッチバックする際、R
IEに含まれる等方性エッエッチング成分により、導通孔
形状や段差被覆形状がさらに向上するという効果も有し
ている。In this manufacturing method, since the plasma oxide film thickness on the SOG is large, it is possible to have a sufficient margin for wet etching. Furthermore, when etching back the entire surface with RIE, R
The isotropic etching component included in the IE also has the effect of further improving the shape of the conduction hole and the shape of the step coverage.
なお、第１図（ｂ）における導通孔の開孔は下層アル
ミニウム配線に達する必要はなく、後のエッチバックで
除去できるだけの膜厚は残してもかまわない。Note that the opening of the conduction hole in FIG. 1 (b) does not need to reach the lower aluminum wiring, and a film thickness that can be removed by later etch-back may be left.
第２図（ａ），（ｂ）は本発明に関係のある技術を説
明するための工程断面図である。第２図（ａ）に示すよ
うに、層間膜の形成は第１の実施例と同様に行い、導通
孔の開孔はRIEのみで行う。次に、第２図（ｂ）に示す
ように、全面を例えば8mTorr,3kWの条件で5000Åアルゴ
ンスパッタエッチングによりエッチバックし、導通孔上
部にテーパーをつけるとともに層間膜を所望の厚さとす
る。この方法では、ウェットエッチングを全く用いない
ため工程の簡略化とともにSOGの異常エッチを全く心配
せずに良好な形状の導通孔を開孔することができる。2 (a) and 2 (b) are process cross-sectional views for explaining a technique related to the present invention. As shown in FIG. 2A, the formation of the interlayer film is performed in the same manner as in the first embodiment, and the opening of the conduction hole is performed only by RIE. Next, as shown in FIG. 2 (b), the whole surface is etched back by, for example, argon sputter etching under the condition of 8 mTorr and 3 kW at 5,000 ° Argon to taper the upper portion of the conductive hole and make the interlayer film to a desired thickness. In this method, since no wet etching is used, the process can be simplified, and a conductive hole having a good shape can be formed without any concern about abnormal SOG etching.
以上説明したように本発明は、厚く形成した上層絶縁
膜の膜厚内で余裕を持ってウエットエッチングした後、
全面をエッチバックして所望の膜厚とすることにより、
SOGがウェットエッチング液によりエッチングされるこ
とがないので、層間膜内部に空洞が生じることなく良好
な導通孔形状を再現性良く実現できる。このようにし
て、良好な導通孔形状および層間膜の平坦化が実現でき
るので、半導体装置の信頼性を向上することができる。As described above, according to the present invention, after wet etching with a margin within the thickness of the upper insulating film formed thickly,
By etching back the entire surface to a desired thickness,
Since the SOG is not etched by the wet etchant, a good conduction hole shape can be realized with good reproducibility without generating a cavity inside the interlayer film. In this manner, a good conduction hole shape and a flattened interlayer film can be realized, so that the reliability of the semiconductor device can be improved.
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの工程断面図、第２図（ａ），（ｂ）は本発明に関係
のある技術を説明するための工程断面図、第３図（ａ）
〜（ｄ）は従来例を説明するための断面図である。 11,21,31…半導体基板、12,22,32…絶縁膜、13,23,33…
アルミニウム配線、14,16,24,26,34,36…プラズマ酸化
膜、15,25,35…SOG層、37…SOG異常エッチ部、38…上層
アルミニウム配線。1 (a) to 1 (c) are process cross-sectional views for explaining an embodiment of the present invention, and FIGS. 2 (a) and 2 (b) are processes for explaining a technique related to the present invention. Sectional view, FIG. 3 (a)
(D) is a cross-sectional view for explaining a conventional example. 11,21,31 ... semiconductor substrate, 12,22,32 ... insulating film, 13,23,33 ...
Aluminum wiring, 14, 16, 24, 26, 34, 36 ... plasma oxide film, 15, 25, 35 ... SOG layer, 37 ... SOG abnormal etching part, 38 ... upper layer aluminum wiring.
Claims (1)
金属配線上に、物理的蒸着あるいは化学的蒸着により第
１の絶縁膜を形成する工程と、前記第１の絶縁膜上に塗
布・焼成により第２絶縁膜を形成する工程と、前記第２
の絶縁膜上に、物理的蒸着あるいは化学的蒸着により第
３の絶縁膜を形成する工程と、フォトリソグラフィによ
り前記金属配線上の所望の位置に上層配線と接続するた
めの導通孔を形成するに際し、最初にウェットエッチン
グにより前記第２の絶縁膜に達しないように前記第３の
絶縁膜をエッチングし、次にリアクティブイオンエッチ
ングにより開孔する工程と、しかる後、リアクティブイ
オンエッチングにより全面をエッチバックすることによ
り前記第１の絶縁膜から前記第２の絶縁膜を経て前記第
３の絶縁膜にいたるテーパ形状を有する導通孔形状を形
成して、前記第１の絶縁膜、第２の絶縁膜および第３の
絶縁膜よりなる配線層間膜を所望の膜厚とする工程とを
含むことを特徴とする半導体装置の製造方法。A step of forming a first insulating film on a plurality of metal wirings formed on the insulating film of the semiconductor substrate by physical vapor deposition or chemical vapor deposition, and applying a first insulating film on the first insulating film; Forming a second insulating film by firing;
Forming a third insulating film on the insulating film by physical vapor deposition or chemical vapor deposition, and forming a conductive hole for connecting to the upper wiring at a desired position on the metal wiring by photolithography. First, etching the third insulating film so as not to reach the second insulating film by wet etching, and then opening the hole by reactive ion etching; By performing etch back, a conductive hole shape having a tapered shape from the first insulating film through the second insulating film to the third insulating film is formed, and the first insulating film and the second insulating film are formed. Making the wiring interlayer film comprising the insulating film and the third insulating film a desired thickness.
Priority Applications (1)
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| JPH04165651A JPH04165651A (en) | 1992-06-11 |
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Family Cites Families (3)
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