JP2696750B2 - 半導体素子のパターン形成方法 - Google Patents
半導体素子のパターン形成方法Info
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- JP2696750B2 JP2696750B2 JP7188985A JP18898595A JP2696750B2 JP 2696750 B2 JP2696750 B2 JP 2696750B2 JP 7188985 A JP7188985 A JP 7188985A JP 18898595 A JP18898595 A JP 18898595A JP 2696750 B2 JP2696750 B2 JP 2696750B2
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
- G03F7/26—Processing photosensitive materials; Apparatus therefor
- G03F7/38—Treatment before imagewise removal, e.g. prebaking
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のパター
ン形成方法に関し、特に反射の激しい下部層に微細のパ
ターンを形成するために、コロイド(Colloid) 及び金属
層をエッチング障壁(Etching Barrier) に用いて感光膜
(Photoresist) 及び導電層をエッチングすることによ
り、パターン幅の変化(Pattern Width Variation) を防
止することが出来るようにした半導体素子のパターン形
成方法に関するものである。
ン形成方法に関し、特に反射の激しい下部層に微細のパ
ターンを形成するために、コロイド(Colloid) 及び金属
層をエッチング障壁(Etching Barrier) に用いて感光膜
(Photoresist) 及び導電層をエッチングすることによ
り、パターン幅の変化(Pattern Width Variation) を防
止することが出来るようにした半導体素子のパターン形
成方法に関するものである。
【０００２】
【従来の技術】従来、半導体素子のパターン形成方法
は、パターニングさせるための導電層又は絶縁層の上部
に感光膜を塗布し、マスクを用いて前記感光膜の所定部
分を露光させた後で現像して、感光膜のパターンを形成
させる。次いで、エッチング障壁として感光膜パターン
を用いて前記導電層又は絶縁層をエッチングする。
は、パターニングさせるための導電層又は絶縁層の上部
に感光膜を塗布し、マスクを用いて前記感光膜の所定部
分を露光させた後で現像して、感光膜のパターンを形成
させる。次いで、エッチング障壁として感光膜パターン
を用いて前記導電層又は絶縁層をエッチングする。
【０００３】
【発明が解決しようとする課題】しかし、露光の時、下
部層である導電層及び絶縁層の反射率が高くなる場合に
は、強い露光エネルギー(Energy)による乱反射等に基づ
いて前記感光膜パターンのサイズ変化が発生し、これに
よって形成されるパターンのサイズも変化する。さら
に、半導体素子が高集積化されることによって上述のよ
うな問題点に基づいて微細パターンの形成は一層難しく
なる。
部層である導電層及び絶縁層の反射率が高くなる場合に
は、強い露光エネルギー(Energy)による乱反射等に基づ
いて前記感光膜パターンのサイズ変化が発生し、これに
よって形成されるパターンのサイズも変化する。さら
に、半導体素子が高集積化されることによって上述のよ
うな問題点に基づいて微細パターンの形成は一層難しく
なる。
【０００４】したがって、本発明は反射(Reflection)の
激しい下部層に微細のパターンを形成するためにコロイ
ド(Colloid) 及び金属層をエッチング障壁(Etching Bar
rier) に用いて感光膜及び導電層をエッチングすること
により、上述の問題点を解消することが出来る半導体素
子のパターン形成方法を提供することを目的とする。
激しい下部層に微細のパターンを形成するためにコロイ
ド(Colloid) 及び金属層をエッチング障壁(Etching Bar
rier) に用いて感光膜及び導電層をエッチングすること
により、上述の問題点を解消することが出来る半導体素
子のパターン形成方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】このような目的を達成す
るための本発明のパターン形成方法は基板上に形成され
る導電層又は絶縁層を、素子で要求されるパターンに形
成するために、その上部に感光膜を塗布した後、マスク
により露出された前記感光膜の表面に薄い露光領域を形
成させる段階と、前記露光領域が形成された全体構造上
部にコロイド層を形成させた後、現像液を用いて前記露
光領域の上部のコロイド及び露光領域を除去させる段階
と、残りの前記コロイドの上部にのみ選択的に金属層を
形成させ、この金属層をエッチング障壁として用いて前
記感光膜及び導電層又は絶縁層を除去させる段階と、前
記金属層、コロイド及び感光膜を順次的に除去させる段
階からなることを特徴とする。
るための本発明のパターン形成方法は基板上に形成され
る導電層又は絶縁層を、素子で要求されるパターンに形
成するために、その上部に感光膜を塗布した後、マスク
により露出された前記感光膜の表面に薄い露光領域を形
成させる段階と、前記露光領域が形成された全体構造上
部にコロイド層を形成させた後、現像液を用いて前記露
光領域の上部のコロイド及び露光領域を除去させる段階
と、残りの前記コロイドの上部にのみ選択的に金属層を
形成させ、この金属層をエッチング障壁として用いて前
記感光膜及び導電層又は絶縁層を除去させる段階と、前
記金属層、コロイド及び感光膜を順次的に除去させる段
階からなることを特徴とする。
【０００６】
【発明の実施の形態】以下、添付された図面によって本
発明を詳細に説明すると、次のようである。図１（Ａ）
ないし図１（Ｅ）は、本発明による半導体素子のパター
ン形成方法を説明するための断面図である。
発明を詳細に説明すると、次のようである。図１（Ａ）
ないし図１（Ｅ）は、本発明による半導体素子のパター
ン形成方法を説明するための断面図である。
【０００７】図１（Ａ）は、導電層又は絶縁層２が形成
された所定の基板１上に感光膜３を塗布した後、選択さ
れた位置にマスク４を在置させ、低い露光エネルギーを
用いて露光させる状態の断面図である。下部層を平坦化
するために使用される前記感光膜３は、形成用として例
えば１乃至２μｍほどの厚さに形成される。露光の時、
前記感光膜３は低い露光エネルギーにより、ほとんど表
面（表面から0.5 μｍ程の厚さ以内）だけが露光される
ようにする。
された所定の基板１上に感光膜３を塗布した後、選択さ
れた位置にマスク４を在置させ、低い露光エネルギーを
用いて露光させる状態の断面図である。下部層を平坦化
するために使用される前記感光膜３は、形成用として例
えば１乃至２μｍほどの厚さに形成される。露光の時、
前記感光膜３は低い露光エネルギーにより、ほとんど表
面（表面から0.5 μｍ程の厚さ以内）だけが露光される
ようにする。
【０００８】図１（Ｂ）は、露出された感光膜３の表面
に露光領域が形成された状態で全ての上部面にコロイド
層５を形成させた状態の断面図である。前記コロイド層
５は、コロイダル(Colloidal) のＰｄ／Ｓｎ触媒剤(Cat
alyst)を用いて気相蒸着(Vapor deposition)方法で形成
される。
に露光領域が形成された状態で全ての上部面にコロイド
層５を形成させた状態の断面図である。前記コロイド層
５は、コロイダル(Colloidal) のＰｄ／Ｓｎ触媒剤(Cat
alyst)を用いて気相蒸着(Vapor deposition)方法で形成
される。
【０００９】図１（Ｃ）においては、現像液を用いて前
記露光領域６及びその上部のコロイド５が除去される。
即ち、現像液は露光領域に染み込んで前記露光領域６を
除去させるとともに、前記露光領域６の上部のコロイド
５を除去させる。その後、無電解鍍金液槽(Electroless
plating bath)にディッピング(Dipping) して残りの前
記コロイド５の上部にのみ選択的に金属層が形成され
る。
記露光領域６及びその上部のコロイド５が除去される。
即ち、現像液は露光領域に染み込んで前記露光領域６を
除去させるとともに、前記露光領域６の上部のコロイド
５を除去させる。その後、無電解鍍金液槽(Electroless
plating bath)にディッピング(Dipping) して残りの前
記コロイド５の上部にのみ選択的に金属層が形成され
る。
【００１０】図１（Ｄ）は、エッチング障壁として前記
金属層７を用いて前記感光膜３をプラズマエッチング(P
lasma Etching)方法で除去した状態である。その後、露
出した前記導電層又は絶縁層２もプラズマエッチング方
法により除去し、前記金属層７、コロイド層５及び感光
膜３を順次的に除去すると、図１（Ｅ）のように前記導
電層又は絶縁層２がパターニングされる。
金属層７を用いて前記感光膜３をプラズマエッチング(P
lasma Etching)方法で除去した状態である。その後、露
出した前記導電層又は絶縁層２もプラズマエッチング方
法により除去し、前記金属層７、コロイド層５及び感光
膜３を順次的に除去すると、図１（Ｅ）のように前記導
電層又は絶縁層２がパターニングされる。
【００１１】前記金属層７、コロイド層５は、ディッピ
ング及び気相蒸着方法のいずれを使っても、前記基板１
の背面に残り滓（カス）が存在する場合があるので、希
窒酸(Nitric acid) で除去するのが望ましい。
ング及び気相蒸着方法のいずれを使っても、前記基板１
の背面に残り滓（カス）が存在する場合があるので、希
窒酸(Nitric acid) で除去するのが望ましい。
【００１２】
【発明の効果】以上述べたように、本発明によれば、露
光されない部分の感光膜上部にのみ残留されるコロイド
と、そのコロイドの上部にのみ選択的に形成される金属
層をエッチング障壁として用いて感光膜を除去し、次い
で導電層又は絶縁層をパターニングすることにより、下
部層が導電層である場合にもノッチング(Notching)及び
ネッキング(Necking) の現状が防止され、パターン幅の
変化が発生しない優れた効果がある。
光されない部分の感光膜上部にのみ残留されるコロイド
と、そのコロイドの上部にのみ選択的に形成される金属
層をエッチング障壁として用いて感光膜を除去し、次い
で導電層又は絶縁層をパターニングすることにより、下
部層が導電層である場合にもノッチング(Notching)及び
ネッキング(Necking) の現状が防止され、パターン幅の
変化が発生しない優れた効果がある。
【図１】本発明による半導体素子のパターン形成方法を
説明するための断面図である。
説明するための断面図である。
１…基板、２…導電層又は絶縁層、３…感光膜、４…マ
スク、５…コロイド層、６…露光領域、７…金属層
スク、５…コロイド層、６…露光領域、７…金属層
Claims (4)
- 【請求項１】半導体素子のパターン形成方法において、 基板上に形成される導電層又は絶縁層を、素子で要求さ
れるパターンに形成するために、その上部に感光膜を塗
布した後、マスクにより露出された前記感光膜の表面に
薄い露光領域を形成させる段階と、 前記露光領域が形成された全体構造上部にコロイド層を
形成させた後、現像液を用いて前記露光領域の上部のコ
ロイド及び露光領域を除去させる段階と、 残りの前記コロイドの上部にのみ選択的に金属層を形成
させ、この金属層をエッチング障壁として用いて前記感
光膜及び導電層又は絶縁層を除去させる段階と、 前記金属層、コロイド及び感光膜を順次的に除去させる
段階からなることを特徴とする半導体素子のパターン形
成方法。 - 【請求項２】前記露光領域は、前記感光膜の表面部位か
ら0.3 乃至0.5 μｍほどの深みに形成されることを特徴
とする請求項１に記載の半導体素子のパターン形成方
法。 - 【請求項３】前記コロイド層は、コロイダルのＰｄ／Ｓ
ｎ触媒材を用いた気相蒸着方法によって形成されること
を特徴とする請求項１に記載の半導体素子のパターン形
成方法。 - 【請求項４】前記金属層は、無電解鍍金液槽を用いたデ
ィッピングによって形成されることを特徴とする請求項
１に記載の半導体素子のパターン形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940018404A KR0148610B1 (ko) | 1994-07-28 | 1994-07-28 | 반도체 소자의 패턴 형성방법 |
| KR94-18404 | 1994-07-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08172098A JPH08172098A (ja) | 1996-07-02 |
| JP2696750B2 true JP2696750B2 (ja) | 1998-01-14 |
Family
ID=19389106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7188985A Expired - Fee Related JP2696750B2 (ja) | 1994-07-28 | 1995-07-25 | 半導体素子のパターン形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JP2696750B2 (ja) |
| KR (1) | KR0148610B1 (ja) |
| CN (1) | CN1124406A (ja) |
| GB (1) | GB2291977A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW200425327A (en) * | 2003-02-21 | 2004-11-16 | Matsushita Electric Ind Co Ltd | Method and apparatus for liquid etching |
| JP2005077955A (ja) * | 2003-09-02 | 2005-03-24 | Sanyo Electric Co Ltd | エッチング方法およびそれを用いた回路装置の製造方法 |
| JP4519512B2 (ja) * | 2004-04-28 | 2010-08-04 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法、除去方法 |
| EP1808884A4 (en) * | 2004-10-13 | 2009-12-30 | Nikon Corp | EXPOSURE APPARATUS, EXPOSURE METHOD, AND DEVICE MANUFACTURING METHOD |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5053318A (en) * | 1989-05-18 | 1991-10-01 | Shipley Company Inc. | Plasma processing with metal mask integration |
-
1994
- 1994-07-28 KR KR1019940018404A patent/KR0148610B1/ko not_active IP Right Cessation
-
1995
- 1995-07-24 GB GB9515148A patent/GB2291977A/en not_active Withdrawn
- 1995-07-25 JP JP7188985A patent/JP2696750B2/ja not_active Expired - Fee Related
- 1995-07-28 CN CN 95115821 patent/CN1124406A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| GB2291977A (en) | 1996-02-07 |
| GB9515148D0 (en) | 1995-09-20 |
| JPH08172098A (ja) | 1996-07-02 |
| KR0148610B1 (ko) | 1998-12-01 |
| CN1124406A (zh) | 1996-06-12 |
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