JP2693688B2 - 多入出力低損失ボルテージレギュレータ - Google Patents
多入出力低損失ボルテージレギュレータInfo
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Description
【0001】
【産業上の利用分野】本発明は、PNP型トランジスタ
チップとこれのベース電流を制御する出力制御用ICチ
ップとを各々1個づつ1組として組み合わせ、これの複
数組をリードフレームの放熱フィン部として機能するチ
ップ搭載部に搭載し、これらをモールド樹脂で被覆封止
してなる多入出力低損失ボルテージレギュレータに関す
るものである。
チップとこれのベース電流を制御する出力制御用ICチ
ップとを各々1個づつ1組として組み合わせ、これの複
数組をリードフレームの放熱フィン部として機能するチ
ップ搭載部に搭載し、これらをモールド樹脂で被覆封止
してなる多入出力低損失ボルテージレギュレータに関す
るものである。
【0002】
【従来の技術】一般に、低損失ボルテージレギュレータ
は、図4に示すように、PNP形トランジスタチップ
(1)と、これのベース電流を制御する出力制御用IC
チップ(2)とを組み合わせて構成され、電圧入力端子
(Vi)から入力される非安定の入力電圧を一定電圧に
安定化して電圧出力端子(Vo)から出力するようにな
っている。PNP形トランジスタチップ(1)を用いる
ことにより、通常ダーリントン接続構成として用いられ
るNPN形トランジスタチップの場合に比し低損失にな
っている。
は、図4に示すように、PNP形トランジスタチップ
(1)と、これのベース電流を制御する出力制御用IC
チップ(2)とを組み合わせて構成され、電圧入力端子
(Vi)から入力される非安定の入力電圧を一定電圧に
安定化して電圧出力端子(Vo)から出力するようにな
っている。PNP形トランジスタチップ(1)を用いる
ことにより、通常ダーリントン接続構成として用いられ
るNPN形トランジスタチップの場合に比し低損失にな
っている。
【0003】そして、前述の低損失ボルテージレギュレ
ータは、図3に示すように、リードフレーム(3)の各
放熱フィン部としても機能するチップ搭載部(3a)
に、各々1個のPNP形トランジスタチップ(1)と出
力制御用ICチップ(2)とを1組として搭載し、PN
P形トランジスタチップ(1)と出力制御用ICチップ
(2)相互間およびこれらと入力用、出力用および接地
用の各リード端子(3b)〜(3d)との所要間を、金
線等の金属ワイヤ(4)をワイヤボンディングすること
により電気的に接続し、1点鎖線で示す所定部分をモー
ルド樹脂(5)で被覆封止した後に、破線で示す部分を
切断してリードフレーム(3)の連結片(3f)および
補強片(3e)を除去し、個々の低損失ボルテージレギ
ュレータに分離する工程を経て製作される。また、PN
P形トランジスタチップ(1)は、図5に示すように、
一面にベース電極(B)とエミッタ電極(E)とが形成
され、且つ他面にコレクタ電極(C)が形成された構成
になっている。従って、PNP形トランジスタチップ
(1)は、リードフレーム(3)の出力用リード端子
(3c)と一体であって電圧出力部となったチップ搭載
部(3c)に、コレクタ電極(C)を半田(6)付して
搭載されている。一方、出力制御用ICチップ(2)
は、ボンディングすべき面が接地部であってチップ搭載
部(3a)に対し電気的絶縁状態に搭載する必要がある
ため、エポキシ系の絶縁ペースト(7)によりダイボン
ディングされている。
ータは、図3に示すように、リードフレーム(3)の各
放熱フィン部としても機能するチップ搭載部(3a)
に、各々1個のPNP形トランジスタチップ(1)と出
力制御用ICチップ(2)とを1組として搭載し、PN
P形トランジスタチップ(1)と出力制御用ICチップ
(2)相互間およびこれらと入力用、出力用および接地
用の各リード端子(3b)〜(3d)との所要間を、金
線等の金属ワイヤ(4)をワイヤボンディングすること
により電気的に接続し、1点鎖線で示す所定部分をモー
ルド樹脂(5)で被覆封止した後に、破線で示す部分を
切断してリードフレーム(3)の連結片(3f)および
補強片(3e)を除去し、個々の低損失ボルテージレギ
ュレータに分離する工程を経て製作される。また、PN
P形トランジスタチップ(1)は、図5に示すように、
一面にベース電極(B)とエミッタ電極(E)とが形成
され、且つ他面にコレクタ電極(C)が形成された構成
になっている。従って、PNP形トランジスタチップ
(1)は、リードフレーム(3)の出力用リード端子
(3c)と一体であって電圧出力部となったチップ搭載
部(3c)に、コレクタ電極(C)を半田(6)付して
搭載されている。一方、出力制御用ICチップ(2)
は、ボンディングすべき面が接地部であってチップ搭載
部(3a)に対し電気的絶縁状態に搭載する必要がある
ため、エポキシ系の絶縁ペースト(7)によりダイボン
ディングされている。
【0004】
【発明が解決しようとする課題】ところで、低損失ボル
テージレギュレータを構成要素とする電子機器の多機能
化が近年において促進されるに伴い、多入出力を有する
低損失ボルテージレギュレータが要望されている。然し
乍ら、前述の低損失ボルテージレギュレータでは、リー
ドフレーム(3)のチップ搭載部(3a)が出力用リー
ド端子(3c)と一体の電圧出力部となっているため
に、このチップ搭載部(3a)に複数個のPNP形トラ
ンジスタチップ(1)を搭載できないことから複数入出
力構成にすることができない。そのため、単入出力の低
損失ボルテージレギュレータを複数個用いて多入出力構
成に組み立てており、比較的広い取付スペースやレギュ
レータ相互の配線等を要して機器が大型化する問題があ
る。
テージレギュレータを構成要素とする電子機器の多機能
化が近年において促進されるに伴い、多入出力を有する
低損失ボルテージレギュレータが要望されている。然し
乍ら、前述の低損失ボルテージレギュレータでは、リー
ドフレーム(3)のチップ搭載部(3a)が出力用リー
ド端子(3c)と一体の電圧出力部となっているため
に、このチップ搭載部(3a)に複数個のPNP形トラ
ンジスタチップ(1)を搭載できないことから複数入出
力構成にすることができない。そのため、単入出力の低
損失ボルテージレギュレータを複数個用いて多入出力構
成に組み立てており、比較的広い取付スペースやレギュ
レータ相互の配線等を要して機器が大型化する問題があ
る。
【0005】そこで本発明は、同一リードフレームに複
数組のPNP形トランジスタチップと出力制御用ICチ
ップとを搭載して多入出力に構成できる低損失ボルテー
ジレギュレータを提供することを技術的課題とするもの
である。
数組のPNP形トランジスタチップと出力制御用ICチ
ップとを搭載して多入出力に構成できる低損失ボルテー
ジレギュレータを提供することを技術的課題とするもの
である。
【0006】
【課題を解決するための手段】本発明は、上記した課題
を達成するための技術的手段として、多入出力低損失ボ
ルテージレギュレータを次のように構成した。即ち、各
々1個づつのPNP形トランジスタチップとこれのベー
ス電流を制御する出力制御用ICチップとの組み合わせ
を複数組備え、単一の前記PNP形トランジスタチップ
を、単一のリードフレームにおける電圧出力部となるチ
ップ搭載部に電気的接続状態に搭載し、その他の前記各
PNP形トランジスタチップをそれぞれ個別の金属シー
トの一面に電気的接続状態に接着するとともに、該各金
属シートの他面を前記チップ搭載部に絶縁ペーストを介
在して取着し、前記各出力用制御用ICチップを、各々
対応する前記各PNP形トランジスタチップに近接して
前記チップ搭載部に絶縁ペーストにより搭載し、組をな
す前記PNP形トランジスタチップと出力制御用ICチ
ップ相互間および該各チップと各々対応するリード端子
間を金属ワイヤでそれぞれ接続し、且つ前記各金属シー
トを、各々対応する出力用リード端子に金属ワイヤで接
続したことを特徴として構成されている。
を達成するための技術的手段として、多入出力低損失ボ
ルテージレギュレータを次のように構成した。即ち、各
々1個づつのPNP形トランジスタチップとこれのベー
ス電流を制御する出力制御用ICチップとの組み合わせ
を複数組備え、単一の前記PNP形トランジスタチップ
を、単一のリードフレームにおける電圧出力部となるチ
ップ搭載部に電気的接続状態に搭載し、その他の前記各
PNP形トランジスタチップをそれぞれ個別の金属シー
トの一面に電気的接続状態に接着するとともに、該各金
属シートの他面を前記チップ搭載部に絶縁ペーストを介
在して取着し、前記各出力用制御用ICチップを、各々
対応する前記各PNP形トランジスタチップに近接して
前記チップ搭載部に絶縁ペーストにより搭載し、組をな
す前記PNP形トランジスタチップと出力制御用ICチ
ップ相互間および該各チップと各々対応するリード端子
間を金属ワイヤでそれぞれ接続し、且つ前記各金属シー
トを、各々対応する出力用リード端子に金属ワイヤで接
続したことを特徴として構成されている。
【0007】
【作用】単一のPNP形トランジスタチップのみが、単
一のリードフレームの電圧出力部となるチップ搭載部に
電気的接続状態にダイボンディングされて該チップ搭載
部に一体の出力用リード端子に導出され、その他の各P
NP形トランジスタチップは、個々の金属シートに接着
された状態で絶縁ペーストを介在して電気的絶縁状態と
することによりチップ搭載部に取着できるようにし、且
つ各金属シートおよび金属ワイヤを介して対応する出力
用リード端子に個々に導出されているので、単一のリー
ドフレームを用いながらも多入出力構成となっている。
この所要の入出力数の低損失ボルテージレギュレータを
電子機器を適用すれば、従来の単入出力低損失ボルテー
ジレギュレータを複数個用いる場合に比較して格段に小
型化できる。また、実使用においては、多入出力に対し
負荷が択一的に加わる場合が殆どであるため、放熱フィ
ン部として機能するリードフレームのチップ搭載部の面
積およびモールド樹脂等によるパッケージサイズが従来
の単入出力低損失ボルテージレギュレータに比較して格
段に大きいことから極めて良好な放熱効果を得るれる他
に、金属シートがPNPトランジスタチップの発熱時の
過渡熱抵抗および飽和熱抵抗を良くするよう作用して該
トランジスタチップの熱破壊を防止するので、使用範囲
を拡大できる。
一のリードフレームの電圧出力部となるチップ搭載部に
電気的接続状態にダイボンディングされて該チップ搭載
部に一体の出力用リード端子に導出され、その他の各P
NP形トランジスタチップは、個々の金属シートに接着
された状態で絶縁ペーストを介在して電気的絶縁状態と
することによりチップ搭載部に取着できるようにし、且
つ各金属シートおよび金属ワイヤを介して対応する出力
用リード端子に個々に導出されているので、単一のリー
ドフレームを用いながらも多入出力構成となっている。
この所要の入出力数の低損失ボルテージレギュレータを
電子機器を適用すれば、従来の単入出力低損失ボルテー
ジレギュレータを複数個用いる場合に比較して格段に小
型化できる。また、実使用においては、多入出力に対し
負荷が択一的に加わる場合が殆どであるため、放熱フィ
ン部として機能するリードフレームのチップ搭載部の面
積およびモールド樹脂等によるパッケージサイズが従来
の単入出力低損失ボルテージレギュレータに比較して格
段に大きいことから極めて良好な放熱効果を得るれる他
に、金属シートがPNPトランジスタチップの発熱時の
過渡熱抵抗および飽和熱抵抗を良くするよう作用して該
トランジスタチップの熱破壊を防止するので、使用範囲
を拡大できる。
【0008】
【実施例】以下、本発明の好適な一実施例について図面
を参照しながら詳述する。図1は本発明の一実施例の製
造過程における平面図を示し、同図において図3と同一
若しくは同等のものには同一の符号を付してその説明を
省略する。同図には、PNP形トランジスタチップ
(1)および出力制御用ICチップ(2)を2組設けた
場合を例示してある。従って、リードフレーム(8)の
放熱フィン部となるチップ搭載部(8a)は、各々2個
づつのPNP形トランジスタチップ(1)および出力制
御用ICチップ(2)を搭載できる面積に形成されてい
るとともに、このチップ搭載部(8a)に特定の第1出
力用リード端子(8c)が一体的に連結されており、他
の第2出力用リード端子(8f)および各々2個づつの
入力用リード端子(8b),(8e)と接地用リード端
子(8d),(8g)が、モールド樹脂(5)で被覆後
に連結片(8i)および補強片(8h)を切断除去した
時に個々に独立する形態に設けられている。
を参照しながら詳述する。図1は本発明の一実施例の製
造過程における平面図を示し、同図において図3と同一
若しくは同等のものには同一の符号を付してその説明を
省略する。同図には、PNP形トランジスタチップ
(1)および出力制御用ICチップ(2)を2組設けた
場合を例示してある。従って、リードフレーム(8)の
放熱フィン部となるチップ搭載部(8a)は、各々2個
づつのPNP形トランジスタチップ(1)および出力制
御用ICチップ(2)を搭載できる面積に形成されてい
るとともに、このチップ搭載部(8a)に特定の第1出
力用リード端子(8c)が一体的に連結されており、他
の第2出力用リード端子(8f)および各々2個づつの
入力用リード端子(8b),(8e)と接地用リード端
子(8d),(8g)が、モールド樹脂(5)で被覆後
に連結片(8i)および補強片(8h)を切断除去した
時に個々に独立する形態に設けられている。
【0009】そして、図の左方に示す1組のPNP形ト
ランジスタチップ(1)および出力制御用ICチップ
(2)は、それぞれ従来と同様に半田(6)および絶縁
ペースト(7)によりチップ搭載部(8a)にダイボン
ディングされている。一方、図の右方に示す他のPNP
形トランジスタチップ(1)は、金属シート(9)上に
半田(6)により電気的接続状態に取り付けた後に、こ
の金属シート(9)が絶縁ペースト(7)によりチップ
搭載部(8a)上に電気的絶縁状態に取着されてチップ
搭載部(8a)に対し電気的絶縁状態に取り付けられて
いる。
ランジスタチップ(1)および出力制御用ICチップ
(2)は、それぞれ従来と同様に半田(6)および絶縁
ペースト(7)によりチップ搭載部(8a)にダイボン
ディングされている。一方、図の右方に示す他のPNP
形トランジスタチップ(1)は、金属シート(9)上に
半田(6)により電気的接続状態に取り付けた後に、こ
の金属シート(9)が絶縁ペースト(7)によりチップ
搭載部(8a)上に電気的絶縁状態に取着されてチップ
搭載部(8a)に対し電気的絶縁状態に取り付けられて
いる。
【0010】更に、各組のPNP形トランジスタチップ
(1)と出力制御用ICチップ(2)相互間、これらと
各々対応する各入力用、出力用および接地用の各リード
端子(8b)〜(8g)との各間および金属シート
(9)と第2出力用リード端子(8f)間が、金線等の
金属ワイヤ(4)をワイヤボンディングすることにによ
りそれぞれ電気的に接続され、1点鎖線で示す所定部分
をモールド樹脂(5)で被覆封止して図示状態とした後
に、破線で示す部分を切断してリードフレーム(8)の
連結片(8i)および補強片(8h)を除去して個々の
低損失ボルテージレギュレータに分離される。
(1)と出力制御用ICチップ(2)相互間、これらと
各々対応する各入力用、出力用および接地用の各リード
端子(8b)〜(8g)との各間および金属シート
(9)と第2出力用リード端子(8f)間が、金線等の
金属ワイヤ(4)をワイヤボンディングすることにによ
りそれぞれ電気的に接続され、1点鎖線で示す所定部分
をモールド樹脂(5)で被覆封止して図示状態とした後
に、破線で示す部分を切断してリードフレーム(8)の
連結片(8i)および補強片(8h)を除去して個々の
低損失ボルテージレギュレータに分離される。
【0011】この低損失ボルテージレギュレーシは、左
方に示す特定の単一のPNP形トランジスタチップ
(1)のみをリードフレーム(8)の電圧出力部となる
チップ搭載部(8a)に電気的接続状態にダイボンディ
ングし、右方に示す他方のPNP形トランジスタチップ
(1)を、絶縁ペースト(7)を介在して電気的絶縁状
態とすることによりチップ搭載部(8a)に対し取り付
けできるようにするとともに、各々のコレクタ電極が金
属シート(9)および金属ワイヤ(4)を介して対応す
る各第2出力用リード端子(8f)に接続されている。
従って、単一のリードフレーム(8)を用いるだけであ
りながら2入出力構成となっている。
方に示す特定の単一のPNP形トランジスタチップ
(1)のみをリードフレーム(8)の電圧出力部となる
チップ搭載部(8a)に電気的接続状態にダイボンディ
ングし、右方に示す他方のPNP形トランジスタチップ
(1)を、絶縁ペースト(7)を介在して電気的絶縁状
態とすることによりチップ搭載部(8a)に対し取り付
けできるようにするとともに、各々のコレクタ電極が金
属シート(9)および金属ワイヤ(4)を介して対応す
る各第2出力用リード端子(8f)に接続されている。
従って、単一のリードフレーム(8)を用いるだけであ
りながら2入出力構成となっている。
【0012】尚、3個以上のPNP形トランジスタチッ
プ(1)のうちの単一のPNP形トランジスタチップ
(1)のみを半田(6)によりチップ搭載部(8a)に
電気的接続状態にダイボンディングするとともに、それ
ぞれ出力制御用ICチップ(2)と組み合わせた他の所
要個数のPNP形トランジスタチップ(1)を、金属シ
ート(9)および絶縁ペースト(7)を介してチップ搭
載部(8a)に電気的絶縁状態に並設することにより、
3入出力以上の多入出力構成とすることもできる。この
所要の入出力数の低損失ボルテージレギュレータを用い
て電子機器を構成すれば、従来の単入出力低損失ボルテ
ージレギュレータを複数個用いる場合に比較して格段に
小型化できる。また、実使用においては、多入出力に対
し負荷が択一的に加わる場合が殆どであり、その場合に
は、リードフレーム(8)のチップ搭載部(8a)の面
積およびモールド樹脂(5)によるパッケージサイズが
従来の単入出力低損失ボルテージレギュレータに比較し
て格段に大きいことから極めて良好な放熱効果を得るれ
る他に、金属シート(9)がPNPトランジスタチップ
(1)の発熱時の過渡熱抵抗および飽和熱抵抗を良くす
るよう作用して該トランジスタチップ(1)の熱破壊を
防止するので、使用範囲を拡大できる。
プ(1)のうちの単一のPNP形トランジスタチップ
(1)のみを半田(6)によりチップ搭載部(8a)に
電気的接続状態にダイボンディングするとともに、それ
ぞれ出力制御用ICチップ(2)と組み合わせた他の所
要個数のPNP形トランジスタチップ(1)を、金属シ
ート(9)および絶縁ペースト(7)を介してチップ搭
載部(8a)に電気的絶縁状態に並設することにより、
3入出力以上の多入出力構成とすることもできる。この
所要の入出力数の低損失ボルテージレギュレータを用い
て電子機器を構成すれば、従来の単入出力低損失ボルテ
ージレギュレータを複数個用いる場合に比較して格段に
小型化できる。また、実使用においては、多入出力に対
し負荷が択一的に加わる場合が殆どであり、その場合に
は、リードフレーム(8)のチップ搭載部(8a)の面
積およびモールド樹脂(5)によるパッケージサイズが
従来の単入出力低損失ボルテージレギュレータに比較し
て格段に大きいことから極めて良好な放熱効果を得るれ
る他に、金属シート(9)がPNPトランジスタチップ
(1)の発熱時の過渡熱抵抗および飽和熱抵抗を良くす
るよう作用して該トランジスタチップ(1)の熱破壊を
防止するので、使用範囲を拡大できる。
【0013】図2は本発明の他の実施例を示し、同図に
おいて図1と同一若しくは同等のものには同一の符号を
付してあり、相違する点は、金属シート(9)および絶
縁ペースト(7)を介してチップ搭載部(10a)に電
気的絶縁状態に取り付けるPNP形トランジスタチップ
(1)とこれと組み合わせた出力制御用ICチップ
(2)の位置を図1に対し左右入れ換え、それに応じて
リードフレーム(10)を第2入力用リード端子(10
f)と第2出力用リード端子(10e)との位置を図1
に対し左右入れ換えた形状とし、接地用リード端子(1
0d)を共通として図1よりもリード端子数を1本削減
した構成のみであり、図1と同様の効果を得られる。
おいて図1と同一若しくは同等のものには同一の符号を
付してあり、相違する点は、金属シート(9)および絶
縁ペースト(7)を介してチップ搭載部(10a)に電
気的絶縁状態に取り付けるPNP形トランジスタチップ
(1)とこれと組み合わせた出力制御用ICチップ
(2)の位置を図1に対し左右入れ換え、それに応じて
リードフレーム(10)を第2入力用リード端子(10
f)と第2出力用リード端子(10e)との位置を図1
に対し左右入れ換えた形状とし、接地用リード端子(1
0d)を共通として図1よりもリード端子数を1本削減
した構成のみであり、図1と同様の効果を得られる。
【0014】
【発明の効果】以上のように本発明の多入出力低損失ボ
ルテージレギュレータによると、複数個のうちの単一の
PNP形トランジスタチップのみを単一のリードフレー
ムの電圧出力部となるチップ搭載部に電気的接続状態に
搭載し、その他の各PNP形トランジスタチップを、個
々の金属シートに接着した状態で絶縁ペーストを介在し
て電気的絶縁状態とすることによりチップ搭載部に取着
できるようにし、且つ金属シートおよび金属ワイヤを介
して対応する各出力用リード端子に個々に導出した構成
としたので、単一のリードフレームにより多入出力構成
とすることができ、所要の入出力数の低損失ボルテージ
レギュレータを電子機器に適用することにより従来の単
入出力低損失ボルテージレギュレータを複数個用いる場
合に比較して格段に小型化できる。また、リードフレー
ムのチップ搭載部の面積およびパッケージサイズが従来
の単入出力低損失ボルテージレギュレータに比較して格
段に大きいことから極めて良好な放熱効果を得るれる他
に、金属シートがPNPトランジスタチップの発熱時の
過渡熱抵抗および飽和熱抵抗を良くするよう作用して該
トランジスタチップの熱破壊を防止するので、使用範囲
を拡大できる利点がある。
ルテージレギュレータによると、複数個のうちの単一の
PNP形トランジスタチップのみを単一のリードフレー
ムの電圧出力部となるチップ搭載部に電気的接続状態に
搭載し、その他の各PNP形トランジスタチップを、個
々の金属シートに接着した状態で絶縁ペーストを介在し
て電気的絶縁状態とすることによりチップ搭載部に取着
できるようにし、且つ金属シートおよび金属ワイヤを介
して対応する各出力用リード端子に個々に導出した構成
としたので、単一のリードフレームにより多入出力構成
とすることができ、所要の入出力数の低損失ボルテージ
レギュレータを電子機器に適用することにより従来の単
入出力低損失ボルテージレギュレータを複数個用いる場
合に比較して格段に小型化できる。また、リードフレー
ムのチップ搭載部の面積およびパッケージサイズが従来
の単入出力低損失ボルテージレギュレータに比較して格
段に大きいことから極めて良好な放熱効果を得るれる他
に、金属シートがPNPトランジスタチップの発熱時の
過渡熱抵抗および飽和熱抵抗を良くするよう作用して該
トランジスタチップの熱破壊を防止するので、使用範囲
を拡大できる利点がある。
【図1】本発明の一実施例の製造過程における平面図で
ある。
ある。
【図2】本発明の他の実施例の製造過程における平面図
である。
である。
【図3】従来の低損失ボルテージレギュレータの製造過
程における平面図である。
程における平面図である。
【図4】同上の電気系のブロック図である。
【図5】ボルテージレギュレータに用いるPNP形トラ
ンジスタチップの概略斜視図である。
ンジスタチップの概略斜視図である。
1 PNP形トランジスタチップ 2 出力制御用ICチップ 4 金属ワイヤ 6 半田 7 絶縁ペースト 8,10 リードフレーム 8a,10a チップ搭載部 8b〜8g,10b〜10f リード端子 9 金属シート
Claims (1)
- 【請求項1】 各々1個づつのPNP形トランジスタチ
ップとこれのベース電流を制御する出力制御用ICチッ
プとの組み合わせを複数組備え、単一の前記PNP形ト
ランジスタチップを、単一のリードフレームにおける電
圧出力部となるチップ搭載部に電気的接続状態に搭載
し、その他の前記各PNP形トランジスタチップをそれ
ぞれ個別の金属シートの一面に電気的接続状態に接着す
るとともに、該各金属シートの他面を前記チップ搭載部
に絶縁ペーストを介在して取着し、前記各出力用制御用
ICチップを、各々対応する前記各PNP形トランジス
タチップに近接して前記チップ搭載部に絶縁ペーストに
より搭載し、組をなす前記PNP形トランジスタチップ
と出力制御用ICチップ相互間および該各チップと各々
対応するリード端子間を金属ワイヤでそれぞれ接続し、
且つ前記各金属シートを、各々対応する出力用リード端
子に金属ワイヤで接続したことを特徴とする多入出力低
損失ボルテージレギュレータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4140254A JP2693688B2 (ja) | 1992-06-01 | 1992-06-01 | 多入出力低損失ボルテージレギュレータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4140254A JP2693688B2 (ja) | 1992-06-01 | 1992-06-01 | 多入出力低損失ボルテージレギュレータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05335469A JPH05335469A (ja) | 1993-12-17 |
JP2693688B2 true JP2693688B2 (ja) | 1997-12-24 |
Family
ID=15264509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4140254A Expired - Fee Related JP2693688B2 (ja) | 1992-06-01 | 1992-06-01 | 多入出力低損失ボルテージレギュレータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2693688B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8951847B2 (en) | 2012-01-18 | 2015-02-10 | Intersil Americas LLC | Package leadframe for dual side assembly |
JP7042117B2 (ja) * | 2018-03-08 | 2022-03-25 | ローム株式会社 | リニアレギュレータ |
-
1992
- 1992-06-01 JP JP4140254A patent/JP2693688B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05335469A (ja) | 1993-12-17 |
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Legal Events
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