JP2693562B2 - Manufacturing method of capacitor - Google Patents
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Description
【発明の詳細な説明】 発明の技術分野 本発明は、誘電体薄膜のピンホールおよびクラック等
の空隙部による電極間のショートを防止するようにした
コンデンサの製造方法に関する。Description: TECHNICAL FIELD OF THE INVENTION The present invention relates to a method for manufacturing a capacitor which prevents short circuits between electrodes due to voids such as pinholes and cracks in a dielectric thin film.
発明の技術的背景ならびにその問題点 一般に、コンデンサは、電極間に誘電体層が形成さ
れ、この電極間に電荷が貯えられるようになっている。
従来このコンデンサとして膜厚20μｍ以上の誘電体層を
積層した積層コンデンサが知られている。TECHNICAL BACKGROUND OF THE INVENTION AND PROBLEMS THEREOF In general, a capacitor has a dielectric layer formed between electrodes so that charges can be stored between the electrodes.
Conventionally, as this capacitor, a multilayer capacitor in which dielectric layers having a film thickness of 20 μm or more are laminated is known.
また、コンデンサの誘電体層を薄膜化して容量を大き
くする試みが提案されているが、そのようなコンデンサ
にあっては、これを製造する場合に、次のようにして行
なう必要があるため、後述するような不都合を有してい
る。In addition, an attempt to thin the dielectric layer of the capacitor to increase the capacitance has been proposed, but in the case of such a capacitor, it is necessary to perform the following process when manufacturing the capacitor. It has the inconvenience described below.
たとえば、第６図に示すような薄膜型のコンデンサ10
を製造するには、基板２上に、まず膜状の下部電極４を
蒸着等の手段で形成する。その後、この下部電極４の表
面に誘電体薄膜６をたとえばゾル−ゲル法で形成する。
しかしながら、誘電体薄膜６に何らピンホールやクラッ
ク等の空隙部を形成しないで誘電体薄膜６を下部電極４
上に成膜することは困難である。For example, a thin film capacitor 10 as shown in FIG.
In order to manufacture, the film-shaped lower electrode 4 is first formed on the substrate 2 by means such as vapor deposition. After that, the dielectric thin film 6 is formed on the surface of the lower electrode 4 by, for example, a sol-gel method.
However, the dielectric thin film 6 is formed on the lower electrode 4 without forming any voids such as pinholes and cracks in the dielectric thin film 6.
It is difficult to form a film on it.
ところが、誘電体薄膜６にこのような空隙部が存在す
る状態で上部電極８を蒸着等の手段で成膜すると、上部
電極８を構成する金属が上記空隙部に入り込み、上部電
極８と下部電極４とを電気的にショートさせる虞があっ
た。However, when the upper electrode 8 is formed by a method such as vapor deposition in a state where such a void exists in the dielectric thin film 6, the metal forming the upper electrode 8 enters the void and the upper electrode 8 and the lower electrode are formed. There was a risk of electrical shorting with 4 and.
発明の目的 本発明は、このような従来技術が有する不都合を解消
するためになされたものであり、たとえ誘電体薄膜の成
膜時にピンホールやクラック等の空隙部が発生したとし
ても、この空隙部によって両電極が電気的にショートす
るのを防止し、一定の品質のコンデンサを生産性良く製
造することが可能なコンデンサの製造方法を提供するこ
とを目的としている。OBJECT OF THE INVENTION The present invention has been made in order to eliminate such disadvantages of the conventional technique. Even if voids such as pinholes and cracks are generated during the formation of the dielectric thin film, the voids It is an object of the present invention to provide a capacitor manufacturing method capable of preventing both electrodes from being electrically short-circuited by a part and manufacturing a capacitor of constant quality with high productivity.
発明の概要 このような目的を達成するために、本発明は、基板上
に形成された下部電極と上部電極との間に誘電体薄膜が
形成されているコンデンサを製造する方法において、 前記基板上に形成された下部電極表面に、誘電体薄膜
を形成した後、前記下部電極を電気メッキ用陰極として
用いて電気メッキを行ない、誘電体薄膜に形成されたピ
ンホールおよびクラック等の空隙部に金属を析出させ、
その後、空隙部に析出させた金属を酸化絶縁化し、 次いで、この誘電体薄膜の表面に上部電極を形成する
ことを特徴としている。SUMMARY OF THE INVENTION In order to achieve such an object, the present invention provides a method for manufacturing a capacitor in which a dielectric thin film is formed between a lower electrode and an upper electrode formed on a substrate, the method comprising: After forming a dielectric thin film on the surface of the lower electrode formed on, electroplating is performed using the lower electrode as a cathode for electroplating, and metal is formed in voids such as pinholes and cracks formed in the dielectric thin film. Is deposited,
After that, the metal deposited in the voids is oxidized and insulated, and then an upper electrode is formed on the surface of this dielectric thin film.
このような本発明に係るコンデンサの製造方法によれ
ば、誘電体薄膜に形成されたピンホールやクラック等の
空隙部に、電気メッキ法を用いて金属を析出させ、その
後、この金属を酸化させて絶縁物質に変化させてあるた
め、その後上部電極を誘電体薄膜上に形成したとして
も、上部電極を構成する金属が上記空隙部に入り込むこ
とがなくなる。したがって、上部電極と下部電極との絶
縁性は良好に保持され、得られるコンデンサの品質は一
定なものとなる。According to such a method for manufacturing a capacitor in accordance with the present invention, a metal is deposited in the voids such as pinholes and cracks formed in the dielectric thin film by an electroplating method, and then the metal is oxidized. Since the insulating material is changed to an insulating material, even if the upper electrode is subsequently formed on the dielectric thin film, the metal forming the upper electrode does not enter the void. Therefore, the insulation between the upper electrode and the lower electrode is maintained well, and the quality of the obtained capacitor becomes constant.
なお、本発明におけるコンデンサはいかなる種類のも
のでもよいが、たとえば薄膜コンデンサ、セラミックコ
ンデンサ、メモリ用キャパシタなどが例示できる。The capacitor in the present invention may be of any type, and examples thereof include a thin film capacitor, a ceramic capacitor, and a memory capacitor.
発明の具体的説明 以下、本発明に係るコンデンサの製造方法について具
体的に説明する。DETAILED DESCRIPTION OF THE INVENTION Hereinafter, a method for manufacturing a capacitor according to the present invention will be specifically described.
第１〜３図は本発明に係るコンデンサの製造過程を示
す断面図、第４図は本発明の他の実施例に係る製造方法
で得られたコンデンサの断面図である。1 to 3 are sectional views showing a manufacturing process of a capacitor according to the present invention, and FIG. 4 is a sectional view of a capacitor obtained by a manufacturing method according to another embodiment of the present invention.
第１図に示すように、本発明に係るコンデンサの製造
方法では、まず基板２上に下部電極12を形成する。その
後、この下部電極12上に、誘電体薄膜６を形成する。As shown in FIG. 1, in the method of manufacturing a capacitor according to the present invention, the lower electrode 12 is first formed on the substrate 2. After that, the dielectric thin film 6 is formed on the lower electrode 12.
基板２は、誘電体薄膜６を焼成する際の温度に耐え得
る耐熱性材料で構成されることが好ましく、たとえば表
面がケイ素で構成された部材が用いられ、具体的には、
シリコンウェーハ等が用いられる。シリコンウェーハと
しては、ノンドープ型、Ｐ型もしくはＮ型等あらゆるタ
イプの市販品をそのまま使うことが可能であり、表面エ
ッチング等の表面処理を行なう必要はない。表面処理を
行なうことなく、平坦性が保持されているからである。
なお、基板２の表面の平坦性が要求されるのは、その上
に形成されるコンデンサ30の平坦性を保持するためであ
る。基板２の厚さは、コンデンサ全体に適度な剛性を付
与するに十分な厚さを有する必要があり、0.2mm以上、
特に0.2〜1mmであることが好ましい。The substrate 2 is preferably made of a heat-resistant material that can withstand the temperature at which the dielectric thin film 6 is fired. For example, a member whose surface is made of silicon is used.
A silicon wafer or the like is used. As the silicon wafer, any type of commercially available product such as non-doped type, P type or N type can be used as it is, and it is not necessary to perform surface treatment such as surface etching. This is because flatness is maintained without performing surface treatment.
The flatness of the surface of the substrate 2 is required in order to maintain the flatness of the capacitor 30 formed thereon. The thickness of the substrate 2 needs to be sufficient to impart appropriate rigidity to the entire capacitor, and is 0.2 mm or more,
It is particularly preferably 0.2 to 1 mm.
なお、基板は、必ずしも平板形状に限定されず、円筒
形状もしくは円柱形状であっても良い。基板が円筒形状
もしくは円柱形状等である場合には、その上に形成され
る電極および誘電体薄膜も、基板形状に沿った形状とな
る。Note that the substrate is not necessarily limited to a flat plate shape, and may be a cylindrical shape or a cylindrical shape. When the substrate has a cylindrical shape, a cylindrical shape, or the like, the electrodes and the dielectric thin film formed on the substrate also have a shape that conforms to the substrate shape.
下部電極12は、Pt等の単一金属から成る単一層であっ
ても良いが、好ましくは複数の金属層から成る。たとえ
ば下部電極12としては、第４図に示すように、基板２表
面を酸化することにより形成されるケイ素酸化物（ただ
し、ケイ素酸化物中のケイ素の価数は問わない）から成
るケイ素酸化物層（以下、「SiO層」と称す）14上に順
次積層された、クロムから成るクロム層（以下、「Cr
層」と称す）16と、白金からなる白金層（以下、「Pt
層」と称す）18とから成ることが好ましい。The lower electrode 12 may be a single layer made of a single metal such as Pt, but is preferably made of a plurality of metal layers. For example, as the lower electrode 12, as shown in FIG. 4, a silicon oxide composed of silicon oxide formed by oxidizing the surface of the substrate 2 (however, the valence of silicon in the silicon oxide does not matter). A chromium layer (hereinafter referred to as “Cr”) made of chromium, which is sequentially laminated on the layer (hereinafter referred to as “SiO layer”) 14.
16) and a platinum layer made of platinum (hereinafter referred to as “Pt”).
18).
SiO層14は、下部電極12と基板２との緩衝層であり、
このSiO層14の厚さは、100Å以上が良く、好ましくは10
0〜5000Å、さらに好ましくは500〜1000Åである。この
SiO層があまりに薄過ぎると、SiO層のピンホールを通し
て、金属層とSiとが反応し、好ましくない。また、Cr層
16の厚さは、50〜1000Å、好ましくは50〜500Åであ
る。Cr層16は、SiO層とPtとの密着層であり、あまり厚
過ぎると、誘電体膜を熱処理する際にPt層表面上にCrが
拡散し、酸化Crを形成する等の理由からコンデンサの特
性が低下するので好ましくない。The SiO layer 14 is a buffer layer between the lower electrode 12 and the substrate 2,
The thickness of the SiO layer 14 is preferably 100Å or more, and preferably 10
It is 0 to 5000Å, more preferably 500 to 1000Å. this
If the SiO layer is too thin, the metal layer reacts with Si through the pinholes in the SiO layer, which is not preferable. Also, the Cr layer
The thickness of 16 is 50 to 1000Å, preferably 50 to 500Å. The Cr layer 16 is an adhesion layer between the SiO layer and Pt, and if it is too thick, Cr diffuses on the surface of the Pt layer during heat treatment of the dielectric film, forming Cr oxide and so on. It is not preferable because the characteristics are deteriorated.
さらに、Pt層18の厚さは、1000Å以上が好ましく、さ
らに好ましくは1000〜20000Åである。Pt層18があまり
に薄いと、誘電損失が増大し、コンデンサの特性が低下
するので好ましくない。各層14,16,18の厚さを上述のよ
うな範囲にすることによって、後に続く熱処理を行なっ
ても電極12の抵抗値の増大が防げ、電極12におけるクラ
ックや剥離等を防止することができる。Furthermore, the thickness of the Pt layer 18 is preferably 1000 Å or more, more preferably 1000 to 20000 Å. If the Pt layer 18 is too thin, dielectric loss increases and the characteristics of the capacitor deteriorate, which is not preferable. By setting the thickness of each of the layers 14, 16 and 18 in the above range, it is possible to prevent the resistance value of the electrode 12 from increasing even if the subsequent heat treatment is performed, and it is possible to prevent cracks or peeling of the electrode 12. .
電極12を基板２上に形成するには、たとえば次のよう
にして行なう。The electrode 12 is formed on the substrate 2 in the following manner, for example.
まず、基板２を必要に応じて洗浄し、表面に付着して
いるゴミ等を取り除く。その後、酸素又は酸素含有ガス
（例えば空気）雰囲気下で基板２を1000〜1200℃の温度
で30〜120分間熱処理し、基板２の表面にケイ素酸化物
（価数は問わないが、主としてSiO2から成っている）か
ら成るSiO層14を形成する。このSiO層14は、スパッタ
法、蒸着法等の手段でも形成することは可能である。次
に、このSiO層14の表面に、スパッタ法、蒸着法、メッ
キ法などの成膜手段により、所定厚さのCr層16を形成す
る。このCr層は、具体的にはターゲットとしてCrを用
い、系内の酸素を追出した後、系内をアルゴンなどの不
活性雰囲気として、スパッタ法により成膜することが好
ましい。また原料としてCrを用い、不活性雰囲気下で蒸
着法によって成膜してもよい。以下、同様にして、Pt層
18を形成する。なお、成膜手段として、スパッタ法や蒸
着法を採用する場合には、Cr層16とPt層18とは連続して
形成されることが望ましい。これらのCr層16の酸化を防
止するためである。First, the substrate 2 is washed as needed to remove dust and the like adhering to the surface. After that, the substrate 2 is heat-treated at a temperature of 1000 to 1200 ° C. for 30 to 120 minutes in an atmosphere of oxygen or an oxygen-containing gas (for example, air), and silicon oxide (a valence is not limited, but mainly SiO 2 is formed on the surface of the substrate 2). A SiO layer 14 consisting of). This SiO layer 14 can also be formed by a method such as a sputtering method or a vapor deposition method. Next, a Cr layer 16 having a predetermined thickness is formed on the surface of the SiO layer 14 by a film forming means such as a sputtering method, a vapor deposition method, or a plating method. Specifically, it is preferable that the Cr layer is formed by sputtering after using Cr as a target to expel oxygen in the system and then making the system an inert atmosphere such as argon. Alternatively, a film may be formed by a vapor deposition method in an inert atmosphere using Cr as a raw material. Then, similarly, Pt layer
Form 18. When a sputtering method or a vapor deposition method is used as the film forming means, it is desirable that the Cr layer 16 and the Pt layer 18 be formed continuously. This is to prevent oxidation of these Cr layers 16.
次に誘電体薄膜６について説明する。 Next, the dielectric thin film 6 will be described.
誘電体薄膜６としては、チタン酸バリウム、酸化アル
ミニウム、酸化タンタル、チタン酸鉛、酸化ジルコニウ
ム・チタン酸鉛（PZT）、チタン酸ストロンチウム等の
誘電体薄膜が用いられ得る。このような誘電体薄膜６を
下部電極12表面に形成するための手段としては、ゾル−
ゲル法、スパッタ法、蒸着法等が用いられる。誘電体薄
膜の厚さは、目的とする静電容量によって異なるが、本
発明ではいかなる厚さでも本発明の目的を達成できる。As the dielectric thin film 6, a dielectric thin film such as barium titanate, aluminum oxide, tantalum oxide, lead titanate, zirconium oxide / lead titanate (PZT), or strontium titanate can be used. As means for forming such a dielectric thin film 6 on the surface of the lower electrode 12, a sol-
A gel method, a sputtering method, a vapor deposition method or the like is used. Although the thickness of the dielectric thin film varies depending on the target capacitance, the present invention can achieve the object of the present invention with any thickness.
本発明で好ましい誘電体薄膜の厚さは200Å〜50μｍ
である。The preferable thickness of the dielectric thin film in the present invention is 200Å to 50 μm.
It is.
誘電体薄膜６を下部電極12上に成膜する際には、この
誘電体薄膜６にクラックやピンホール等の空隙部20が生
じることがある。When the dielectric thin film 6 is formed on the lower electrode 12, voids 20 such as cracks and pinholes may occur in the dielectric thin film 6.
本発明では、空隙部20が生じた誘電体薄膜６を有する
基板２を、メッキ液中に浸漬し、下部電極12を陰極と
し、空隙部20に析出させるための金属から成る金属板を
陽極とし、電気メッキを行なう。空隙部20に析出させる
ための金属としては、後行程で酸化され易い材質が好ま
しく、特にNi、Cr等が好ましく用いられ得る。メッキに
際して、印加する電圧は、空隙部20に金属を析出させ得
る電圧であればよく、金属の種類とメッキ液の条件によ
って異なる。In the present invention, the substrate 2 having the dielectric thin film 6 in which the voids 20 are formed is immersed in a plating solution, the lower electrode 12 serves as a cathode, and the metal plate made of a metal for depositing in the voids 20 serves as an anode. , Electroplating. As the metal to be deposited in the voids 20, a material that is easily oxidized in the subsequent process is preferable, and Ni, Cr or the like can be particularly preferably used. The voltage applied at the time of plating may be any voltage as long as it can deposit a metal in the void 20 and varies depending on the type of metal and the conditions of the plating solution.
下部電極12を陰極として電気メッキを行なうと、第２
図に示すように、空隙部20に金属22が析出する。したが
って、誘電体薄膜６中の空隙部20は、全て金属22で埋め
られることになる。When electroplating is performed using the lower electrode 12 as a cathode,
As shown in the figure, the metal 22 is deposited in the void 20. Therefore, the voids 20 in the dielectric thin film 6 are all filled with the metal 22.
その後、基板２上の誘電体薄膜６を酸化絶縁処理、た
とえば基板２上の誘電体薄膜を酸素雰囲気中で熱処理す
れば、金属22は、第３図に示す金属酸化物22aとなり、
絶縁性を有することになる。熱処理のための温度や時間
等は、使用される金属22の種類によって異なっている。
たとえば金属22としてNiを用いた場合には、熱処理温度
は500〜1100℃が好ましく、熱処理時間は30〜120分が好
ましい。After that, when the dielectric thin film 6 on the substrate 2 is subjected to oxidation insulation treatment, for example, the dielectric thin film on the substrate 2 is heat-treated in an oxygen atmosphere, the metal 22 becomes the metal oxide 22a shown in FIG.
It will have insulating properties. The temperature, time, etc. for the heat treatment differ depending on the type of metal 22 used.
For example, when Ni is used as the metal 22, the heat treatment temperature is preferably 500 to 1100 ° C., and the heat treatment time is preferably 30 to 120 minutes.
その後、第３図に示すように、誘電体薄膜６上に上部
電極８を形成すれば、コンデンサ30が完成する。After that, as shown in FIG. 3, the upper electrode 8 is formed on the dielectric thin film 6 to complete the capacitor 30.
上部電極８としては、Ag、Cu、Au、Al、Pt、Pd等の電
極が用いられ得る。この上部電極８を誘電体薄膜６表面
に形成するための手段としては、スパッタ法、蒸着法、
ペースト塗布等が用いられる。上部電極８の厚さは、10
00Å以上であることが好ましく、特に1000Å〜100μｍ
が好ましい。As the upper electrode 8, an electrode made of Ag, Cu, Au, Al, Pt, Pd, or the like can be used. Means for forming the upper electrode 8 on the surface of the dielectric thin film 6 includes a sputtering method, a vapor deposition method,
Paste application or the like is used. The thickness of the upper electrode 8 is 10
00 Å or more is preferable, especially 1000 Å to 100 μm
Is preferred.
なお、本発明によれば、前述したように、下部電極12
の構造は、単層であっても良く、複層であっても良い。
第３図に示すコンデンサ30は、単層構造の下部電極12を
用いたものを示し、第４図に示すコンデンサ30aは複層
構造の下部電極12を用いたものを示す。According to the present invention, as described above, the lower electrode 12
May be a single layer or a multilayer.
The capacitor 30 shown in FIG. 3 shows the one using the lower electrode 12 having the single layer structure, and the capacitor 30a shown in FIG. 4 shows the one using the lower electrode 12 having the multiple layer structure.
以上基板上に下部電極を形成した場合について説明し
たが、金属基板を下部電極として使う場合、あるいは低
抵抗Si基板を下部電極として使う場合も本発明は有効で
ある。Although the case where the lower electrode is formed on the substrate has been described above, the present invention is also effective when the metal substrate is used as the lower electrode or when the low resistance Si substrate is used as the lower electrode.
発明の効果 以上説明してきたように、このような本発明に係るコ
ンデンサの製造方法によれば、誘電体薄膜に形成された
ピンホールやクラック等の空隙部に、電気メッキ法を用
いて金属を析出させ、その後、この金属を酸化させて絶
縁物質に変化させてあるため、その後上部電極を誘電体
薄膜上に形成したとしても、上部電極を構成する金属が
上記空隙部に入り込むことがなくなる。したがって、上
部電極と下部電極との絶縁性は良好に保持され、得られ
るコンデンサの品質は一定なものとなり、コンデンサの
生産性が向上する。EFFECTS OF THE INVENTION As described above, according to the method of manufacturing a capacitor according to the present invention, metal is formed in the voids such as pinholes and cracks formed in the dielectric thin film by electroplating. Since the metal is deposited and then converted into an insulating substance by being oxidized, even if the upper electrode is subsequently formed on the dielectric thin film, the metal forming the upper electrode does not enter the void. Therefore, the insulation between the upper electrode and the lower electrode is maintained well, the quality of the obtained capacitor is constant, and the productivity of the capacitor is improved.
以下、本発明をさらに具体的な実施例に基づき説明す
るが、本発明はこれら実施例に限定されるものではな
い。Hereinafter, the present invention will be described based on more specific examples, but the present invention is not limited to these examples.
実施例 ［基板、下部電極の形成］ 市販のシリコンウェーハ（Ｐ型、比抵抗10Ωcm、厚さ
0.4mm）を基板として用い、この表面を酸化させて、SiO
層を形成した。酸化は、赤外線イメージ炉にて酸素を0.
2／分導入しつつ、1000℃で３時間基板を熱処理する
ことにより行なった。次に、これをトリクレン中にて超
音波洗浄した。Example [Formation of Substrate and Lower Electrode] Commercially available silicon wafer (P type, specific resistance 10 Ωcm, thickness
0.4mm) is used as a substrate and the surface is oxidized to form SiO 2.
A layer was formed. Oxidation was carried out with an infrared image furnace to reduce oxygen to zero.
It was carried out by heat-treating the substrate at 1000 ° C. for 3 hours while introducing 2 / min. Next, this was ultrasonically cleaned in trichlene.
この基板上に、通常の高周波マグネトロンスパッタ法
にて、Cr、Ptの順に膜を形成した。条件を以下に示す。On this substrate, a film was formed in the order of Cr and Pt by a normal high-frequency magnetron sputtering method. The conditions are shown below.
クロム膜（Cr層） チャンバー内を1.0×10-5torr以下の圧力に真空排気
した後、アルゴンを1.0×10-3torr導入し、次に、メイ
ンバルブをしぼって、系内を5.0×10-3torrとした。タ
ーゲットとして99.9％のクロム（Cr）を用い、高周波出
力100Wでプレスパッタを10分間行なった後、シャッター
を20秒間開けてSiO膜上にクロム膜を形成した。膜厚は
約150Åであった。Chromium film (Cr layer) After evacuating the chamber to a pressure of 1.0 × 10 −5 torr or less, introducing argon at 1.0 × 10 −3 torr, and then squeezing the main valve, the inside of the system is reduced to 5.0 × 10 torr. -3 torr. Pre-sputtering was performed for 10 minutes at a high frequency output of 100 W using 99.9% chromium (Cr) as a target, and then the shutter was opened for 20 seconds to form a chromium film on the SiO film. The film thickness was about 150Å.
白金膜（Pt層） 次に、ターゲットには99.9％の白金を使用し、圧力５
×10-3torr、出力200Wでプレスパッタを10分間行なった
後、シャッターを６分間開けて、白金膜を約6000Å形成
した。Platinum film (Pt layer) Next, use 99.9% platinum as the target,
After performing pre-sputtering for 10 minutes at × 10 -3 torr and output of 200 W, the shutter was opened for 6 minutes to form a platinum film of about 6000 mm.
特に、形成したCr層の酸化を防ぐために、、工程
は連続工程とした。この工程を経て、シリコンウェーハ
基板上にSiO層、Cr層（150Å）、Pt層（6000Å）がこの
順序で形成された。In particular, the process was a continuous process in order to prevent the formed Cr layer from being oxidized. Through this process, an SiO layer, a Cr layer (150 °), and a Pt layer (6000 °) were formed on the silicon wafer substrate in this order.
［誘電体薄膜の形成］ チタンイソプロポキシドとバリウムイソプロポキシド
とをTi/Ba（原子比）が4.5になるようにそれぞれ28.42
g、5.68gを秤量し、これらを溶媒としてのメトキシエタ
ノール30ml、エタノール80mlの混合液に加えた。次に得
られた混合物を、オイルバスを用いてバス温度を150℃
に保って還流させることにより均一な溶液をつくった。[Formation of dielectric thin film] Titanium isopropoxide and barium isopropoxide were adjusted to have a Ti / Ba (atomic ratio) of 4.5.
g and 5.68 g were weighed and added to a mixture of 30 ml of methoxyethanol and 80 ml of ethanol as a solvent. Next, the temperature of the resulting mixture was adjusted to 150 ° C using an oil bath.
A homogeneous solution was prepared by keeping the solution at reflux and keeping it at reflux.
室温に戻しても、この溶液は容易にはゲル化しない。
この均一溶液をディッピング法により上記の電極上に塗
布し、誘電体薄膜を形成した。この薄膜中には有機物が
含まれる。The solution does not gel readily when brought to room temperature.
This uniform solution was applied on the above electrodes by a dipping method to form a dielectric thin film. This thin film contains an organic substance.
次にこの下部電極および誘電体薄膜をつけたシリコン
ウェーハを1200℃で下記の条件で熱処理することにより
誘電体膜中の有機物を飛散させ、かつBa2Ti9O20の結晶
相を生じさせた。Next, the lower electrode and the silicon wafer provided with the dielectric thin film were heat-treated at 1200 ° C. under the following conditions to scatter organic substances in the dielectric film and generate a crystalline phase of Ba 2 Ti 9 O 20 . .
この１回のディッピング、熱処理の操作で厚さ500Å
の誘電体薄膜が形成される。This single dipping and heat treatment operation results in a thickness of 500 mm.
The dielectric thin film of is formed.
この操作を８回繰り返すことで0.4μｍの厚さのBa2Ti
9O20の結晶相を有する誘電体薄膜を得た。By repeating this operation 8 times, 0.4 μm thick Ba 2 Ti
A dielectric thin film having a crystal phase of 9 O 20 was obtained.
熱処理条件を次に記す。 The heat treatment conditions are described below.
［熱処理条件］ 熱処理は赤外線イメージ炉またはボックス炉にて行な
い、赤外線イメージ炉では５℃/secで1200℃まで昇温し
た後、30分間その温度を保持し、その後５℃/secで降温
した。この間、酸素のみ0.2／分供給した。ディッピ
ングとこの熱処理を８回繰り返した。ボックス炉では、
70℃／時間で1200℃まで昇温した後、５時間この温度を
保持し、70℃／時間で常温に戻した。この間酸素のみ0.
2／分供給した。この操作を８回繰り返した。[Heat Treatment Condition] The heat treatment was performed in an infrared image furnace or a box furnace. In the infrared image furnace, the temperature was raised to 1200 ° C. at 5 ° C./sec, held at that temperature for 30 minutes, and then lowered at 5 ° C./sec. During this time, only oxygen was supplied at 0.2 / min. The dipping and this heat treatment were repeated 8 times. In the box furnace,
After the temperature was raised to 1200 ° C. at 70 ° C./hour, this temperature was maintained for 5 hours, and the temperature was returned to room temperature at 70 ° C./hour. During this time, only oxygen is 0.
Feeded at 2 / min. This operation was repeated 8 times.
［電気メッキ］ メッキ液としては公知の硫酸浴を用いた。すなわち硫
酸ニッケル150g、塩化アンモニウム15g、ほう酸15gを１
の水に溶解させた。[Electroplating] As a plating solution, a known sulfuric acid bath was used. That is, 150 g of nickel sulfate, 15 g of ammonium chloride, and 15 g of boric acid
In water.
この液の50℃での電圧−電流密度特性は第５図のよう
であった。この液を50℃に加熱した中に陽極としてNi
板、陰極にサンプルの下部電極を接続し2Vの電圧を印加
して15秒間通電した。その後サンプルを酸素雰囲気で70
0℃、90分間熱処理した。この後Auをマスクを用いた簡
易スパッタで大きさ4mm平方、厚さ3000Å成膜して20個
の上部電極を形成した。ショートの有無を40MΩレンジ
のテスタでチェックしたが20個ともショートしなかっ
た。一方誘電特性を測定すると誘電率、誘電損失ともに
100kHzでそれぞれ11nF、0.3％であり、メッキおよびそ
の後の熱処理を行なわなかったものと較べて変わらなか
った。次に光学顕微鏡で観察したところ表面に平均２μ
ｍ径の酸化Niと思われる析出物が1mm2あたり600個ほど
認められた。これは電極面積に占める割合に換算すると
約0.2％であるため、特性には影響しなかったと考えら
れる。印加する電圧は金属が析出するに足る電圧であれ
ばよく、本実施例では第５図から明らかなように、1.5V
以上であればよい。また電圧の印加方法としては、直流
でもよいし、パルスでもよい。The voltage-current density characteristics of this solution at 50 ° C. are as shown in FIG. This solution was heated to 50 ° C while Ni
The lower electrode of the sample was connected to the plate and the cathode, a voltage of 2 V was applied, and electricity was supplied for 15 seconds. The sample is then placed in an oxygen atmosphere at 70
Heat treatment was performed at 0 ° C. for 90 minutes. After that, Au was formed into a film with a size of 4 mm square and a thickness of 3000 Å by simple sputtering using a mask to form 20 upper electrodes. I checked the short circuit with a 40MΩ range tester, but none of them was shorted. On the other hand, when the dielectric properties are measured, both the dielectric constant and the dielectric loss
At 100 kHz, they were 11 nF and 0.3%, respectively, which were not different from those without plating and subsequent heat treatment. Next, when observed with an optical microscope, the average is 2μ on the surface.
Approximately 600 precipitates per mm 2 which were thought to be Ni oxides of m diameter were observed. This is about 0.2% when converted to the ratio occupied in the electrode area, so it is considered that the characteristics were not affected. The voltage to be applied may be a voltage sufficient to deposit metal, and in this embodiment, as is clear from FIG.
All that is required is the above. The voltage application method may be direct current or pulse.
第１〜３図は本発明に係るコンデンサの製造過程を示す
断面図、第４図は本発明の他の実施例に係る製造方法で
得られたコンデンサの断面図、第５図は本発明の一実施
例に係る方法で用いるメッキ液の電圧−電流密度特性を
示すグラフ、第６図は従来例に係るコンデンサの概略図
である。 ２……基板、4,12……下部電極 ６……誘電体薄膜、８……上部電極 20……空隙、22……金属 22a……金属酸化物1 to 3 are sectional views showing a manufacturing process of a capacitor according to the present invention, FIG. 4 is a sectional view of a capacitor obtained by a manufacturing method according to another embodiment of the present invention, and FIG. 5 is a sectional view of the present invention. FIG. 6 is a graph showing the voltage-current density characteristics of the plating solution used in the method according to one embodiment, and FIG. 6 is a schematic view of a capacitor according to a conventional example. 2 ... Substrate, 4, 12 ... Lower electrode 6 ... Dielectric thin film, 8 ... Upper electrode 20 ... Void, 22 ... Metal 22a ... Metal oxide
Claims (1)
基板と上部電極との間に誘電体薄膜が形成されているコ
ンデンサを製造する方法において、 前記基板上に形成された下部電極表面もしくは電極基板
表面に、誘電体薄膜を形成した後、前記下部電極を電気
メッキ用陰極として用いて電気メッキを行ない、誘電体
薄膜に形成されたピンホールおよびクラック等の空隙部
に金属を析出させ、その後、空隙部に析出させた金属を
酸化絶縁化し、 次いで、この誘電体薄膜の表面に上部電極を形成するこ
とを特徴とするコンデンサの製造方法。1. A method of manufacturing a capacitor in which a dielectric thin film is formed between a lower electrode or an electrode substrate formed on a substrate and an upper electrode, the surface or electrode of the lower electrode formed on the substrate. After forming a dielectric thin film on the surface of the substrate, electroplating is performed using the lower electrode as a cathode for electroplating to deposit metal in voids such as pinholes and cracks formed in the dielectric thin film, and then A method for manufacturing a capacitor, characterized in that a metal deposited in a void is oxidized and insulated, and then an upper electrode is formed on a surface of the dielectric thin film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6897989A JP2693562B2 (en) | 1989-03-07 | 1989-03-20 | Manufacturing method of capacitor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-54655 | 1989-03-07 | ||
| JP5465589 | 1989-03-07 | ||
| JP6897989A JP2693562B2 (en) | 1989-03-07 | 1989-03-20 | Manufacturing method of capacitor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316110A JPH0316110A (en) | 1991-01-24 |
| JP2693562B2 true JP2693562B2 (en) | 1997-12-24 |
Family
ID=26395457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6897989A Expired - Lifetime JP2693562B2 (en) | 1989-03-07 | 1989-03-20 | Manufacturing method of capacitor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2693562B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7524552B2 (en) | 2002-10-30 | 2009-04-28 | Mitsui Mining And Smelting Co., Ltd. | Copper foil provided with dielectric layer for forming capacitor layer, copper clad laminate for formation of capacitor layer using such copper foil with dielectric layer, and method for manufacturing producing such copper foil with dielectric layer for formation of capacitor layer |
-
1989
- 1989-03-20 JP JP6897989A patent/JP2693562B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0316110A (en) | 1991-01-24 |
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