JP2692593B2 - Color image signal processor - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、カラー画像信号の処理
装置し、特にカラー画像の記憶装置に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a color image signal processing device, and more particularly to a color image storage device.

【０００２】[0002]

【従来の技術】カラー画像を記憶する場合、従来は色輝
度信号Ｒ，Ｇ，Ｂをそれぞれ記憶していた。色輝度信号
Ｒ，Ｇ，Ｂのうちの１つの信号（たとえば信号Ｒ）の１
フレーム分を記憶するためには、白黒の画像信号の１フ
レームを記憶するのと同じ容量のメモリを必要とし、１
フレーム分のカラー画像を記憶するには、白黒の画像信
号の３フレーム分を記憶するだけのメモリ容量を必要と
するという問題があった。2. Description of the Related Art Conventionally, when storing a color image, color luminance signals R, G and B have been stored. 1 of one of the color luminance signals R, G, B (for example, the signal R)
In order to store one frame, a memory having the same capacity as that for storing one frame of a black and white image signal is required.
In order to store a color image for a frame, there is a problem that a memory capacity for storing three frames of a monochrome image signal is required.

【０００３】[0003]

【発明が解決しようとする課題】上記のようにカラー画
像を記憶する場合、従来では１フレーム分のカラー画像
を記憶するには、白黒の画像信号の３フレーム分を記憶
するだけのメモリ容量を必要とするという問題点があっ
た。In the case of storing a color image as described above, conventionally, in order to store a color image of one frame, a memory capacity enough to store three frames of a monochrome image signal is required. There was a problem that it was necessary.

【０００４】本発明はかかる問題点を解決するためにな
されたものであり、出来るだけ小さな容量のメモリによ
ってカラー画像を記憶し、更に、記憶内容の変換、記憶
内容の伝送、記憶内容の表示等に便利な形態で記憶する
ことができるカラー画像信号の処理装置を提供すること
を目的としている。The present invention has been made to solve the above problems, and stores a color image in a memory having a capacity as small as possible, and further converts the stored content, transmits the stored content, displays the stored content, and the like. It is an object of the present invention to provide a color image signal processing device which can be stored in a convenient form.

【０００５】[0005]

【課題を解決するための手段】カラー画像が伝送される
場合は色輝度信号Ｒ，Ｇ，Ｂを別々に伝送することな
く、複合カラービデオ信号Ｐとして単一チャネルの信号
回線で伝送している。本発明では信号Ｐを記憶すること
にした。 Ｐ＝Ｍ＋Ｉｓｉｎ２π（Ｆｃ）ｔ＋Ｑｃｏｓ２π（Ｆ
ｃ）ｔ・・・（１）で表される。ここにＭ，Ｉ，Ｑはそ
れぞれＲ，Ｇ，Ｂから所定の一次式で算出することがで
きる量であり、Ｆｃは色搬送波の周波数である。この明
細書ではメモリ領域の縮小と拡大を例として本発明のカ
ラー画像信号処理装置を説明する。When a color image is transmitted, the color luminance signals R, G and B are not separately transmitted but are transmitted as a composite color video signal P through a single channel signal line. . In the present invention, the signal P is decided to be stored. P = M + Isin2π (Fc) t + Qcos2π (F
c) t is represented by (1). Here, M, I, and Q are quantities that can be calculated from R, G, and B by a predetermined linear expression, and Fc is the frequency of the color carrier. In this specification, the color image signal processing apparatus of the present invention will be described by taking the reduction and enlargement of the memory area as an example.

【０００６】すなわち、本発明に係わるカラー画像信号
の処理装置は、 カラー画像信号源から得られる複合カラービデオ信号 Ｐ＝Ｍ＋Ｉｓｉｎ２π（Ｆｃ）ｔ＋Ｑｃｏｓ２π（Ｆ
ｃ）ｔ をｎＦｃ（ｎは設計によって定める自然数）のサンプリ
ングクロックによりディジタル信号に変換するＡ／Ｄ変
換器、１対のラインバッファであって、それぞれのバッ
ファは交互にかつ相補的に書き込みモードと読み出しモ
ードとに制御され、前記カラー画像信号源の１ライン分
の信号を一時記憶する１対のラインバッファ、１対のフ
レームバッファであって、それぞれのバッファは交互に
かつ相補的に書き込みモードと読み出しモードとに制御
され、前記カラー画像信号源の１フレーム分の信号を一
時記憶する１対のフレームバッファ、前記カラー画像信
号源から得られる水平同期信号により前記１対のライン
バッファの動作モードを変更する手段、前記カラー画像
信号源から得られる垂直同期信号により前記１対のフレ
ームバッファの動作モードを変更する手段、前記ライン
バッファの書き込み読み出しのアドレスを作成する第１
のＸアドレスカウンタ、前記フレームバッファの書き込
み読み出しのＸアドレスを作成する第２のＸアドレスカ
ウンタ、前記フレームバッファの書き込み読み出しのＹ
アドレスを作成するＹアドレスカウンタ、前記第１のＸ
アドレスカウンタとこれに対応するＸアドレスデコーダ
との間に挿入されるＸゲート、前記Ａ／Ｄ変換器の出力
を書き込みモードにあるラインバッファに書き込み、読
み出しモードにあるラインバッファからデータを読み出
し、この読み出したデータを書き込みモードにあるフレ
ームバッファに書き込む手段、読み出しモードにあるラ
インバッファのＸアドレスカウンタに入力するＸアドレ
スカウンタクロックの周波数、前記Ｘゲートに入力する
信号、書き込みモードにあるフレームバッファのＸアド
レスカウンタに入力するＸアドレスカウンタクロックの
周波数、及びそのフレームバッファのＹアドレスカウン
タに入力するＹアドレスカウンタクロックの周波数を関
連制御する制御手段を備えたことを特徴とする。That is, the color image signal processing apparatus according to the present invention is a composite color video signal P = M + Isin2π (Fc) t + Qcos2π (F) obtained from a color image signal source.
c) An A / D converter for converting t into a digital signal by a sampling clock of nFc (n is a natural number determined by design), a pair of line buffers, each buffer being alternately and complementarily set to a write mode. A pair of line buffers and a pair of frame buffers, which are controlled in a read mode and temporarily store signals for one line of the color image signal source, each buffer being alternately and complementarily in a write mode. The operation mode of the pair of line buffers is controlled by a read mode and a pair of frame buffers for temporarily storing a signal for one frame of the color image signal source and a horizontal synchronizing signal obtained from the color image signal source. A means for changing the pair of frame buffers by a vertical synchronizing signal obtained from the color image signal source. For changing the operation mode of the line buffer, and creating a write / read address of the line buffer.
X address counter, a second X address counter for creating an X address for writing and reading in the frame buffer, and a Y address for writing and reading in the frame buffer
A Y address counter for creating an address, said first X
The X gate inserted between the address counter and the corresponding X address decoder, the output of the A / D converter is written in the line buffer in the write mode, the data is read from the line buffer in the read mode, and Means for writing the read data to the frame buffer in the write mode, the frequency of the X address counter clock input to the X address counter of the line buffer in the read mode, the signal input to the X gate, the X of the frame buffer in the write mode The present invention is characterized by including control means for relating and controlling the frequency of the X address counter clock input to the address counter and the frequency of the Y address counter clock input to the Y address counter of the frame buffer.

【０００７】また、前記制御手段は、前記ラインバッフ
ァの書き込み及び読み出し用のＸアドレスカウンタクロ
ックの周波数及び前記フレームバッフアの読み出し用の
Ｘアドレスカウンタクロックの周波数をｎＦｃとし、前
記フレームバッファの書き込み用のＸアドレスカウンタ
クロックの周波数をｎＦｃ／Ｎ（但しＮは設計によって
定める自然数）とし、前記フレームバッファの書き込み
用のＹアドレスカウンタクロックの周波数をＦｈ／Ｎ
（但しＦｈは水平同期信号の周波数）とし、前記フレー
ムバッファの読み出し用のＹアドレスカウンタクロック
の周波数をＦｈとし、前記ＸゲートはＮ回の水平掃引の
内１回、前記クロック周波数ｎＦｃのＮサイクルの内１
サイクルだけゲートを開くよう制御することを特徴とす
る。Further, the control means sets the frequency of the X address counter clock for writing and reading of the line buffer and the frequency of the X address counter clock for reading of the frame buffer to nFc, and writes the frame buffer for writing. The frequency of the X address counter clock is nFc / N (where N is a natural number determined by design), and the frequency of the Y address counter clock for writing into the frame buffer is Fh / N.
(Where Fh is the frequency of the horizontal synchronizing signal), the frequency of the Y address counter clock for reading the frame buffer is Fh, and the X gate is N cycles of the clock frequency nFc once every N horizontal sweeps. Of 1
The feature is that the gate is controlled to be opened only in the cycle.

【０００８】また、前記制御手段は、前記ラインバッフ
ァの書き込み及び読み出し用のＸアドレスカウンタクロ
ックの周波数及び前記フレームバッフアの書き込み及び
読み出し用のＸアドレスカウンタクロックの周波数をｎ
Ｆｃとし、前記ラインバッファの読み出し用のＸアドレ
スカウンタクロックの周波数をｎＦｃ／Ｌ（但しＬは設
計によって定める自然数）とし、前記フレームバッファ
の書き込み用のＹアドレスカウンタクロックの周波数を
ＬＦｈとし、前記フレームバッファの読み出し用のＹア
ドレスカウンタクロックの周波数をＦｈするよう制御す
ることを特徴とする。The control means sets the frequency of the X address counter clock for writing and reading of the line buffer and the frequency of the X address counter clock for writing and reading of the frame buffer to n.
Fc, the frequency of the X address counter clock for reading of the line buffer is nFc / L (where L is a natural number determined by design), and the frequency of the Y address counter clock for writing of the frame buffer is LFh. The frequency of the Y address counter clock for reading the buffer is controlled to Fh.

【０００９】また、前記フレームバッファから読み出さ
れた信号は、アナログ信号に変換された後、前記色輝度
信号Ｒ，Ｇ，Ｂに変換されて表示装置上に表示されるこ
とを特徴とする。Further, the signal read from the frame buffer is converted into an analog signal and then converted into the color luminance signals R, G, B and displayed on a display device.

【００１０】また、前記フレームバッファから読み出さ
れた信号は、単一の信号回線で伝送されることを特徴と
する。Further, the signal read from the frame buffer is transmitted by a single signal line.

【００１１】さらに、前記カラー画像信号源は、カラー
カメラであり、前記色輝度信号Ｒ，Ｇ，Ｂを発生し、信
号Ｒ，Ｇ，Ｂから前記信号Ｐを生成する手段は、カラー
画像信号処理装置内に設けられることを特徴とする。Further, the color image signal source is a color camera, and means for generating the color luminance signals R, G, B and generating the signal P from the signals R, G, B is color image signal processing. It is characterized in that it is provided in the device.

【００１２】[0012]

【作用】自然数ｎは最小値として２を選んでも、信号Ｐ
を比較的良好に再現することができるので、２Ｆｃのサ
ンプリング周波数でサンプルして色信号Ｒ，Ｇ，Ｂを、
それぞれ別々にサンプリングする（Ｒ，Ｇ，Ｂに対する
サンプリング周波数は、２Ｆｃより低くなる）よりメモ
リ容量は少なくなる。また信号Ｐをディジタル化して記
憶しておけば、これを読み出してそのまま、又はアナロ
グ信号に変換して単一回線の伝送路で伝送することがで
きて便利である。伝送以外のデータ処理においてもＲ，
Ｇ，Ｂの３種の信号に分かれて記憶されているより単一
のＰ信号として記憶されている方が便利である。Even if 2 is selected as the minimum natural number n, the signal P
Can be reproduced relatively well, so that the color signals R, G, B are sampled at a sampling frequency of 2Fc,
The memory capacity is smaller than that of sampling separately (the sampling frequency for R, G, and B is lower than 2Fc). Further, if the signal P is digitized and stored, it is convenient because it can be read out and converted as it is, or converted into an analog signal and transmitted through a single line transmission path. In data processing other than transmission, R,
It is more convenient to store as a single P signal rather than being divided into three types of signals of G and B and stored.

【００１３】[0013]

【実施例】以下、図面について本発明の実施例を説明す
る。図１は本発明の一実施例を示すブロック図で、図に
おいて、カラー画像信号源１は例えばカラーテレビの受
像機であるとし、但し、この信号源１からは式（１）の
Ｐ信号、周波数Ｆｃの色搬送波信号ＣＳ、周波数Ｆｈの
水平同期信号ＨＳ、周波数Ｆｖの垂直同期信号ＶＳを出
力するものとする。クロック発生器２は、周波数Ｆｃに
位相同期した周波数ｎＦｃ（ｎは設計で定める自然数）
を発生し、Ａ／Ｄ３では、ｎＦｃで信号Ｐをサンプルし
てディジタル信号に変換する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. In the figure, it is assumed that the color image signal source 1 is, for example, a color television receiver, provided that the P signal of the formula (1) is supplied from the signal source 1. It is assumed that the color carrier signal CS having the frequency Fc, the horizontal synchronizing signal HS having the frequency Fh, and the vertical synchronizing signal VS having the frequency Fv are output. The clock generator 2 has a frequency nFc (n is a natural number determined by design) that is phase-locked with the frequency Fc.
In the A / D 3, the signal P is sampled by nFc and converted into a digital signal.

【００１４】また、１対のラインバッファ４，５、１対
のフレームバッファ１１，１２が備えられている。すな
わち、信号Ｐは連続して出力されるので、ラインバッフ
ァは１対必要で相補的にかつ交互に書き込みモードと読
み出しモードで動作するよう制御される。フリップフロ
ップ６の出力論理は、信号ＨＳの入力のたびに変化し、
ゲート７がオンになってＡ／Ｄ３の出力がラインバッフ
ァ４に書き込まれている間、ゲート１０がオンになって
ラインバッファ５の内容が読み出されて、フレームバッ
ファに書き込まれる。次の水平掃引期間ではＡ／Ｄ３の
出力はゲート８を経てラインバッファ５に書き込まれ、
ラインバッファ４の内容がゲート９を経て読み出され
る。Further, a pair of line buffers 4, 5 and a pair of frame buffers 11, 12 are provided. That is, since the signal P is continuously output, one pair of line buffers are required to be complementarily and alternately controlled to operate in the write mode and the read mode. The output logic of the flip-flop 6 changes every time the signal HS is input,
While the gate 7 is on and the output of the A / D 3 is being written to the line buffer 4, the gate 10 is on and the contents of the line buffer 5 are read out and written to the frame buffer. In the next horizontal sweep period, the output of A / D3 is written in the line buffer 5 via the gate 8,
The contents of the line buffer 4 are read out via the gate 9.

【００１５】１対のフレームバッファもまた交互に相補
的に書き込みモードと読み出しモードで動作するように
制御される。フリップフロップ１３の出力論理は、信号
ＶＳの入来毎に変化する。ゲート１４，１５，１６及び
１７が１対のフレームバッファの入出力を制御する。The pair of frame buffers are also controlled to operate in a complementary and alternating write mode and read mode. The output logic of the flip-flop 13 changes each time the signal VS comes in. Gates 14, 15, 16 and 17 control the input and output of the pair of frame buffers.

【００１６】フレームバッファから読み出されたデータ
は、ディジタル・アナログ変換器１８（Ｄ／Ａ１８）で
アナログ信号に変換され、復調器１９で色搬送波信号Ｃ
Ｓで復調されてＭ，Ｉ，Ｑ信号となり、これがマトリク
ス２０を経てＲ，Ｇ，Ｂ信号となってブラウン管２１を
制御する。ブラウン管２１の掃引は信号ＨＳ，ＶＳで同
期される掃引発生器２２からの信号で行われる。The data read from the frame buffer is converted into an analog signal by the digital / analog converter 18 (D / A 18), and the color carrier signal C is demodulated by the demodulator 19.
The signals are demodulated by S to become M, I, Q signals, which become R, G, B signals through the matrix 20 and control the cathode ray tube 21. The sweep of the cathode ray tube 21 is performed by the signal from the sweep generator 22 synchronized with the signals HS and VS.

【００１７】ラインバッファ４，５とフレームバッファ
１１，１２はＲＡＭで構成され、書き込み、読み出しに
はアドレス信号が用いられる。また、フレームバッファ
のアドレス信号は、普通Ｘアドレス信号、Ｙアドレス信
号に分解される。図２（ａ）は、図１のフレームバッフ
ァ１１、１２のアドレス信号を発生する回路構成を示す
ものであり、同一の回路がそれぞれに１組づつ設けられ
ている。ＸアドレスカウンタクロックＦｘは、クロック
発生器２の出力する周波数ｎＦｃのクロック信号をもと
にＸクロック発生器２３によって発生され、Ｙアドレス
カウンタクロックＦｙは、周波数Ｆｈの水平同期信号Ｈ
ＳからＹクロック発生器２４によって発生される。ま
た、図２（ｂ）は、ラインバッファ４、５のアドレス信
号を発生する回路構成を示し、図２（ａ）の構成からＹ
アドレス信号に関する部分を省略した構成となってい
る。 The line buffers 4 and 5 and the frame buffers 11 and 12 are composed of RAMs, and address signals are used for writing and reading. Further, the address signal of the frame buffer is usually decomposed into an X address signal and a Y address signal. FIG. 2A shows the frame baffle of FIG.
All SANYO showing a circuit configuration for generating an address signal of § 11 and 12, the same circuit is provided one pair at a time, each
ing. X address counter clock Fx is a clock
Based on the clock signal of the frequency nFc output from the generator 2,
Generated by the X clock generator 23 to, Y address counter clock Fy is horizontal frequencies Fh sync signal H
Generated by the S to Y clock generator 24. Ma
2B shows the address signals of the line buffers 4 and 5.
FIG. 2A shows a circuit configuration for generating a signal, and FIG.
It has a configuration that omits parts related to address signals.
You.

【００１８】本発明の一実施例をメモリ領域の縮小につ
いて説明するが、メモリ領域を縮小するためには、原メ
モリ領域から所定数のアドレス中で、１つのアドレスの
データだけを読み出し、これを次のメモリに書き込むと
きにメモリ順に詰めて書き込むことが必要である。所定
数のアドレス中から、１つのアドレスのデータを読み出
すためにＸゲート２７が、Ｘアドレスカウンタ２６とＸ
アドレスデコーダ２８との間に設けられる。Ｘゲート信
号Ｇｘは、信号ｎＦｃとＦｈとからＸゲート発生器２５
により発生される。Ｙゲートを設ける必要がない理由
は、ＧｘがｎＦｃとＦｈとで制御されるからである。An embodiment of the present invention will be described for reducing the memory area. In order to reduce the memory area, only one address data is read out from the original memory area in a predetermined number of addresses and this is read. When writing to the next memory, it is necessary to write data in memory order. In order to read the data of one address from the predetermined number of addresses, the X gate 27 is connected to the X address counter 26 and the X address counter 26.
It is provided between the address decoder 28 and the address decoder 28. The X gate signal Gx is generated from the signals nFc and Fh by the X gate generator 25.
Generated by The reason why it is not necessary to provide a Y gate is that Gx is controlled by nFc and Fh.

【００１９】図３は、Ｆｘ，Ｇｘ，Ｆｙによってメモリ
寸法を制御する説明図である。ラインバッファの書き込
みとフレームバッファの読み出しは、このメモリが外部
の回路に接続される場所であるから、接続する外部回路
に合わせて定められ、一定に保たれる必要がある。すな
わち、Ｆｘ＝ｎＦｃ，Ｆｙ＝Ｆｈで、Ｇｘはすべての信
号を通過する（Ｈで表す）。若し、ラインバッファの読
み出しをラインバッファの書き込みと同様にし、フレー
ムバッファの書き込みをフレームバッファの読み出しと
同様にすれば、カラー画像信号源１と同じ信号がフレー
ムバッファから読み出される。FIG. 3 is an explanatory diagram for controlling the memory size by Fx, Gx and Fy. Since writing of the line buffer and reading of the frame buffer are places where this memory is connected to an external circuit, it is necessary to be determined and kept constant according to the external circuit to be connected. That is, Fx = nFc, Fy = Fh, and Gx passes all signals (represented by H). If the reading of the line buffer is the same as the writing of the line buffer and the writing of the frame buffer is the same as the reading of the frame buffer, the same signal as the color image signal source 1 is read from the frame buffer.

【００２０】１／Ｎに縮小する場合は、ラインバッファ
の読み出しにおいて、Ｇｘ＝（ｎＦｃ／Ｎ）（Ｆｈ／
Ｎ）とし、フレームバッファの書き込みにおいてＦｘ＝
ｎＦｃ／Ｎ，Ｆｙ＝Ｆｈ／Ｎとすればよい。図６は、Ｎ
＝２の場合を示し、符号６１のようにラインバッファに
は全面に書き込まれる信号が、Ｇｘのために偶数列、偶
数行（但し２を偶数の最小値とする）のデータ（符号６
２で示す）だけが読み出され、これがフレームバッファ
には番地を詰めて書き込まれ、図３の符号６３のように
なる。To reduce to 1 / N, Gx = (nFc / N) (Fh /
N), and when writing to the frame buffer, Fx =
It is sufficient to set nFc / N and Fy = Fh / N. FIG.
= 2, the signal written on the entire surface of the line buffer as indicated by reference numeral 61 is data (reference numeral 6) of even columns and even rows (where 2 is an even minimum value) for Gx.
2) is read out, and this is written in the frame buffer with the addresses packed, as shown by reference numeral 63 in FIG.

【００２１】Ｌ／１に拡大する場合は、ラインバッファ
の読み出しにおいて、Ｆｘ＝ｎＦｃ／Ｌとし、フレーム
バッファの書き込みにおいてＦｙ＝ＬＦｈとする。Ｌ＝
２の場合は、図６を逆に見て、ラインバッファの書き込
みでは１ライン分が終了する間に読み出しは符号６３の
ように半分の部分しか読み出せない。但し、Ｇｘ＝ｎＦ
ｃに保たれているので同一データが２回読み出されて、
フレームバッファには符号６１で示すように１ライン分
に亙って書き込まれ、符号６３のようにＹ方向の読み出
しが半分終わったときは、フレームバッファの書き込み
速度は２Ｆｈになっているので、メモリ全面に書き込ま
れることになる。但し、この場合Ｙアドレスデコーダ３
０の内部接続を変更して１アドレスに対し隣接する２本
の線に同時に信号が供給されるようにする。When expanding to L / 1, Fx = nFc / L is set in reading the line buffer and Fy = LFh is set in writing in the frame buffer. L =
In the case of 2, when looking back at FIG. 6, in the writing of the line buffer, the reading can read only a half portion as indicated by reference numeral 63 while one line is completed. However, Gx = nF
Since it is kept at c, the same data is read twice,
The data is written in the frame buffer for one line as indicated by reference numeral 61, and when the reading in the Y direction is half completed as indicated by reference numeral 63, the writing speed of the frame buffer is 2 Fh, so the memory It will be written on the entire surface. However, in this case, the Y address decoder 3
The internal connection of 0 is changed so that signals are simultaneously supplied to two adjacent lines for one address.

【００２２】図４は、図２に示すＸゲート発生器２５の
設計例を示す接続図で、周波数ｎＦｃとＦｈとから１／
Ｎ分周回路３２、３３とゲート３４により（ｎＦｃ／
Ｎ）×（Ｆｈ／Ｎ）のゲート信号を作る回路を示す。FIG. 4 is a connection diagram showing a design example of the X gate generator 25 shown in FIG.
By the N frequency dividing circuits 32 and 33 and the gate 34, (nFc /
A circuit for generating a gate signal of N) × (Fh / N) is shown.

【００２３】図１に示す回路が専らメモリ縮小のために
使用される場合は、ラインバッファ５を省略することが
できる。メモリ縮小の場合はメモリに残す１行分のデー
タに対し、少なくとも１行分の削除すべきデータがある
ので、メモリに残す１行分のデータをラインバッファ４
に入力した後、ゲート７を閉じて次の１行の水平掃引期
間にラインバッファ４のデータをゲート９から読み出せ
ばよい。図５は、図１のラインバッファの部分をこのよ
うに変形したブロック図で、１／Ｎの分周器３３の出力
により制御され、Ａ／Ｄ３の出力はＮ行分ごとに１行分
だけがゲート３６を通過する。ゲート３６とゲート７と
を通過してラインバッファ４に書き込まれたデータは次
の１行分の水平掃引期間にゲート９を経て読み出され
る。なお、カラー画像信号源１のカラー画像が静止画像
である場合は、信号Ｐの出力を自由に制御することがで
きるので、フレームバッファを１面だけ持っていれば、
メモリ縮小、拡大の処理を行うことができる。If the circuit shown in FIG. 1 is used exclusively for memory reduction, the line buffer 5 can be omitted. In the case of memory reduction, since there is at least one line of data to be deleted with respect to one line of data to be left in the memory, the line buffer 4 stores the data of one line to be left in the memory.
Then, the gate 7 is closed and the data in the line buffer 4 may be read from the gate 9 during the horizontal sweep period of the next one row. FIG. 5 is a block diagram in which the line buffer portion of FIG. 1 is modified in this way. It is controlled by the output of the 1 / N frequency divider 33, and the output of the A / D 3 is only one row every N rows. Passes through the gate 36. The data written in the line buffer 4 through the gate 36 and the gate 7 is read out through the gate 9 in the horizontal sweep period for the next one row. If the color image of the color image signal source 1 is a still image, the output of the signal P can be freely controlled. Therefore, if only one frame buffer is provided,
Memory reduction and enlargement processing can be performed.

【００２４】図１のゲート１６，１７からの出力、又は
Ｄ／Ａ１８の出力は、単一の通信チャネルで伝送するこ
とが出来る。図１に示す装置が伝送を考慮しない設計で
あり、フレームバッフア１１，１２の出力には信号Ｈ
Ｓ，ＶＳ及びカラーバーストを含んでいない場合は、こ
れ等の信号をカラーテレビジョン放送のように帰線期間
に挿入する必要がある。図７は、このようにして構成し
た伝送信号を示す説明図で、７１はカラー画像信号、７
２は帰線期間を示す。The output from the gates 16 and 17 of FIG. 1 or the output of the D / A 18 can be transmitted on a single communication channel. The device shown in FIG. 1 is designed so that transmission is not considered, and a signal H is output at the outputs of the frame buffers 11 and 12.
When S, VS and color burst are not included, these signals need to be inserted in the blanking period as in color television broadcasting. FIG. 7 is an explanatory diagram showing a transmission signal configured in this way, where 71 is a color image signal and 7 is a color image signal.
Reference numeral 2 indicates a blanking period.

【００２５】カラー画像信号源１が例えばカラーカメラ
で色輝度信号Ｒ，Ｇ，Ｂを出力するものであれば、これ
を信号Ｐに変換する回路を処理装置内に設ける。図８
は、このような回路の構成例を示すブロック図で、信号
Ｒ，Ｇ，Ｂはマトリクス８０で信号Ｍ，Ｉ，Ｑに変換さ
れる。信号ＶＳ，ＨＳはカラーカメラで発生させる。ク
ロック周波数発振器８１はサンプリング周波数ｎＦｃを
発生し、１／ｎ分周器８２でカラー搬送波周波数とし、
９０度移相器８３で９０度移相した信号を作り、平衡変
調器８４，８５でＩｓｉｎ２π（Ｆｃ）ｔとＱｃｏｓ２
π（Ｆｃ）ｔの信号を作り、増幅器８６，８７，８８を
経て信号Ｐを出力する。If the color image signal source 1 outputs color luminance signals R, G, B by a color camera, for example, a circuit for converting the color luminance signals R, G, B into a signal P is provided in the processing device. FIG.
Is a block diagram showing a configuration example of such a circuit, and signals R, G, B are converted into signals M, I, Q by a matrix 80. The signals VS and HS are generated by a color camera. A clock frequency oscillator 81 generates a sampling frequency nFc, and a 1 / n frequency divider 82 sets it as a color carrier frequency,
The 90-degree phase shifter 83 produces a 90-degree phase-shifted signal, and the balanced modulators 84 and 85 generate Isin2π (Fc) t and Qcos2.
A signal of π (Fc) t is created, and the signal P is output via the amplifiers 86, 87 and 88.

【００２６】[0026]

【発明の効果】以上説明したように本発明によれば、カ
ラー画像信号を複合カラービデオ信号Ｐの形で記憶する
ことにしたので、必要な記憶容量を削減することがで
き、信号伝送に便利な形態で記憶することができる等の
効果がある。As described above, according to the present invention, since the color image signal is stored in the form of the composite color video signal P, the required storage capacity can be reduced, which is convenient for signal transmission. There is an effect that it can be stored in various forms.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例を示すブロック図ある。FIG. 1 is a block diagram showing one embodiment of the present invention.

【図２】図１のラインバッファ、フレームバッファの書
き込み、読み出しの制御回路を示すブロック図である。2 is a block diagram showing a write / read control circuit for the line buffer and frame buffer of FIG. 1. FIG.

【図３】図１の回路でメモリ範囲の縮小、拡大を行う場
合の説明図である。FIG. 3 is an explanatory diagram when the memory range is reduced and enlarged by the circuit of FIG.

【図４】図２のＸゲート発生器の一例を示すブロック図
である。4 is a block diagram showing an example of the X gate generator of FIG. 2. FIG.

【図５】図１のラインバッファの変形を示すブロック図
である。5 is a block diagram showing a modification of the line buffer of FIG.

【図６】図１の回路で実施したメモリの縮小、拡大を示
す説明図である。FIG. 6 is an explanatory diagram showing reduction and enlargement of the memory implemented by the circuit of FIG.

【図７】図１のフレームバッファの内容を伝送する場合
の構成を示す説明図である。FIG. 7 is an explanatory diagram showing a configuration for transmitting the contents of the frame buffer of FIG.

【図８】図１の回路に付加する場合がある信号変換回路
を示すブロック図である。FIG. 8 is a block diagram showing a signal conversion circuit which may be added to the circuit of FIG.

【符号の説明】[Explanation of symbols]

１ カラー画像信号源 ２ クロック発生器 ３ アナログディジタル変換器 ４ ラインバッファ ５ ラインバッファ １１ フレームバッファ １２ フレームバッファ １８ ディジタルアナログ変換器 １９ 復調器 ２０ マトリクス ２１ 表示装置 ２２ 掃引発生器 ２３ Ｘクロック発生器 ２４ Ｙクロック発生器 ２５ Ｘゲート発生器 ２６ Ｘアドレスカウンタ ２７ Ｘゲート ２８ Ｘアドレスデコーダ ２９ Ｙアドレスカウンタ ３０ Ｙアドレスデコーダ 1 Color Image Signal Source 2 Clock Generator 3 Analog-to-Digital Converter 4 Line Buffer 5 Line Buffer 11 Frame Buffer 12 Frame Buffer 18 Digital-to-Analog Converter 19 Demodulator 20 Matrix 21 Display Device 22 Sweep Generator 23 X Clock Generator 24 Y Clock generator 25 X gate generator 26 X address counter 27 X gate 28 X address decoder 29 Y address counter 30 Y address decoder

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 カラー画像信号源から得られる複合カラ
ービデオ信号 Ｐ＝Ｍ＋Ｉｓｉｎ２π（Ｆｃ）ｔ＋Ｑｃｏｓ２π（Ｆ
ｃ）ｔ （但し、Ｍ，Ｉ，Ｑはカラー画像信号の色輝度成分Ｒ，
Ｇ，Ｂからそれぞれ所定の直線関係式で算出される各成
分、Ｆｃは色搬送波の周波数である）をｎＦｃ（ｎは設
計によって定める自然数）のサンプリングクロックによ
りディジタル信号に変換するＡ／Ｄ変換器、 １対のラインバッファであって、それぞれのバッファは
交互にかつ相補的に書き込みモードと読み出しモードと
に制御され、前記カラー画像信号源の１ライン分の信号
を一時記憶する１対のラインバッファ、 １対のフレームバッファであって、それぞれのバッファ
は交互にかつ相補的に書き込みモードと読み出しモード
とに制御され、前記カラー画像信号源の１フレーム分の
信号を一時記憶する１対のフレームバッファ、 前記カラー画像信号源から得られる水平同期信号により
前記１対のラインバッファの動作モードを変更する手
段、 前記カラー画像信号源から得られる垂直同期信号により
前記１対のフレームバッファの動作モードを変更する手
段、 前記ラインバッファの書き込み読み出しのアドレスを作
成する第１のＸアドレスカウンタ、 前記フレームバッファの書き込み読み出しのＸアドレス
を作成する第２のＸアドレスカウンタ、 前記フレームバッファの書き込み読み出しのＹアドレス
を作成するＹアドレスカウンタ、 前記第１のＸアドレスカウンタとこれに対応するＸアド
レスデコーダとの間に挿入されるＸゲート、 前記Ａ／Ｄ変換器の出力を書き込みモードにあるライン
バッファに書き込み、読み出しモードにあるラインバッ
ファからデータを読み出し、この読み出したデータを書
き込みモードにあるフレームバッファに書き込む手段、 読み出しモードにあるラインバッファのＸアドレスカウ
ンタに入力するＸアドレスカウンタクロックの周波数、
前記Ｘゲートに入力する信号、書き込みモードにあるフ
レームバッファのＸアドレスカウンタに入力するＸアド
レスカウンタクロックの周波数、及びそのフレームバッ
ファのＹアドレスカウンタに入力するＹアドレスカウン
タクロックの周波数を関連制御する制御手段、 を備えたカラー画像信号の処理装置。1. A composite color video signal obtained from a color image signal source P = M + Isin2π (Fc) t + Qcos2π (F
c) t (where M, I, and Q are color luminance components R,
An A / D converter for converting each component calculated from G and B by a predetermined linear relational expression, Fc is the frequency of the color carrier, into a digital signal by a sampling clock of nFc (n is a natural number determined by design) A pair of line buffers, each of which is alternately and complementarily controlled to a write mode and a read mode, and temporarily stores a signal for one line of the color image signal source. A pair of frame buffers, each of which is alternately and complementarily controlled to a write mode and a read mode, and temporarily stores a signal for one frame of the color image signal source. Changing the operation mode of the pair of line buffers according to a horizontal synchronizing signal obtained from the color image signal source A unit for changing the operation mode of the pair of frame buffers according to a vertical synchronizing signal obtained from the color image signal source; a first X address counter for creating a write / read address of the line buffer; A second X address counter for creating a write / read X address, a Y address counter for creating a write / read Y address of the frame buffer, and a space between the first X address counter and an X address decoder corresponding thereto. An X gate to be inserted, means for writing the output of the A / D converter to a line buffer in a write mode, reading data from the line buffer in a read mode, and writing the read data to a frame buffer in a write mode, Read mode X address counter clock frequency inputted to the X address counter of certain line buffers,
Control for related control of the signal input to the X gate, the frequency of the X address counter clock input to the X address counter of the frame buffer in the write mode, and the frequency of the Y address counter clock input to the Y address counter of the frame buffer. A means for processing a color image signal, comprising: 【請求項２】 前記制御手段は、前記ラインバッファの
書き込み及び読み出し用のＸアドレスカウンタクロック
の周波数及び前記フレームバッフアの読み出し用のＸア
ドレスカウンタクロックの周波数をｎＦｃとし、前記フ
レームバッファの書き込み用のＸアドレスカウンタクロ
ックの周波数をｎＦｃ／Ｎ（但しＮは設計によって定め
る自然数）とし、前記フレームバッファの書き込み用の
Ｙアドレスカウンタクロックの周波数をＦｈ／Ｎ（但し
Ｆｈは水平同期信号の周波数）とし、前記フレームバッ
ファの読み出し用のＹアドレスカウンタクロックの周波
数をＦｈとし、前記ＸゲートはＮ回の水平掃引の内１
回、前記クロック周波数ｎＦｃのＮサイクルの内１サイ
クルだけゲートを開くよう制御することを特徴とする請
求項第１項記載のカラー画像信号の処理装置。2. The control means sets the frequency of the X address counter clock for writing and reading of the line buffer and the frequency of the X address counter clock for reading of the frame buffer to nFc, and writes the frame buffer for writing. The frequency of the X address counter clock is nFc / N (where N is a natural number determined by design), and the frequency of the Y address counter clock for writing in the frame buffer is Fh / N (where Fh is the frequency of the horizontal synchronizing signal). , The frequency of the Y address counter clock for reading the frame buffer is Fh, and the X gate is 1 out of N horizontal sweeps.
2. The color image signal processing apparatus according to claim 1, wherein the gate frequency is controlled to open only once in N cycles of the clock frequency nFc. 【請求項３】 前記制御手段は、前記ラインバッファの
書き込み用のＸアドレスカウンタクロックの周波数及び
前記フレームバッフアの書き込み及び読み出し用のＸア
ドレスカウンタクロックの周波数をｎＦｃとし、前記ラ
ンバッファの読み出し用のＸアドレスカウンタクロック
の周波数をｎＦｃ／Ｌ（但しＬは設計によって定める自
然数）とし、前記フレームバッファの書き込み用のＹア
ドレスカウンタクロックの周波数をＬＦｈとし、前記フ
レームバッファの読み出し用のＹアドレスカウンタクロ
ックの周波数をＦｈとするよう制御することを特徴とす
る請求項第１項記載のカラー画像信号の処理装置。Wherein the control means, the X address counter clock frequency for the frequency and writing and reading of the frame-buffer of the X address counter clock for viewing <br/> writing write line buffer and NFC, The frequency of the X address counter clock for reading the run buffer is nFc / L (where L is a natural number determined by design), the frequency of the Y address counter clock for writing the frame buffer is LFh, and the reading of the frame buffer is performed. processing for a color image signal as in claim 1 wherein the frequency of the Y address counter clock and controls so as to Fh of use. 【請求項４】 前記フレームバッファから読み出された
信号は、アナログ信号に変換された後、前記色輝度信号
Ｒ，Ｇ，Ｂに変換されて表示装置上に表示されることを
特徴とする請求項第１項記載のカラー画像信号の処理装
置。4. The signal read from the frame buffer is converted into an analog signal and then converted into the color luminance signals R, G, B to be displayed on a display device. Item 1. A color image signal processing device according to item 1. 【請求項５】 前記フレームバッファから読み出された
信号は、単一の信号回線で伝送されることを特徴とする
請求項第１項記載のカラー画像信号の処理装置。5. The color image signal processing apparatus according to claim 1, wherein the signal read from the frame buffer is transmitted through a single signal line. 【請求項６】 前記カラー画像信号源は、カラーカメラ
であり、前記色輝度信号Ｒ，Ｇ，Ｂを発生し、信号Ｒ，
Ｇ，Ｂから前記信号Ｐを生成する手段は、カラー画像信
号処理装置内に設けられることを特徴とする請求項第１
項記載のカラー画像信号の処理装置。6. The color image signal source is a color camera, which generates the color luminance signals R, G, B and outputs the signals R,
The means for generating the signal P from G and B is provided in a color image signal processing device.
Item 7. A color image signal processing device according to the item.