JP2689719B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特にプレーナー型のトラ
ンジスタ及び縦型MOS電界効果トランジスタの構造に関
する。The present invention relates to a semiconductor device, and more particularly to the structure of a planar type transistor and a vertical type MOS field effect transistor.
従来のプレーナ型半導体装置について第3図に示す縦
型MOS電界効果トランジスタ(以下縦型MOSFETと記す)
を例に説明する。A conventional planar type semiconductor device shown in FIG. 3 is a vertical MOS field effect transistor (hereinafter referred to as vertical MOSFET).
Will be described as an example.
従来の縦型MOSFETは、ドレインとなるN型シリコン基
板1に耐圧を制御するためにP型拡散層2を形成してお
き、次に、ゲート酸化膜3と多結晶シリコン層からなる
ゲート電極4を形成する。次にこのゲート電極4をマス
クとしてチャネル領域となるP型拡散層2Aと、ソース領
域となるN+型拡散層5を形成し、さらに層間絶縁膜6,ソ
ース電極7を形成することで構成される。又、外周部の
スクライブ線領域20には、P型拡散層2と同時にP型拡
散層8を形成し、このP型拡散層8に接してかつ延在す
るN+型拡散層からなるチャンネルストッパー9と、この
チャンネルストッパー10に、オーミック接続された外周
電極10が形成され、更に素子部外周には、ソース電極7
に接続されたP型拡散層11が形成されている。In a conventional vertical MOSFET, a P-type diffusion layer 2 is formed on an N-type silicon substrate 1 serving as a drain in order to control a withstand voltage, and then a gate oxide film 3 and a gate electrode 4 including a polycrystalline silicon layer are formed. To form. Next, the gate electrode 4 is used as a mask to form a P-type diffusion layer 2A serving as a channel region, an N + -type diffusion layer 5 serving as a source region, and further an interlayer insulating film 6 and a source electrode 7 are formed. It In addition, in the scribe line region 20 in the outer peripheral portion, a P-type diffusion layer 8 is formed at the same time as the P-type diffusion layer 2, and a channel stopper made of an N + -type diffusion layer that is in contact with the P-type diffusion layer 8 and extends. 9 and an outer peripheral electrode 10 ohmic-connected to the channel stopper 10, and the source electrode 7 on the outer periphery of the element portion.
A P-type diffusion layer 11 connected to is formed.
この、縦型MOSFETのドレイン・ソース間耐圧は、一般
にN型シリコン基板1とP型拡散層2,11の抵抗率及び拡
散深さによって決定される。第3図は縦型MOSFETのドレ
イン・ソース間に、保護用ダイオード部19を付加して過
電圧での破壊を防止する目的で、素子外周部分のN型シ
リコン基板1の表面部分にイオン注入法等によりN+型拡
散層14を形成することで、ドレイン・ソース間耐圧を制
御した縦型MOSFETの例である。The drain-source breakdown voltage of the vertical MOSFET is generally determined by the resistivity and diffusion depth of the N-type silicon substrate 1 and the P-type diffusion layers 2 and 11. FIG. 3 shows an ion implantation method or the like on the surface portion of the N-type silicon substrate 1 in the peripheral portion of the element for the purpose of adding a protection diode portion 19 between the drain and source of the vertical MOSFET to prevent breakdown due to overvoltage. This is an example of a vertical MOSFET in which the drain-source breakdown voltage is controlled by forming the N + type diffusion layer 14 by.
第3図に示した従来の縦型MOSFETの外周部分に保護用
ダイオードを形成する方法では、ドレイン・ソース間耐
圧が200Vを越えるような場合には、使用するN型シリコ
ン基板1が抵抗率7Ωcmを越える低不純物濃度となるた
め、保護用ダイオードを形成するためのイオン注入にお
ける不純物のドーズ量も相対的に少くなる。According to the conventional method of forming a protection diode on the outer periphery of a vertical MOSFET shown in FIG. 3, when the drain-source breakdown voltage exceeds 200 V, the N-type silicon substrate 1 used has a resistivity of 7 Ωcm. Since the impurity concentration exceeds the range, the dose of impurities in the ion implantation for forming the protective diode is relatively small.
又、ドレイン・ソース間耐圧を200V以上得るために、
P型拡散層2,11の拡散深さも、より深く必要となるた
め、拡散時間も長くなる。この二つの理由により、保護
用ダイオードの特性の制御が困難となるため、従来の半
導体装置では、耐圧は100V程度としてしか使用されてい
なかった。Also, in order to obtain a drain-source breakdown voltage of 200 V or more,
Since the diffusion depths of the P-type diffusion layers 2 and 11 are also required to be deeper, the diffusion time becomes longer. Because of these two reasons, it becomes difficult to control the characteristics of the protective diode, and thus the conventional semiconductor device has been used only with a withstand voltage of about 100V.
本発明の半導体装置は、第1導電型の半導体基板と、
この半導体基板のスクライブ線領域に形成された第2導
電型の第1の拡散層と、この第1の拡散層表面に接しか
つ第1の拡散層より浅く延在して形成された第1導電型
のチャンネルストッパーと、前記第1の拡散層から分離
して形成された第2導電型の第2の拡散層と、前記チャ
ンネルストッパーに接続された第1の電極と、前記第2
の拡散層に接続された第2の電極とを有する半導体装置
において、前記第1の拡散層と前記第2の拡散層との間
に前記チャンネルストッパーの一端に接しかつ前記第1
および第2の電極と直接接続しないように形成された第
2導電型の耐圧制御用拡散層を有して構成される。A semiconductor device of the present invention is a semiconductor substrate of a first conductivity type,
The first conductivity type second diffusion layer formed in the scribe line region of the semiconductor substrate and the first conductivity layer formed in contact with the surface of the first diffusion layer and extending shallower than the first diffusion layer. Type channel stopper, a second diffusion layer of a second conductivity type formed separately from the first diffusion layer, a first electrode connected to the channel stopper, and a second electrode
A semiconductor device having a second electrode connected to the first diffusion layer and a second electrode connected to one end of the channel stopper between the first diffusion layer and the second diffusion layer.
And a second conductive type withstand voltage control diffusion layer formed so as not to be directly connected to the second electrode.
次に、本発明について図面を参照して説明する。第1
図は本発明の第1の実施例の半導体チップの断面図であ
り、本発明を縦型MOSFETに適用した場合である。Next, the present invention will be described with reference to the drawings. First
The figure is a cross-sectional view of the semiconductor chip of the first embodiment of the present invention, and is a case where the present invention is applied to a vertical MOSFET.
N型シリコン基板1の上に、通常の局所酸化法によ
り、P型拡散層2,8,11,12を形成する。能動領域となる
部分はゲート酸化膜3を形成し、さらに、多結晶シリコ
ンを堆積しパターニングしてゲート電極4を形成する。
その後にゲート電極4をマスクとして、チャンネル領域
となるP型拡散層2Aと、ソースとなるN+型拡散層5を形
成する。次でCVD法により層間絶縁膜6を成長し、コン
タクト孔を形成したのち蒸着等によりソース電極7を形
成する。P type diffusion layers 2, 8, 11 and 12 are formed on the N type silicon substrate 1 by a normal local oxidation method. A gate oxide film 3 is formed in a portion which will be an active region, and polycrystalline silicon is further deposited and patterned to form a gate electrode 4.
After that, using the gate electrode 4 as a mask, a P-type diffusion layer 2A that becomes a channel region and an N + -type diffusion layer 5 that becomes a source are formed. Next, the interlayer insulating film 6 is grown by the CVD method, contact holes are formed, and then the source electrode 7 is formed by vapor deposition or the like.
素子の外周部分においては、先に設けたP型拡散層11
が、ソース電極7と接続されている。また、スクライブ
線領域20に設けられたP型拡散層8上にはチャンネルス
トッパー9としてのN+型拡散層9を介してN型シリコン
基板と同電位の外周電極10が接続されている。そして耐
圧制御用のP型拡散層12は、P型拡散層8と離れ、延在
して形成されたチャンネルストッパー9の一端に接続し
て形成されている。なお15はドレイン電極である。In the peripheral portion of the element, the P-type diffusion layer 11 previously provided
Is connected to the source electrode 7. Further, an outer peripheral electrode 10 having the same potential as the N-type silicon substrate is connected to the P-type diffusion layer 8 provided in the scribe line region 20 via an N + -type diffusion layer 9 as a channel stopper 9. The breakdown voltage controlling P-type diffusion layer 12 is formed so as to be separated from the P-type diffusion layer 8 and connected to one end of the extended channel stopper 9. Reference numeral 15 is a drain electrode.
このようにして製造された縦型MOSFETのドレイン・ソ
ース間に逆バイアスを印加した場合を第2図に示す。FIG. 2 shows the case where a reverse bias is applied between the drain and the source of the vertical MOSFET thus manufactured.
ソース電極7に接続されたP型拡散層2,11と、N型シ
リコン基板1の接合部には空乏層16(図中では、N型シ
リコン基板側についてのみ記すがP型拡散層側にも空乏
層は生じる)が生じる。印加電圧を高めてゆき、前記空
乏層16がP型拡散層12に到達すると、P型拡散層12がN+
型拡散層であるチャンネルストッパー9とのPN接合を介
してN型シリコン基板1に通じるため、縦型MOSFETのド
レイン・ソース間は降伏状態となる。このようにして、
本第1の実施例の縦型MOSFETのドレイン・ソース間は、
保護用ダイオードと同様な働きをする。A depletion layer 16 is formed at the junction between the P-type diffusion layers 2 and 11 connected to the source electrode 7 and the N-type silicon substrate 1 (in the figure, only the N-type silicon substrate side is described, but the P-type diffusion layer side is also Depletion layer occurs) occurs. When the applied voltage is increased and the depletion layer 16 reaches the P-type diffusion layer 12, the P-type diffusion layer 12 becomes N +.
Since the n-type silicon substrate 1 is connected to the n-type silicon substrate 1 through the pn junction with the channel stopper 9 which is the type diffusion layer, a breakdown state occurs between the drain and source of the vertical MOSFET. In this way,
Between the drain and source of the vertical MOSFET of the first embodiment,
Acts like a protective diode.
従ってスイッチング時に、ドレイン・ソース間に高電
圧を生じるインダクタンス負荷を動作させるような応用
回路では非常に有効である。具体的には、抵抗率7Ωcm
のN型シリコン基板により縦型MOSFETを構成した場合、
P型拡散層11と12の距離を20μmにした場合、ドレイン
・ソース間の降伏電圧は約250Vとなる。Therefore, it is very effective in an application circuit that operates an inductance load that generates a high voltage between the drain and the source during switching. Specifically, the resistivity 7Ωcm
When a vertical MOSFET is composed of the N-type silicon substrate of
When the distance between the P-type diffusion layers 11 and 12 is 20 μm, the breakdown voltage between the drain and the source is about 250V.
又、本実施例ではP型拡散層11と12の距離の設計によ
り、降伏電圧を任意の電圧に設定できる。さらに、この
2つのP型拡散層11と12は同一マスクにより形成するこ
とができるため、位置精度が高く降伏電圧の制御精度上
も優れるという効果を有する。降伏電圧250V程度の製品
に適用した場合、従来例のイオン注入によるものでは、
降伏電圧のバラツキが±15%程度であるのに対し、本実
施例による場合は±%程度と、バラツキが低減される。Further, in this embodiment, the breakdown voltage can be set to an arbitrary voltage by designing the distance between the P type diffusion layers 11 and 12. Further, since these two P-type diffusion layers 11 and 12 can be formed by the same mask, there is an effect that the positional accuracy is high and the breakdown voltage control accuracy is excellent. When applied to products with a breakdown voltage of about 250V, the conventional ion implantation method
The variation of the breakdown voltage is about ± 15%, whereas in the case of the present embodiment, the variation is reduced to about ±%.
第4図は本発明の第2の実施例の断面図であり、本発
明をバイポーラトランジスタに適用した場合を示す。FIG. 4 is a sectional view of the second embodiment of the present invention, showing the case where the present invention is applied to a bipolar transistor.
第4図において、N型シリコン基板1のスクライブ線
領域20には、ベースとなるP型拡散層2Bと同時にP型拡
散層8が形成されており、このP型拡散層8上には素子
領域方向に延在するN+拡散層からなるチャンネルストッ
パー9Aが形成されている。そしてこのチャンネルストッ
パー9Aの一端には耐圧制御用のP型拡散層12が形成され
ている。In FIG. 4, in the scribe line region 20 of the N-type silicon substrate 1, a P-type diffusion layer 8 is formed at the same time as the P-type diffusion layer 2B serving as a base, and an element region is formed on the P-type diffusion layer 8. A channel stopper 9A made of an N + diffusion layer extending in the direction is formed. A P-type diffusion layer 12 for controlling the breakdown voltage is formed at one end of the channel stopper 9A.
このように構成された第2の実施例においても、ベー
ス・コレクタ間あるいはエミッタ・コレクタ間に逆バイ
アス電圧を印加すると、ベースであるP型拡散層2BとN
型シリコン基板1の接合部に空乏層が生じ、これがP型
拡散層12に到達するとベース・コレクタ間あるいはエミ
ッタ・コレクタ間は降伏状態となる。Also in the second embodiment having such a configuration, when a reverse bias voltage is applied between the base and the collector or between the emitter and the collector, the P-type diffusion layers 2B and N serving as the base are formed.
A depletion layer is formed at the junction of the type silicon substrate 1, and when it reaches the P type diffusion layer 12, the base and collector or the emitter and collector are in a breakdown state.
上記実施例においてはN型シリコン基板を用いた場合
について説明したがP型シリコン基板を用いたPchMOSFE
T,PNPトランジスタ等にも適用できることは言うまでも
ない。In the above embodiment, the case where the N-type silicon substrate is used has been described, but the PchMOSFE using the P-type silicon substrate is described.
It goes without saying that it can also be applied to T, PNP transistors and the like.
以上説明したように本発明は、縦型MOSFETのドレイン
・ソース間あるいはバイポーラトランジスタのベース・
コレクタ間に保護用ダイオードを付加したのと同様な動
作をするため、半導体装置の耐圧を高く設定できるとい
う効果がある。従ってスイッチング時に、ドレイン・ソ
ース間あるいはエミッタ・コレクタ間に高電圧を生じる
インダクタンス負荷を動作させるような応用回路では非
常に有効である。As described above, the present invention is applied between the drain and source of a vertical MOSFET or the base of a bipolar transistor.
Since the same operation as adding a protection diode between the collectors is performed, there is an effect that the breakdown voltage of the semiconductor device can be set high. Therefore, it is very effective in an application circuit that operates an inductance load that produces a high voltage between the drain and source or between the emitter and collector during switching.
【図面の簡単な説明】 第1図は本発明の第1の実施例の断面図であり、本発明
を縦型MOSFETに適用した場合である。第2図は第1図に
示した縦型MOSFETのドレイン・ソース間の降伏状態を示
す断面図、第3図は従来の縦型MOSFETの一例の断面図、
第4図は本発明の第2の実施例の断面図であり、本発明
をバイポーラトランジスタに適用した場合である。 1……N型シリコン基板、2,2A,2B……P型拡散層、3
……ゲート酸化膜、4……ゲート電極、5……N+型拡散
層、6……層間絶縁膜、7……ソース電極、8……P型
拡散層、9……チャンネルストッパー、10……外周電
極、11……P型拡散層、12……P型拡散層、13……フィ
ールド酸化膜、14……N+型拡散層、15……ドレイン電
極、15A……コレクタ電極、16……空乏層、17……エミ
ッタ電極、18……ベース電極、19……保護用ダイオード
部、20……スクライブ線領域。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a sectional view of a first embodiment of the present invention, which is a case where the present invention is applied to a vertical MOSFET. 2 is a sectional view showing the breakdown state between the drain and source of the vertical MOSFET shown in FIG. 1, and FIG. 3 is a sectional view of an example of a conventional vertical MOSFET,
FIG. 4 is a sectional view of the second embodiment of the present invention, which is a case where the present invention is applied to a bipolar transistor. 1 ... N type silicon substrate, 2,2A, 2B ... P type diffusion layer, 3
...... Gate oxide film, 4 ... Gate electrode, 5 ... N + type diffusion layer, 6 ... Interlayer insulating film, 7 ... Source electrode, 8 ... P type diffusion layer, 9 ... Channel stopper, 10 ... ... peripheral electrode, 11 ... P-type diffusion layer, 12 ... P-type diffusion layer, 13 ... field oxide film, 14 ... N + type diffusion layer, 15 ... drain electrode, 15A ... collector electrode, 16 ... … Depletion layer, 17 …… Emitter electrode, 18 …… Base electrode, 19 …… Protective diode section, 20 …… Scribing line area.
Claims (1)
板のスクライブ線領域に形成された第2導電型の第1の
拡散層と、この第1の拡散層表面に接しかつ第1の拡散
層より浅く延在して形成された第1導電型のチャンネル
ストッパーと、前記第1の拡散層から分離して形成され
た第2導電型の第2の拡散層と、前記チャンネルストッ
パーに接続された第1の電極と、前記第2の拡散層に接
続された第2の電極とを有する半導体装置において、前
記第1の拡散層と前記第2の拡散層との間に前記チャン
ネルストッパーの一端に接しかつ前記第1および第2の
電極と直接接続しないように形成された第2導電型の耐
圧制御用拡散層を有することを特徴とする半導体装置。1. A semiconductor substrate of a first conductivity type, a first diffusion layer of a second conductivity type formed in a scribe line region of the semiconductor substrate, and a surface of the first diffusion layer which is in contact with the first diffusion layer. A first conductive type channel stopper formed so as to extend shallower than the diffusion layer, a second conductive type second diffusion layer formed separately from the first diffusion layer, and connected to the channel stopper A second electrode connected to the second diffusion layer, and a second electrode connected to the second diffusion layer, the channel stopper of the channel stopper is provided between the first diffusion layer and the second diffusion layer. A semiconductor device comprising a second conductive type withstand voltage controlling diffusion layer formed in contact with one end and not directly connected to the first and second electrodes.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2297400A JP2689719B2 (en) | 1990-11-02 | 1990-11-02 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2297400A JP2689719B2 (en) | 1990-11-02 | 1990-11-02 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04170072A JPH04170072A (en) | 1992-06-17 |
JP2689719B2 true JP2689719B2 (en) | 1997-12-10 |
Family
ID=17846008
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2297400A Expired - Lifetime JP2689719B2 (en) | 1990-11-02 | 1990-11-02 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2689719B2 (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5734360A (en) * | 1980-08-11 | 1982-02-24 | Toshiba Corp | Semiconductor device |
-
1990
- 1990-11-02 JP JP2297400A patent/JP2689719B2/en not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5734360A (en) * | 1980-08-11 | 1982-02-24 | Toshiba Corp | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPH04170072A (en) | 1992-06-17 |
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