JP2689508B2 - Multiple information transmission processor for digital protection relay system - Google Patents
Multiple information transmission processor for digital protection relay systemInfo
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は、デイジタル保護継電システムに係り、特に
多重情報伝送処理装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital protection relay system, and more particularly to a multiplex information transmission processing device.
B.発明の概要 本発明は、中央の保護継電装置及び複数の端末装置間
で情報の多重伝送を行う装置において、 送受信情報の多重・分離をバス上の送受信タイミング
信号により行うことにより、 多重情報伝送処理のための装置設計，変更を容易にした
ものである。B. Outline of the Invention The present invention is a device for performing multiplex transmission of information between a central protective relay device and a plurality of terminal devices, by performing transmission / reception information multiplexing / separation by transmission / reception timing signals on a bus. This facilitates the design and modification of equipment for information transmission processing.
C.従来の技術 デイジタル保護継電システムは、電力系統から収集し
たデイジタルデータから保護演算を行い、必要に応じて
しゃ断器の機器制御を行い、電力系統の円滑な運用を得
る。このための保護継電システムの構成例としては、変
電所や需要家端において各端末装置が収集したデータを
中央のデイジタル保護継電装置に伝送し、該装置による
保護演算結果から各端末装置への機器制御情報を伝送す
るように構成する例がある。C. Conventional technology The digital protection relay system performs the protection calculation from the digital data collected from the power system, controls the circuit breaker as necessary, and obtains smooth operation of the power system. As an example of the configuration of the protective relay system for this purpose, the data collected by each terminal device at the substation or the customer end is transmitted to the central digital protective relay device, and the protection calculation result by the device is transmitted to each terminal device. There is an example in which the device control information is transmitted.
この情報伝送には、複数の情報を時分割で多重化して
送信し、受信側でチャネル単位さらにはビット単位で分
離抽出するという多重情報伝送が行われる。また、保護
継電システムの性質から、実時間処理、サイクリック伝
送、同時サンプリングのための同期化等が施される。For this information transmission, multiple information transmission is performed in which a plurality of pieces of information are time-division-multiplexed and transmitted, and the receiving side separates and extracts in channel units or bit units. Also, due to the nature of the protective relay system, real-time processing, cyclic transmission, synchronization for simultaneous sampling, etc. are performed.
D.発明が解決しようとする課題 従来のデイジタル保護継電システムにおいて、多重情
報伝送処理装置は、所定のサイクル構成，フレーム構成
及びワード構成の伝送フォーマット化処理と、伝送速度
等に基づいた送受信処理と、各種インターフェースによ
る多重分離処理とを行うが、これら信号処理が保護系統
構成に応じて個別に設計，製作されるため系統構成の変
更や新設の都度装置の設計等を必要とする問題があっ
た。D. Problem to be Solved by the Invention In the conventional digital protection relay system, the multiplex information transmission processing device has a transmission format processing of a predetermined cycle structure, a frame structure and a word structure, and a transmission / reception process based on a transmission speed and the like. And the demultiplexing process by various interfaces is performed, but since these signal processes are individually designed and manufactured according to the protection system configuration, there is a problem that the system configuration must be changed or a new device must be designed each time. It was
本発明の目的は、系統構成の種別及び変更にも装置に
設計，製作を容易にした多重情報伝送処理装置を提供す
ることにある。It is an object of the present invention to provide a multiplex information transmission processing device which is easy to design and manufacture even when the type and change of the system configuration are changed.
E.課題を解決するための手段と作用 本発明は上記目的を達成するため、中央のデイジタル
保護継電装置及び端末装置間で系統信号及び機器操作信
号を多重伝送するデイジタル保護継電システムにおい
て、 前記保護継電装置及び端末装置は、 自局の系統信号及び機器操作信号の入出力をその種別
及び特性別にモジュール化してバス結合し、分離処理及
び多重処理する複数の分離・多重ロジックと、 受信情報からフレーム単位、チャネル単位及びビット
単位の受信した時点の受信タイミング信号を得て前記バ
スを通して前記各分離・多重ロジックに情報分離処理を
行わせかつ該ロジック側から他局への送信情報から送信
した時点の送信タイミング信号を得て該バスを通して該
ロジック側から他局への送信情報の多重処理を行う多重
分離化ロジック部とを備え、 入出力情報に応じた分離・多重ロジックの選択及び送
受信情報の回線選択を送受信タイミングの選択によって
行う。E. Means and Actions for Solving the Problems In order to achieve the above object, the present invention provides a digital protection relay system for multiplex transmission of a system signal and a device operation signal between a central digital protection relay device and a terminal device, The protection relay device and the terminal device are composed of a plurality of demultiplexing / multiplexing logics for modularizing the input / output of system signals and device operation signals of its own station according to their types and characteristics, bus-coupling them, and performing demultiplexing and multiplexing. Obtaining a reception timing signal at the time of reception in frame units, channel units, and bit units from information, causing each demultiplexing / multiplexing logic to perform information demultiplexing processing through the bus, and transmitting from the transmission information from the logic side to another station The transmission demultiplexing logic that performs the transmission processing of the transmission information from the logic side to other stations through the bus at the time And a part is carried out by the selection of the transmission and reception timings of line selection of the selection and transmission and reception information of separation and multiplexing logic in accordance with the input information.
F.実施例 第１図は本発明の一実施例を示す中央のデイジタル保
護継電装置の処理装置（CPU）とインターフェースで結
合される情報伝送処理装置の要部ブロック図である。F. Embodiment FIG. 1 is a block diagram of essential parts of an information transmission processing device which is connected to a central processing unit (CPU) of a digital protective relay device by an interface according to an embodiment of the present invention.
分離・多重ロジック111〜11nは、モジュール化され、
内部バス12によって多重分離化ロジック部13にバス結合
される。ロジック部13は、バス上の制御信号を使ってロ
ジック111〜11nからのデータ入力にはそのチャネル単位
及びビット単位で多重化を行い、ロジック111〜11nへの
データ出力は多重化データをチャネル単位及びビット単
位で分離して各ロジック111〜11nに取込ませる。Separation / multiplexing logic 11 1 to 11 n are modularized,
The internal bus 12 is bus-coupled to the demultiplexing logic unit 13. The logic unit 13 multiplexes the data input from the logic 11 1 to 11 n by the channel unit and the bit unit using the control signal on the bus, and the data output to the logic 11 1 to 11 n is multiplexed. The data is separated into channel units and bit units and fetched by the respective logics 11 1 to 11 n .
処理装置14は、インターフェース15を介してロジック
部13との間のデータ授受を行い、同期分離部161,162及
び送受信部171,172と制御信号の授受を行う。送受信部1
71,172は、他の端末装置との間で１系と２系に二重化し
た光伝送路による系統信号及び機器操作信号のデータの
送受信を行う。The processing device 14 transmits / receives data to / from the logic unit 13 via the interface 15, and transmits / receives control signals to / from the sync separation units 16 1 and 16 2 and the transmission / reception units 17 1 and 17 2 . Transmitter / receiver 1
7 1 and 17 2 transmit / receive data of a system signal and a device operation signal to / from another terminal device through a dual optical transmission path of a 1-system and a 2-system.
ロジック部13は、21〜37を具える。受信選択回路21
は、１系と２系の何れの信号を受信するかを選択する。
１系、２系の伝送フォーマットを第２図に示す。この伝
送フォーマットは、フレーム同期ワードと、マルチフレ
ーム情報・SV制御情報（CTL）と、サンプリング同期情
報（SP）に続くチャネルCH1からチャネルCH26までのデ
ータをフレームとし、３マルチフレームに構成される。The logic unit 13 includes 21 to 37. Reception selection circuit 21
Selects which signal of system 1 or system 2 is to be received.
FIG. 2 shows the transmission format of the 1-system and 2-system. This transmission format is made up of 3 multi-frames with a frame synchronization word, multi-frame information / SV control information (CTL), and data from channel CH1 to channel CH26 following sampling synchronization information (SP) as a frame.
チャネルCH1〜CH26は、第１ビットにタイムスロット
用の固定０ビットと８ビットD1〜D8のビットデータから
なる９ビット構成にされ、チャネル単位の８ビット情報
又はビット単位の多点サンプリング多重チャネル情報と
して取扱われる。Channels CH1 to CH26 have a 9-bit structure consisting of a fixed 0 bit for the time slot as the first bit and 8-bit D1 to D8 bit data. 8-bit information in channel units or multi-point sampling multiplex channel information in bit units Treated as.
第１図に戻って、多重分離化ロジック部13では、受信
選択回路21の受信信号から同期ワードのフラグパターン
検出信号を基準にしてビットカウンタ22及びチャネルカ
ウンタ23がリセットされ、両カウンタによるチャネル桁
及びビット桁の計数がなされ、このデータはバス12に制
御信号として乗せられる。これが受信側のビット単位信
号a1である。Returning to FIG. 1, in the demultiplexing logic unit 13, the bit counter 22 and the channel counter 23 are reset from the reception signal of the reception selection circuit 21 based on the flag pattern detection signal of the synchronization word, and the channel digit by both counters is reset. And bit digits are counted, and this data is placed on the bus 12 as a control signal. This is the bit unit signal a 1 on the receiving side.
タイミング制御回路24は、チャネルカウンタ23の出力
から各チャネルの切換タイミング信号を取出し、チャネ
ルレングスレジスタ25は該タイミング信号からチャネル
毎のビット長データを順次発生し、このビット長データ
をビットカウンタ22のビット桁計数切換えに使用する。
このチャネルカウンタ23の出力が受信側のチャネル単位
信号a2としてバス12に乗せられる。The timing control circuit 24 takes out the switching timing signal of each channel from the output of the channel counter 23, the channel length register 25 sequentially generates the bit length data for each channel from the timing signal, and outputs the bit length data of the bit counter 22. Used to switch bit digit counting.
The output of the channel counter 23 is put on the bus 12 as a channel unit signal a 2 on the receiving side.
次に、直列／並列変換器26は、受信信号の直列−並列
変換を行い、この並列出力のうちマルチフレーム情報
（CTL）をマルチフレームラッチ27によって第１〜第３
の各フレームのフレーム番号としてエンコードを行う。
このフレーム番号も受信側のフレーム単位信号a3として
バス12に乗せられる。また、バス12には受信信号から受
信タイミング信号及び受信データが乗せられる。Next, the serial / parallel converter 26 performs serial-parallel conversion of the received signal, and multi-frame information (CTL) of this parallel output is converted by the multi-frame latch 27 into first to third parts.
The frame number of each frame is encoded.
This frame number is also loaded on the bus 12 as a frame unit signal a 3 on the receiving side. Further, the reception timing signal and the reception data are put on the bus 12 from the reception signal.
送信タイミングは、クロック選択回路34によりクロッ
ク35を使用し、前述と同様に、ビットカウンタ28、チャ
ネルカウンタ29、タイミング制御回路30、チャネルレン
グスレジスタ31、マルチフレームラッチ32、並列／直列
変換器33によってバス12上にチャネル単位信号b2及びビ
ット単位信号b1が乗せられる。For the transmission timing, the clock 35 is used by the clock selection circuit 34, and the bit counter 28, the channel counter 29, the timing control circuit 30, the channel length register 31, the multi-frame latch 32, and the parallel / serial converter 33 are used as described above. The channel unit signal b 2 and the bit unit signal b 1 are placed on the bus 12.
なお、第１図の構成が端末装置であるときには、クロ
ック選択回路34によりクロック35のクロックを使用する
のに代えて、受信信号から得たクロックをカウンタ28,2
9のリセット及び計数に利用する。また、多重ゲート制
御ロジック36は、受信データの転送のための切換えを行
い、送信選択回路37による送信系（１系,2系）の選択が
なされる。When the configuration of FIG. 1 is a terminal device, instead of using the clock of the clock 35 by the clock selection circuit 34, the clock obtained from the received signal is used by the counters 28,2.
Used to reset and count 9. Further, the multi-gate control logic 36 performs switching for transfer of received data, and the transmission selection circuit 37 selects the transmission system (1 system, 2 system).
こうした構成により、分離・多重ロジック111〜11
nは、自局の系統検出信号や他局からの送受信データに
よる表示・機器操作信号の入出力を行うのに、各入出力
情報の種別及び特性（信号レベル，伝送速度，信号論
理，符号形式，絶縁形式，コネクタ形式等）別にプリン
ト基板にモジュール化されて必要な個性がバス12に結合
される。With this configuration, the separation / multiplexing logic 11 1 to 11
n is the type and characteristics of each input / output information (signal level, transmission speed, signal logic, code format) for inputting / outputting the display / device operation signal based on the system detection signal of its own station and the transmission / reception data from other stations. , The insulation type, the connector type, etc.) are modularized on the printed circuit board and the required individuality is coupled to the bus 12.
このロジック111〜11nのバス結合により、多重分離化
ロジック部13との情報入出力は、バス上の受信タイミン
グ情報，送信タイミング情報等を使って第２図に示すフ
レーム，チャネル及びビットの何れの情報，位置に対し
て行うかを選択可能にする。また、選択方法によっては
入出力情報の伝送速度を変更できる。Due to the bus connection of the logics 11 1 to 11 n , information input / output to / from the demultiplexing logic unit 13 is performed by using the reception timing information, the transmission timing information, etc. on the bus to transmit the frames, channels and bits shown in FIG. It is possible to select which information and position to perform. Further, the transmission speed of the input / output information can be changed depending on the selection method.
例えば、マルチフレーム数Ｎ、チャネル数Ｍ、ビット
数８＋１タイムスロットのフォーマット構成において、
１チャネル当たり8NHzで伝送するときに全て１ビット情
報とすれば8KHz多点サンプリング伝送回路を１チャネル
当たり８回線使用でき、全チャネルで８×Ｍ×Ｎ回線の
情報入出力になる。For example, in the format configuration of multi-frame number N, channel number M, bit number 8 + 1 time slot,
If all 1-bit information is used when transmitting at 8 NHz per channel, 8 lines of 8 KHz multipoint sampling transmission circuit can be used per channel, and 8 × M × N lines of information input / output can be used for all channels.
また、８ビットを情報単位とすれば、64KHzビット同
期伝送回線が１チャネルで割りつけられ、全チャネルで
Ｍ×Ｎ回線になる。そして、Ｎマルチフレーム連続伝送
を行うと、64×NKHzビット同期伝送回路がＮマルチ１チ
ャネルで割りつけられ、全チャネルでＭ回線となる。If 8 bits are used as an information unit, a 64 KHz bit synchronous transmission line is allocated by one channel, and all channels become M × N lines. When N multi-frame continuous transmission is performed, the 64 × NKHz bit synchronous transmission circuit is assigned to N multi 1 channel, and all channels are M lines.
G.発明の効果 以上のとおり、本発明によれば、多重情報の伝送処理
にバス結合した複数の分離・多重ロジックを用い、送受
信情報のフレーム単位、チャネル単位、ビット単位に分
類し、バス上の送受信タイミング信号により情報選択を
行わせて必要とする情報の種別及び特性に応じて分離・
多重ロジックモジュールの割り付けを変更することがで
き、装置の設計，変更及び製作を容易にする効果があ
る。G. Effects of the Invention As described above, according to the present invention, a plurality of demultiplexing / multiplexing logics that are bus-coupled are used for transmission processing of multiple information, and transmission / reception information is classified into frame units, channel units, and bit units, and The information is selected by the transmission / reception timing signal of the and separated according to the type and characteristics of the required information.
The allocation of multiple logic modules can be changed, which has the effect of facilitating the design, change, and manufacture of the device.
第１図は本発明の一実施例を示すブロック図、第２図は
実施例における伝送情報のフレーム構成図である。 111〜11n……分離・多重ロジック、12……バス、13……
多重分離化ロジック、161,162……同期分離部、171,172
……送受信部、21……受信選択回路、22,28……ビット
カウンタ、23,29……チャネルカウンタ、24,30……タイ
ミング制御回路、25,31……チャネルレングスレジス
タ、26,33……直列／並列変換器、27,32……マルチフレ
ームラッチ、34……クロック選択回路、36……多重ゲー
ト制御ロジック、37……送信選択回路。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG. 2 is a frame configuration diagram of transmission information in the embodiment. 11 1 to 11 n …… Separation / multiplexing logic, 12 …… Bus, 13 ……
Demultiplexing logic, 16 1 , 16 2 ...... Synchronous demultiplexer, 17 1 , 17 2
...... Transceiver, 21 ...... Reception selection circuit, 22,28 ...... Bit counter, 23,29 ...... Channel counter, 24,30 ...... Timing control circuit, 25,31 ...... Channel length register, 26,33 ... … Serial / parallel converter, 27, 32… Multi-frame latch, 34… Clock selection circuit, 36… Multiple gate control logic, 37… Transmission selection circuit.
Claims (1)
置間で系統信号及び機器操作信号を多重伝送するデイジ
タル保護継電システムにおいて、 前記保護継電装置及び端末装置は、 自局の系統信号及び機器操作信号の入出力をその種別及
び特性別にモジュール化してバス結合し、分離処理及び
多重処理する複数の分離・多重ロジックと、 受信情報からフレーム単位、チャネル単位及びビット単
位の受信した時点の受信タイミング信号を得て前記バス
を通して前記各分離・多重ロジックに情報分離処理を行
わせかつ該ロジック側から他局への送信情報から送信し
た時点の送信タイミング信号を得て該バスを通して該ロ
ジック側から他局への送信情報の多重処理を行う多重分
離化ロジック部と、 を備えたことを特徴とするデイジタル保護継電システム
の多重情報伝送処理装置。1. A digital protection relay system for multiplex transmission of a system signal and a device operation signal between a central digital protection relay device and a terminal device, wherein the protection relay device and the terminal device are the system signals of their own station and Multiple demultiplexing / multiplexing logic that performs demultiplexing and multiplex processing by modularizing the input and output of equipment operation signals according to their types and characteristics, and performing bus processing, and reception at the time of reception in frame units, channel units, and bit units from received information Obtaining a timing signal to cause each of the demultiplexing / multiplexing logics to perform information demultiplexing processing through the bus, and obtain a transmission timing signal at the time of transmission from the transmission information from the logic side to another station, and through the bus from the logic side A digital protection relay system characterized by comprising a demultiplexing logic unit for performing multiplexing processing of transmission information to other stations. Stem multiple information transmission processor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202546A JP2689508B2 (en) | 1988-08-12 | 1988-08-12 | Multiple information transmission processor for digital protection relay system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63202546A JP2689508B2 (en) | 1988-08-12 | 1988-08-12 | Multiple information transmission processor for digital protection relay system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0251310A JPH0251310A (en) | 1990-02-21 |
| JP2689508B2 true JP2689508B2 (en) | 1997-12-10 |
Family
ID=16459294
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63202546A Expired - Lifetime JP2689508B2 (en) | 1988-08-12 | 1988-08-12 | Multiple information transmission processor for digital protection relay system |
Country Status (1)
| Country | Link |
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Families Citing this family (2)
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|---|---|---|---|---|
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Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5748839A (en) * | 1980-09-05 | 1982-03-20 | Matsushita Electric Ind Co Ltd | Data transmitter |
| JP2702706B2 (en) * | 1986-09-03 | 1998-01-26 | 株式会社明電舎 | Protection relay system |
-
1988
- 1988-08-12 JP JP63202546A patent/JP2689508B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0251310A (en) | 1990-02-21 |
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