JP2687970B2 - IIL semiconductor integrated circuit device - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は半導体集積回路装置に係
り、詳しくは、ＩＩＬ（Integrated Injection Logic）
回路等の高集積化素子で構成される論理回路が複数個配
置された半導体集積回路装置の配置に関するものであ
る。 【０００２】 【従来の技術】バイポーラ型の高集積化回路装置として
ＩＩＬ回路が知られている。ＩＩＬ回路は低消費電力型
の回路としても知られ広く用いられている。このＩＩＬ
回路で構成される論理回路たとえばフリップ・フロップ
が複数個接続されて、たとえば分周回路を形成する場合
には、ほぼ同じパターンが連続して半導体基板上に配置
される。 【０００３】図５には、論理回路の単位ブロックを示
す。図中１はフリップ・フロップを示し、２はその入力
端子、３は出力端子、そして４はリセット端子を示す。 【０００４】図４には、図５に示したフリップ・フロッ
プ回路をＩＩＬ回路で形成したときの具体回路例を示
す。なお図４において、トランジスタ５〜トランジスタ
１２のエミッタはすべて接地された、いわゆる共通エミ
ッタ接続で構成されている。 【０００５】また、それらのトランジスタのベースＢに
は、図３で示したトランジスタ１３のコレクタ端子１５
が各別に接続されていることを省略している。 【０００６】さらに、トランジスタ１３のエミッタ端子
１４は、一般的にインジェクタ端子と呼ばれ、この端子
よりインジェクタ電流が供給されて、ＩＩＬ回路が作動
することはよく知られたことである。 【０００７】図２は、フリップ・フロップ回路が複数個
使用された分周回路の一部を示す。図中、１６および２
８はインジェクタ電流供給線、１７は入力信号線、１８
および２１はフリップ・フロップ回路、１９および２０
はフリップ・フロップ回路１８の出力信号線であって、
出力信号線１９はフリップ・フロップ回路２１の入力信
号線でもある。２２および２３は、フリップ・フロップ
回路２１の出力信号線である。そして２４はリセット信
号線である。 【０００８】 【発明が解決しようとする課題】図２に示した分周回路
を図４で示したＩＩＬ回路で半導体基板に集積回路化す
るときには、集積度を高めるためにも、論理回路の単位
となる図４で示した回路が半導体基板上に占める割合を
できるだけ小さく抑える工夫が望まれる。 【０００９】加えて、論理回路同士を効率よく接続させ
るためにも、互いの配線がしやすいレイアウトにしなけ
ればならない。 【００１０】上記問題点に鑑み、本発明の目的は集積度
を高くでき、論理回路同士を効率よく接続させることの
できる半導体集積回路装置を提供することにある。 【００１１】 【課題を解決するための手段】上記課題を解決するため
に、本発明に係るＩＩＬ半導体集積回路装置の構成は、
ほぼ並行に配置された第１及び第２の電流供給線の間
に、複数のトランジスタのエミッタが共通接続されたＩ
ＩＬ論理回路を半導体集積回路化したＩＩＬ半導体集積
回路装置であって、前記複数のトランジスタのいずれか
が入力端子、出力端子及びリセット端子から選ばれる１
つを有し、前記第１及び第２の電流供給線の間におい
て、第１の電流供給線に近い側からリセット端子、出力
端子、入力端子の順に配置されていることを特徴とす
る。 【００１２】また、前記本発明の構成においては、トラ
ンジスタが、第１及び第２の電流供給線の間で２段に分
けて配置され、かつ、同一ライン上に配置された前記ト
ランジスタのうち入力部と出力部の和の数が最も多いト
ランジスタの入力部と出力部の和の数と、入力部と出力
部の和の数が最も少ないトランジスタの入力部と出力部
の和の数との差が１以内であるのが好ましい。 【００１３】また、前記本発明の構成においては、出力
端子を有するトランジスタと、入力部と出力部の和の数
が最も少ないトランジスタとが、第１及び第２の電流供
給線の間で同一ライン上に２段に分けて配置されている
のが好ましい。 【００１４】 【作用】本発明は上記した構成により、前段の出力端子
から次段の入力端子への信号供給が容易になることに加
えて、前段のもう１つの出力端子から前記電流供給線か
ら外側への信号取り出しが極めて容易に実現できる。さ
らに、リセット端子同士の配線や、リセット端子の信号
を前記電流供給線から外側への取り出しも容易でしかも
高密度の半導体集積回路装置が得られる。 【００１５】 【実施例】以下、本発明の実施例を図面に基づき説明す
る。 【００１６】図１は、図２に示した分周回路を集積回路
化したときの本発明の半導体集積回路装置を示す。図２
および図４と同一箇所は同一番号を付与した。 【００１７】インジェクタ電流供給線１６と２８との間
には、フリップ・フロップ１８を構成するトランジスタ
５〜トランジスタ１２が配置されている。 【００１８】なお、フリップ・フロップ２１にはトラン
ジスタの番号を付与していないが、フリップ・フロップ
１８とまったく同一である。 【００１９】また、実際の半導体集積回路装置では、フ
リップ・フロップ１８や２１だけではなく、相当の素子
が集積化されていることは説明するまでもないところで
ある。 【００２０】リセット端子４を有するトランジスタ１２
は、図１に示したように、インジェクタ電流供給線１６
に隣接されている。とりわけ、リセット端子４は他の端
子よりもインジェクタ電流供給線１６に最も近いところ
に配置されている。 【００２１】また、出力端子３を有するトランジスタ１
１は、リセット端子４を有するトランジスタ１２と同じ
段に配置されている。信号出力線１９および２０に導出
されている出力端子３は、前記リセット端子４に比べ
て、インジェクタ電流供給線１６から離れている。 【００２２】なお信号出力線１９は、フリップ・フロッ
プ１８の出力が取り出される信号線であるがこの信号線
は、フリップ・フロップ２１の入力信号線でもある。 【００２３】また、信号出力線２０は、フリップ・フロ
ップ２１とは別の箇所に結合されるために、拡散層２５
を介してインジェクタ電流供給線１６の下をくぐって、
配線部２６に取り出されていることを示している。 【００２４】一方、入力端子２を有するトランジスタ５
は、図１を正規の位置にみて下側のインジェクタ電流供
給線２８に隣接させている。すなわち、出力端子３が取
り出されるトランジスタ１１およびリセット端子４を有
するトランジスタ１２とは反対側のインジェクタ電流供
給線２８側に配置し、とりわけ、入力端子２はインジェ
クタ電流供給線２８に最も近い位置に配置されている。
すなわち、図１を正規の位置でみて、上側のインジェク
タ電流供給線１６と下側のインジェクタ電流供給線２８
との間には、リセット端子４−出力端子３−入力端子
２、の順に配置された論理回路が構成されている。 【００２５】複数のインジェクタ領域の窓開部２７を共
通配線するインジェクタ電流供給線１６および２８は半
導体集積回路のマスク設計上などからほぼ直線で配線す
ることが好ましい。 【００２６】なお、インジェクタ電流供給線１６および
２８は図では示していないが共通接続されて同電位に置
かれる。 【００２７】複数の論理回路のリセット端子同士は共通
接続されることが多いので、それらを結線するリセット
信号線２４もほぼ直線にしかもインジェクタ電流供給線
１６とほぼ並行にレイアウトしている。 【００２８】本発明ではリセット端子４を論理回路の内
部配線２９の領域から少し離して、インジェクタ電流供
給線１６側に配置している。こうした構成によって、リ
セット端子４を結ぶリセット信号線２４の配線が容易と
なる。 【００２９】またリセット信号線２４をインジェクタ電
流供給線１６の隣に配置したので、図では示していない
がリセット信号線２４をインジェクタ電流供給線１６の
外側に取り出すときも好都合である。 【００３０】さらには、出力端子３をインジェクタ電流
供給線１６と入力端子２との間に配置したので、出力端
子３から取り出す出力信号を、次段の入力信号として与
える場合においても、又はインジェクタ電流供給線１６
の外側に取り出す場合においても好都合である。 【００３１】 【００３２】なお、本発明のレイアウトが高密度の集積
化や配線がしやすいものであることを立証するために
は、このレイアウトを意図的に逸脱してみれば明らかに
なろう。 【００３３】たとえば、インジェクタ電流供給線１６の
すぐ隣に出力端子３を配置し、その隣にリセット端子４
を配置したレイアウトを考えてみれば、まずリセット端
子４同士の共通接続配線が困難であるだけではなく、出
力端子３からの出力信号を次段の論理回路の入力信号と
して与えることができなくなることが明らかである。 【００３４】ところで、図１に示したものは正規の位置
でみて、２つの電流供給線１６と２８とは上下の位置に
かつ、ほぼ並列に配置させている。しかし、これらの配
置に限られるものではなく、たとえば図１示のものを９
０゜回転させたものでもよい。 【００３５】こうした構成下では当然のことではある
が、電流供給線１６と２８とは垂直方向に２列に並行し
たものとなる。したがって、そうした場合にはこれも当
然のことではあるが、トランジスタ５〜トランジスタ１
２は左右の位置関係に置かれる。 【００３６】さて、前記のトランジスタのうち、トラン
ジスタ７、１２、１０および１１は電流供給線１６から
駆動電流を受けて作動されるように配置されている。 【００３７】また、トランジスタ５、６、８および９は
電流供給線２８から電流を受けて作動するように配置さ
れている。すなわち、２つの電流供給線１６と２８との
間にはフリップ・フロップ１８，２１を構成する複数の
トランジスタのほぼ半分を上段に残りのトランジスタを
下段に配置させている。 【００３８】ここで、それらのトランジスタの配置に何
等の工夫がなされていないように見えるかも知れない。
しかし、単位の論理回路となるフリップ・フロップ１
８，２１のサイズをでき得る限り小さくするために、上
段と下段のトランジスタの組合せに工夫を持たせてい
る。 【００３９】まず、図１を正規の位置でみて最も左側に
置かれたトランジスタ７とトランジスタ５に注目された
い。トランジスタ７には、入力部（ 【００４０】 【外１】【００４１】で示した箇所）が１つと、□の中に斜線を
付した出力部（図４でトランジスタのコレクタＣに相
当）が２個の合わせて３つあることが明らかであろう。
それに対して、トランジスタ５にも入力部（入力端子２
に相当）が１つと出力部が２つの合わせて３つであるこ
とが明らかである。したがって、トランジスタ７とトラ
ンジスタ５の入・出力部の合計は６つということにな
る。 【００４２】さらにこれらの右隣のトランジスタ１２と
トランジスタ６に注目すると、トランジスタ１２の入・
出力部は合わせて４つであり、トランジスタ６のそれは
３つである。したがって、トランジスタ１２とトランジ
スタ６の入・出力部の合計は７つということになる。す
なわち、トランジスタ５とトランジスタ７のそれにくら
べて１つ多いことになる。同様にして、その右隣のトラ
ンジスタ１０とトランジスタ８の入・出力部の合計を調
べてみると、７つである。さらにその右隣のトランジス
タ１１とトランジスタ９のそれは６つになることが理解
できよう。 【００４３】すなわち、フリップ・フロップ１８を構成
する２つのトランジスタの入・出力部の合計は多い箇所
で７つ、少ない箇所で６つでありその差は１つ以内に入
るように工夫してある。 【００４４】ここで、フリップ・フロップ１８を構成す
る場合には、２つのトランジスタの入・出力部の合計が
７となる箇所を必ず作ることができる。なぜならば、図
１に示すように、入・出力部が４つのトランジスタ１
２、１１及び８と、入・出力部が３つのトランジスタ
７、１０、５及び６と、入・出力部が２つのトランジス
タ９の８つのトランジスタを組み合わせてこれらを２段
もしくは２列に配置した場合、２つのトランジスタの入
・出力部の合計が７となる箇所を必ず作ることができる
からである。 【００４５】高密度の半導体集積回路装置を得るために
本発明では電流供給線１６と電流供給線２８との間の距
離は入・出力部の合計が７になるトランジスタの組合せ
で実現させているのである。 【００４６】こうした本発明の特徴は図１示の配置を意
図的に変えてみるとより一層明らかになろう。たとえ
ば、ここでトランジスタ６とトランジスタ８の位置を入
れ換えてみると、トランジスタ１２とトランジスタ８の
入・出力部の合計は８つになる。 【００４７】また、トランジスタ１０とトランジスタ６
とのそれは６つになり、両者の差は２つとなる。こうし
た構成下においては、インジェクタ電流供給線１６との
インジェクタ電流供給線２８との距離は図１示のものよ
りも大きくなることが明らかとなる。 【００４８】さらに本発明の配置は、トランジスタ１１
とトランジスタ９との組合せに工夫を持たせている。す
なわち、トランジスタ１１の真下にトランジスタ９を配
置させている。 【００４９】その理由は、図１に示したものは、出力信
号線１９と２０の２つの出力が取り出されたものである
が、図２に示した回路構成によっては、３以上の出力が
必要なことが起こりえる。そのときには、入・出力端数
の和が２個と最も少ないトランジスタ９の方向にトラン
ジスタ１１の出力端が増設できるよう配慮している。 【００５０】すなわち、本発明では、出力端の数が回路
構成で変化する可能性がある出力トランジスタと、出力
端の増減に全く影響を受けなく、かつ、入・出力端の最
も少ないトランジスタとを隣接させて、事前に出力端増
加分のスペースを確保している。図１に示した配置では
出力端が３つまで、すなわち、現行の２つの出力端に１
つ増設できるだけのスペースしか用意されていない。し
かし、１つの出力の増設も集積度に何等の影響を与えず
に、つまり、図１示の配置の大きさを変えずに行うこと
ができる効果は極めて大きいものである。 【００５１】なお、出力が４以上になると、図１示の集
積度のままでは無理であるので、インジェクタ電流線１
６と２８との間隔はいまのままで、フリップフロップ１
８と２１との間にトランジスタを増設すればよい。 【００５２】 【発明の効果】以上説明したように本発明は、論理回路
同士の配線がしやすい半導体集積回路装置が実現できる
ので、集積度を高めることが可能である。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to IIL (Integrated Injection Logic).
The present invention relates to an arrangement of a semiconductor integrated circuit device in which a plurality of logic circuits composed of highly integrated elements such as circuits are arranged. 2. Description of the Related Art An IIL circuit is known as a bipolar type highly integrated circuit device. The IIL circuit is also known as a low power consumption type circuit and is widely used. This IIL
When a plurality of logic circuits such as flip-flops are connected to form a frequency dividing circuit, for example, substantially the same pattern is continuously arranged on the semiconductor substrate. FIG. 5 shows a unit block of a logic circuit. In the figure, 1 is a flip-flop, 2 is its input terminal, 3 is an output terminal, and 4 is a reset terminal. FIG. 4 shows a concrete circuit example when the flip-flop circuit shown in FIG. 5 is formed by an IIL circuit. In FIG. 4, the emitters of the transistors 5 to 12 are all grounded, so-called common-emitter connection. The base B of these transistors has a collector terminal 15 of the transistor 13 shown in FIG.
It is omitted that each is connected separately. Further, it is well known that the emitter terminal 14 of the transistor 13 is generally called an injector terminal, and an injector current is supplied from this terminal to operate the IIL circuit. FIG. 2 shows a part of a frequency divider circuit in which a plurality of flip-flop circuits are used. 16 and 2 in the figure
8 is an injector current supply line, 17 is an input signal line, 18
And 21 are flip-flop circuits, 19 and 20
Is an output signal line of the flip-flop circuit 18,
The output signal line 19 is also an input signal line of the flip-flop circuit 21. 22 and 23 are output signal lines of the flip-flop circuit 21. Reference numeral 24 is a reset signal line. When the frequency dividing circuit shown in FIG. 2 is integrated on the semiconductor substrate by the IIL circuit shown in FIG. 4, the unit of the logic circuit is increased in order to increase the degree of integration. Therefore, it is desired to devise a method for suppressing the ratio of the circuit shown in FIG. 4 on the semiconductor substrate as small as possible. In addition, in order to efficiently connect the logic circuits to each other, the layout should be such that mutual wiring is easy. In view of the above problems, it is an object of the present invention to provide a semiconductor integrated circuit device which can be highly integrated and can efficiently connect logic circuits to each other. In order to solve the above problems, the configuration of the IIL semiconductor integrated circuit device according to the present invention is as follows.
Between the first and second current supply lines arranged substantially in parallel
To the I of which the emitters of a plurality of transistors are connected in common
IIL semiconductor integrated circuit in which the IL logic circuit is integrated into a semiconductor integrated circuit
A circuit device, wherein any one of the plurality of transistors is provided.
Is selected from input terminal, output terminal and reset terminal 1
And has a line between the first and second current supply lines.
The reset terminal and output from the side close to the first current supply line.
It is characterized in that the terminals and the input terminals are arranged in this order.
You. Further , in the above-mentioned configuration of the present invention,
The resistor is divided into two stages between the first and second current supply lines.
Are placed on the same line.
Of the transistors, the one with the largest number of sums of input and output.
The number of sums of the input and output of the transistor and the input and output
Input and output of the transistor with the smallest number of parts
It is preferred that the difference from the number of sums of 1 is within 1. Further , in the above-mentioned configuration of the present invention, the output
Number of transistors with terminals and sum of input and output
The transistor with the smallest number of
It is arranged in two steps on the same line between the supply lines.
Is preferred. According to the present invention, in addition to facilitating the signal supply from the output terminal of the previous stage to the input terminal of the next stage by the above-mentioned configuration, the output line from the other output terminal of the previous stage can be connected to the current supply line. Signal extraction to the outside can be realized very easily. Further, it is possible to easily obtain the wiring of the reset terminals and the signal of the reset terminals from the current supply line to the outside, and to obtain a high density semiconductor integrated circuit device. Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a semiconductor integrated circuit device of the present invention when the frequency dividing circuit shown in FIG. 2 is integrated. FIG.
The same parts as in FIG. 4 are assigned the same numbers. Between the injector current supply lines 16 and 28, the transistors 5 to 12 forming the flip-flop 18 are arranged. Although the flip-flop 21 is not given a transistor number, it is exactly the same as the flip-flop 18. Needless to say, not only the flip-flops 18 and 21 but also considerable elements are integrated in an actual semiconductor integrated circuit device. Transistor 12 having reset terminal 4
Is the injector current supply line 16 as shown in FIG.
It is adjacent to. In particular, the reset terminal 4 is arranged closer to the injector current supply line 16 than the other terminals. Also, a transistor 1 having an output terminal 3
1 is arranged in the same stage as the transistor 12 having the reset terminal 4. The output terminal 3 led to the signal output lines 19 and 20 is farther from the injector current supply line 16 than the reset terminal 4. The signal output line 19 is a signal line from which the output of the flip-flop 18 is taken out, and this signal line is also an input signal line of the flip-flop 21. Further, since the signal output line 20 is coupled to a place different from the flip-flop 21, the diffusion layer 25 is provided.
Under the injector current supply line 16 via
It has been taken out to the wiring part 26. On the other hand, the transistor 5 having the input terminal 2
Is adjacent to the injector current supply line 28 on the lower side when FIG. 1 is viewed in the normal position. That is, the output terminal 3 is arranged on the injector current supply line 28 side opposite to the transistor 11 having the output terminal 3 and the transistor 12 having the reset terminal 4, and in particular, the input terminal 2 is arranged at a position closest to the injector current supply line 28. Has been done.
That is, when viewed in the normal position in FIG. 1, the upper injector current supply line 16 and the lower injector current supply line 28
Between and, a logic circuit arranged in the order of reset terminal 4-output terminal 3-input terminal 2 is configured. It is preferable that the injector current supply lines 16 and 28 for wiring the window openings 27 of the plurality of injector regions in common are substantially straight lines in view of the mask design of the semiconductor integrated circuit. Although not shown in the figure, the injector current supply lines 16 and 28 are connected in common and placed at the same potential. Since the reset terminals of a plurality of logic circuits are often commonly connected, the reset signal line 24 connecting them is laid out substantially linearly and in parallel with the injector current supply line 16. In the present invention, the reset terminal 4 is arranged on the injector current supply line 16 side, slightly away from the region of the internal wiring 29 of the logic circuit. With such a configuration, the reset signal line 24 connecting the reset terminals 4 can be easily wired. Further, since the reset signal line 24 is arranged next to the injector current supply line 16, it is convenient to take out the reset signal line 24 to the outside of the injector current supply line 16 though not shown in the figure. Further, since the output terminal 3 is arranged between the injector current supply line 16 and the input terminal 2, the output signal taken out from the output terminal 3 is applied as the input signal of the next stage , or the injector current is supplied. Supply line 16
It is also convenient when taken out to the outside of. In order to prove that the layout of the present invention facilitates high-density integration and wiring, it will be apparent if the layout is intentionally deviated. For example, the output terminal 3 is arranged right next to the injector current supply line 16 and the reset terminal 4 is arranged next to it.
Considering the layout in which is arranged, not only is it difficult to commonly connect the reset terminals 4 to each other, but also it becomes impossible to give the output signal from the output terminal 3 as the input signal of the logic circuit of the next stage. Is clear. By the way, in the case shown in FIG. 1 in the normal position, the two current supply lines 16 and 28 are arranged at the upper and lower positions and substantially in parallel. However, the arrangement is not limited to these arrangements. For example, the arrangement shown in FIG.
It may be rotated by 0 °. Under such a structure, it goes without saying that the current supply lines 16 and 28 are arranged in parallel in two columns in the vertical direction. Therefore, in such a case, this is also a matter of course.
2 is placed in a left-right positional relationship. Now, of the above transistors, the transistors 7, 12, 10 and 11 are arranged so as to be operated by receiving a drive current from the current supply line 16. Transistors 5, 6, 8 and 9 are arranged so as to operate by receiving a current from current supply line 28. That is, between the two current supply lines 16 and 28, approximately half of the plurality of transistors forming the flip-flops 18 and 21 are arranged in the upper stage and the remaining transistors are arranged in the lower stage. Here, it may seem that no arrangement has been made to the arrangement of these transistors.
However, the flip-flop 1 which becomes the unit logic circuit
In order to make the sizes of 8 and 21 as small as possible, the combination of the upper and lower transistors is devised. First, pay attention to the transistors 7 and 5 placed on the leftmost side of FIG. 1 in the normal position. The transistor 7 has an input section ([ It will be apparent that there are one (indicated by (1)) and two output parts (corresponding to the collector C of the transistor in FIG. 4) indicated by hatching in squares (3).
On the other hand, the transistor 5 also has an input section (input terminal 2).
It is clear that there are three in total (1) and two output sections. Therefore, the total of the input / output parts of the transistors 7 and 5 is six. Further, paying attention to the transistor 12 and the transistor 6 on the right side of these, turning on / off of the transistor 12
There are a total of four output units, and the transistor 6 has three. Therefore, the total of the input / output units of the transistor 12 and the transistor 6 is seven. That is, one more than that of the transistors 5 and 7. Similarly, when the total of the input / output portions of the transistor 10 and the transistor 8 on the right side is examined, it is seven. Further, it can be understood that the transistors 11 and 9 on the right side thereof have six transistors. That is, the total of the input / output portions of the two transistors forming the flip-flop 18 is 7 in a large portion and 6 in a small portion, and the difference is designed to be within one. . [0044] Here, in the case of constituting the flip-flop 18, it is possible to make the point that the sum of the input and output of the two transistors is 7 sure. Because, as is shown in Fig 1, input and output section has four transistors 1
Two transistors 11 and 8 and three transistors 7 and 10 and 5 and 6 for the input and output portions and eight transistors 9 for the input and output portions are combined to arrange them in two stages or two rows . In that case , it is possible to make a place where the total of the input and output parts of the two transistors is 7.
Because. In order to obtain a high-density semiconductor integrated circuit device, in the present invention, the distance between the current supply line 16 and the current supply line 28 is realized by a combination of transistors whose total number of input / output sections is 7. Of. These features of the present invention will become more apparent when the arrangement shown in FIG. 1 is intentionally changed. For example, if the positions of the transistor 6 and the transistor 8 are exchanged, the total of the input / output units of the transistor 12 and the transistor 8 will be eight. Also, the transistors 10 and 6
There are six, and the difference between the two is two. Under such a configuration, it becomes clear that the distance between the injector current supply line 16 and the injector current supply line 28 becomes larger than that shown in FIG. Further, according to the arrangement of the present invention, the transistor 11
And the combination of the transistor 9 and the transistor 9 is devised. That is, the transistor 9 is arranged directly below the transistor 11. The reason is that the one shown in FIG. 1 has two outputs of the output signal lines 19 and 20, but three or more outputs are required depending on the circuit configuration shown in FIG. Something can happen. At that time, the output terminal of the transistor 11 can be expanded in the direction of the transistor 9 having the smallest total of two input / output terminals. That is, according to the present invention, an output transistor in which the number of output terminals may change depending on the circuit configuration and a transistor which is completely unaffected by increase / decrease in output terminals and has the smallest number of input / output terminals are provided. Adjacent to each other, a space for the increased output end is secured in advance. The arrangement shown in FIG. 1 has up to three outputs, one for the two current outputs.
There is only enough space to add two. However, the effect that the addition of one output can be performed without any influence on the degree of integration, that is, without changing the size of the arrangement shown in FIG. 1, is extremely large. When the output is 4 or more, the degree of integration shown in FIG.
The distance between 6 and 28 remains unchanged, and the flip-flop 1
A transistor may be added between 8 and 21. As described above, the present invention can realize a semiconductor integrated circuit device in which it is easy to wire logic circuits to each other, so that the degree of integration can be increased.

【図面の簡単な説明】 【図１】本発明の一実施例に係る半導体集積回路装置 【図２】分周回路の一部分を示す回路図 【図３】ＩＩＬ回路のインジェクタ電流供給トランジス
タ 【図４】ＩＩＬ回路で構成した図５の具体回路図 【図５】リセット端子付きのフリップ・フロップ回路の
ブロック図 【符号の説明】 １、１８、２１ フリップ・フロップ ２ 入力端子 ３ 出力端子 ４ リセット端子 ５〜１２ トランジスタ １３ インジェクタ電流供給トランジスタ １４ インジェクタ端子 １５ コレクタ端子 １６、２８ インジェクタ電流供給線 １７ 入力信号線 １９、２０、２２、２３ 信号出力線 ２４ リセット信号線 ２５ 拡散層 ２６ 配線部 ２７ インジェクタ領域の窓開部 ２９ 内部配線BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a semiconductor integrated circuit device according to an embodiment of the present invention. FIG. 2 is a circuit diagram showing a part of a frequency dividing circuit. FIG. 3 is an injector current supply transistor of an IIL circuit. Specific circuit diagram of FIG. 5 configured by IIL circuit [FIG. 5] Block diagram of flip-flop circuit with reset terminal [Explanation of reference numerals] 1, 18, 21 Flip-flop 2 Input terminal 3 Output terminal 4 Reset terminal 5 -12 Transistor 13 Injector current supply transistor 14 Injector terminal 15 Collector terminals 16, 28 Injector current supply line 17 Input signal lines 19, 20, 22, 23 Signal output line 24 Reset signal line 25 Diffusion layer 26 Wiring part 27 Injector area window Opening 29 Internal wiring

Claims (1)

(57)【特許請求の範囲】 １．ほぼ並行に配置された第１及び第２の電流供給線の
間に、複数のトランジスタのエミッタが共通接続された
ＩＩＬ論理回路を半導体集積回路化したＩＩＬ半導体集
積回路装置であって、前記複数のトランジスタのいずれ
かが入力端子、出力端子及びリセット端子から選ばれる
１つを有し、前記第１及び第２の電流供給線の間におい
て、第１の電流供給線に近い側からリセット端子、出力
端子、入力端子の順に配置されていることを特徴とする
ＩＩＬ半導体集積回路装置。 ２．ほぼ並行に配置された第１及び第２の電流供給線の
間に、複数のトランジスタのエミッタが共通接続された
ＩＩＬ論理回路を半導体集積回路化したＩＩＬ半導体集
積回路装置であって、前記複数のトランジスタのいずれ
かが入力端子、出力端子及びリセット端子から選ばれる
１つを有し、前記第１及び第２の電流供給線の間におい
て、第１の電流供給線に近い側からリセット端子、出力
端子、入力端子の順に配置され、前記トランジスタは、
第１及び第２の電流供給線の間で２段に分けて配置さ
れ、かつ、同一ライン上に配置された前記トランジスタ
のうち入力部と出力部の和の数が最も多いトランジスタ
の入力部と出力部の和の数と、入力部と出力部の和の数
が最も少ないトランジスタの入力部と出力部の和の数と
の差が１以内であることを特徴とするＩＩＬ半導体集積
回路装置。 ３．ほぼ並行に配置された第１及び第２の電流供給線の
間に、複数のトランジスタのエミッタが共通接続された
ＩＩＬ論理回路を半導体集積回路化したＩＩＬ半導体集
積回路装置であって、前記複数のトランジスタのいずれ
かが入力端子、出力端子及びリセット端子から選ばれる
１つを有し、前記第１及び第２の電流供給線の間におい
て、第１の電流供給線に近い側からリセット端子、出力
端子、入力端子の順に配置され、前記出力端子を有する
トランジスタと、入力部と出力部の和の数が最も少ない
トランジスタとが、第１及び第２の電流供給線の間で同
一ライン上に２段に分けて配置されていることを特徴と
するＩＩＬ半導体集積回路装置。(57) [Claims] An IIL semiconductor integrated circuit device in which an IIL logic circuit in which emitters of a plurality of transistors are commonly connected between first and second current supply lines arranged substantially in parallel is integrated into a semiconductor integrated circuit. One of the transistors has one selected from an input terminal, an output terminal, and a reset terminal, and between the first and second current supply lines, the reset terminal and the output are arranged from the side closer to the first current supply line. An IIL semiconductor integrated circuit device in which terminals and input terminals are arranged in this order. 2. Of the first and second current supply lines arranged substantially in parallel
In between, the emitters of multiple transistors were connected in common
IIL semiconductor collection in which IIL logic circuits are integrated into a semiconductor integrated circuit
Which is one of the plurality of transistors.
Is selected from input terminal, output terminal and reset terminal
Having one and between the first and second current supply lines
The reset terminal and output from the side close to the first current supply line.
The terminal and the input terminal are arranged in this order, and the transistor is
Of the transistors arranged in two stages between the first and second current supply lines and arranged on the same line, the input part of the transistor having the largest number of sums of the input part and the output part. An IIL semiconductor integrated circuit device, wherein the difference between the number of sums of output sections and the number of sums of input sections and output sections of transistors having the smallest number of sums of input sections and output sections is within one. 3. Of the first and second current supply lines arranged substantially in parallel
In between, the emitters of multiple transistors were connected in common
IIL semiconductor collection in which IIL logic circuits are integrated into a semiconductor integrated circuit
Which is one of the plurality of transistors.
Is selected from input terminal, output terminal and reset terminal
Having one and between the first and second current supply lines
The reset terminal and output from the side close to the first current supply line.
A transistor having a terminal and an input terminal arranged in this order and having the output terminal and a transistor having the smallest sum of the input portion and the output portion are arranged on the same line between the first and second current supply lines. Characterized by being arranged in stages
IIL semiconductor integrated circuit device.