JP2687765B2 - Branch prediction method - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、分岐予測方式、特に仮
想記憶空間を有するパイプライン構成の情報処理装置に
使用される分岐予測方式に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a branch prediction method, and more particularly to a branch prediction method used in an information processing apparatus having a pipeline structure having a virtual storage space.
【０００２】[0002]
【従来の技術】従来、この種の情報処理装置の分岐予測
方式には、分岐命令が格納されている絶対アドレス単位
に、前回分岐命令を実行したときに求まった分岐先の絶
対アドレスを記憶しそのアドレスに基づいて次命令の先
取りを行う方式や、前回分岐命令を実行したときの分岐
方向を記憶し、その方向に基づき分岐成功側を先取りす
る場合は、パイプラインの下位ユニットで分岐先の絶対
アドレスが求まるのを待って次命令の先取りを行う方式
がある。2. Description of the Related Art Conventionally, in the branch prediction method of this type of information processing apparatus, the absolute address of the branch destination obtained when the previous branch instruction was executed is stored for each absolute address unit in which the branch instruction is stored. When the method of prefetching the next instruction based on that address or the branch direction when the previous branch instruction was executed is stored and the branch succeeding side is prefetched based on that direction, the lower unit of the pipeline selects the branch destination. There is a method of prefetching the next instruction after waiting for the absolute address to be obtained.
【０００３】[0003]
【発明が解決しようとする課題】上述した従来技術のう
ち分岐先の絶対アドレスを記憶する方式では、ハードウ
ェア量が非常に多くなるという問題点がある。Among the above-mentioned conventional techniques, the method of storing the absolute address of the branch destination has a problem that the amount of hardware becomes very large.
【０００４】また、分岐の方向を記憶する方式では、分
岐先の絶対アドレスを記憶する方式に比べればハードウ
ェア量は少なくて済むものの、分岐先の絶対アドレスが
求まる迄の間は次命令の先取りができない為、性能が劣
るという問題点がある。In the method of storing the branch direction, the amount of hardware is smaller than that of the method of storing the absolute address of the branch destination, but the next instruction is prefetched until the absolute address of the branch destination is obtained. Therefore, there is a problem that the performance is inferior.
【０００５】[0005]
【課題を解決するための手段】本発明の分岐予測方式
は、仮想記憶空間を有し、分岐命令の分岐先アドレス
が、命令語中で指定されるベースレジスタの内容とディ
スプレースメントの加算結果によって定義され、且つ命
令の先取りを行うパイプライン構成の情報処理装置にお
ける分岐予測方式において、先取りした命令が分岐命令
であることをデコードするデコーダと、ベースレジスタ
の番号単位にベースアドレスの絶対アドレスを記憶する
ベース絶対アドレスバッファと、前記デコーダによりデ
コードの結果、先取りした命令が分岐命令であった場合
に、該分岐命令の命令語中で指定されるベーシレジスタ
番号に対応し前記ベース絶対アドレスバッファにより記
憶されているベースアドレスの絶対アドレスと、命令語
中で指定されるディスプレースメントを加算する加算器
とを有し、前記加算器による加算結果に基づき分岐先の
命令の先取りを行うことを特徴とする。A branch prediction method according to the present invention has a virtual memory space, and a branch destination address of a branch instruction depends on the contents of a base register specified in an instruction word and the addition result of displacement. In a branch prediction method in an information processing device having a pipeline structure that is defined and prefetches an instruction, a decoder that decodes that the prefetched instruction is a branch instruction, and an absolute address of the base address is stored in base register number units And a base absolute address buffer that is stored by the base absolute address buffer corresponding to the base register number specified in the instruction word of the branch instruction when the prefetched instruction is a branch instruction as a result of decoding by the decoder. The absolute address of the specified base address and the disk address specified in the instruction word. An adder for adding the race placement, and performs prefetch of said adder by addition result to based branch target instruction.
【０００６】[0006]
【実施例】以下本発明の実施例について図面を参照しな
がら説明する。尚、本実施例に於いては、簡略化の為、
命令長は一律４バイトであり、命令の形式は図２に示す
様に上位１バイトで命令コード２−１，続く３ビットが
ベースレジスタ番号２−２，残る２１ビットがディスプ
レースメントであるとする。Embodiments of the present invention will be described below with reference to the drawings. In this embodiment, for simplification,
The instruction length is uniformly 4 bytes, and the instruction format is as shown in FIG. 2, the upper 1 byte is the instruction code 2-1, the following 3 bits are the base register number 2-2, and the remaining 21 bits are the displacement. .
【０００７】図１は本発明の一実施例を示す命令取り出
し制御部のブロック図である。FIG. 1 is a block diagram of an instruction fetch control section showing an embodiment of the present invention.
【０００８】１−１は命令キャッシュであり、アドレス
レジスタ１−２によりセレクタ１−１３を経由してアド
レスが与えられる。読み出された命令は命令レジスタ１
−３にセットされる。通常の命令取り出し制御はアドレ
ス１−２にセレクタ１−１１により命令長である＋４ず
つ加算された結果がセットされることにより行われる。Reference numeral 1-1 is an instruction cache, which is given an address by an address register 1-2 via a selector 1-13. The instruction read is the instruction register 1
-3 is set. Normal instruction fetch control is performed by setting the result obtained by adding +4, which is the instruction length, to the address 1-2 by the selector 1-11.
【０００９】１−５は、ベースレジスタの番号毎にベー
スアドレスの絶対アドレスを記憶するベース絶対アドレ
スバッファであり、１−６は命令レジスタ１−３にセッ
トされた命令のベースレジスタ番号２−２をスタックす
るＦＩＦＯ形式のベースレジスタバッファである。Reference numeral 1-5 is a base absolute address buffer for storing the absolute address of the base address for each base register number, and 1-6 is the base register number 2-2 of the instruction set in the instruction register 1-3. Is a base register buffer of the FIFO format for stacking.
【００１０】また、１−７は命令レジスタ１−３のディ
スプレースメント２−３と、ベース絶対アドレスバッフ
ァ１−５を命令レジスタ１−３のベースレジスタ番号２
−２をアドレスとしてセレクタ１−１２を介して読み出
したベースアドレスの絶対アドレスと各々入力とする加
算器１−８の出力をスタックするＦＩＦＯ形式の分岐先
予測絶対アドレスバッファである。1-7 is a displacement 2-3 of the instruction register 1-3 and a base absolute address buffer 1-5 is a base register number 2 of the instruction register 1-3.
2 is an FIFO-type branch destination prediction absolute address buffer that stacks the absolute address of the base address read through the selector 1-12 with -2 as the address and the output of the adder 1-8 that receives the base address.
【００１１】１−４はパイプラインの下位ユニットによ
り求められた分岐先の絶対アドレスを保持する分岐先絶
対アドレスレジスタ、１−９，１−１０は減算器、１−
１５は比較器、１−１４は命令レジスタ１−３の命令コ
ードをデコードするデコーダである。Reference numeral 1-4 is a branch destination absolute address register for holding the branch destination absolute address obtained by the lower unit of the pipeline, 1-9 and 1-10 are subtractors, 1-
Reference numeral 15 is a comparator, and 1-14 is a decoder for decoding the instruction code of the instruction register 1-3.
【００１２】図３は、本実施例の情報処理装置のパイプ
ライン構成図である。３−１は命令取り出し制御部であ
り、その詳細が図１に示す通りである。３−２はオペラ
ンドのアドレス展開部、３−３はアドレス展開部３−２
で展開されたアドレスを絶対アドレスに変換するアドレ
ス変換部、３−４はアドレス変換部３−３で変換された
絶対アドレスに基づいてオペランドキャッシュを索引し
オペランドのデータを得るオペランドキャッシュ部、３
−５は演算部である。FIG. 3 is a pipeline configuration diagram of the information processing apparatus of this embodiment. Reference numeral 3-1 is an instruction fetch control unit, the details of which are as shown in FIG. 3-2 is an operand address expansion unit, 3-3 is an address expansion unit 3-2
An address conversion unit 3-4 for converting the address expanded in step 3 into an absolute address, and an operand cache unit 3-4 for obtaining operand data by indexing the operand cache based on the absolute address converted by the address conversion unit 3-3.
-5 is an arithmetic unit.
【００１３】以下命令レジスタ１−３に分岐命令がセッ
トされた場合の動作について説明する。The operation when a branch instruction is set in the instruction register 1-3 will be described below.
【００１４】デコーダ１−１４により分岐命令であるこ
とがデコードされると、次命令の命令キャッシュ１−１
の読み出しアドレスとしてセレクタ１−１３に於いて加
算器１−８の出力が選択される。加算器１−８の出力
は、命令レジスタ１−３にセットされた命令が分岐命令
であれば、ディスプレースメント２−３とベースレジス
タ番号２−２によって読み出されたベース絶対アドレス
バッファ１−５の値、即ち対応するベースアドレスレジ
スタの絶対アドレスとの加算結果であり、分岐先の絶対
アドレスを示す。従って次命令の読み出しは加算器１−
８の出力を命令キャッシュ１−１のアドレスとして行わ
れる。When the decoder 1-14 decodes that the branch instruction is a branch instruction, the instruction cache 1-1 of the next instruction.
The output of the adder 1-8 is selected in the selector 1-13 as the read address of. The output of the adder 1-8 is the base absolute address buffer 1-5 read by the displacement 2-3 and the base register number 2-2 if the instruction set in the instruction register 1-3 is a branch instruction. Value, that is, the result of addition with the absolute address of the corresponding base address register, indicating the absolute address of the branch destination. Therefore, the next instruction is read by the adder 1-
8 is used as the address of the instruction cache 1-1.
【００１５】ここでベース絶対アドレスバッファ１−５
に記憶されている各ベースレジスタ番号毎の絶対アドレ
スの値は、前回、該当するベースレジスタ番号を使用す
る任意の分岐命令が実行されたときに求められたもので
ある。従ってその後、ベースレジスタを更新する命令が
実行されたり、アドレス空間が切り換わった場合には正
しい値とは限らない。この為、次命令の取り出しに使用
したベースレジスタの絶対アドレスが正しい値であった
か否かを検証する必要が生じる。Here, the base absolute address buffer 1-5
The value of the absolute address for each base register number stored in is previously obtained when an arbitrary branch instruction using the corresponding base register number was executed. Therefore, if the instruction to update the base register is executed thereafter or the address space is switched, the value may not be correct. Therefore, it is necessary to verify whether or not the absolute address of the base register used for fetching the next instruction has a correct value.
【００１６】命令レジスタ１−３にセットされた分岐命
令は、パイプラインの下位ユニットである図３のアドレ
ス展開部３−２に供給され、分岐先アドレスの展開が行
われ、さらにアドレス変換部３−３に於いて分岐先の絶
対アドレス変換が行われる。アドレス変換部３−３に於
いて求められた分岐先の絶対アドレスは命令取り出し制
御部３−１に送られ、図１の分岐先予測絶対アドレスレ
ジスタ１−４にセットされる。The branch instruction set in the instruction register 1-3 is supplied to the address expansion unit 3-2 shown in FIG. 3, which is a lower unit of the pipeline, to expand the branch destination address, and the address conversion unit 3 further. In step 3 , absolute address translation of the branch destination is performed. The absolute address of the branch destination obtained at the address converting unit 3-3 is sent to the instruction fetch control unit 3-1 is set to the branch destination prediction absolute address register 1-4 in FIG.
【００１７】分岐命令の次命令の取り出しに使用した絶
対アドレスは分岐先予測絶対アドレスバッファ１−７に
スタックされている為、分岐先予測絶対アドレスバッフ
ァ１−７の出力と分岐先予測絶対アドレスレジスタ１−
４の出力を比較器１−１５により比較することにより前
記検証が行われる。Since the absolute address used for fetching the instruction next to the branch instruction is stacked in the branch target prediction absolute address buffer 1-7, the output of the branch target prediction absolute address buffer 1-7 and the branch target prediction absolute address register 1-
The verification is performed by comparing the outputs of 4 by the comparator 1-15.
【００１８】比較器１−１５により比較結果により一致
が検出されれば、分岐命令の次命令の取り出しは正しい
アドレスで行われたことになり、そのまま動作は続けら
れる。If the comparator 1-15 detects a match as a result of the comparison, it means that the fetching of the instruction following the branch instruction has been performed at the correct address, and the operation is continued.
【００１９】逆に比較器１−１５により不一致が検出さ
れると、比較器１−１５の出力ＣＡＮ信号が“１”とな
り、パイプライン下位ユニットに対し分岐命令の次命令
以降の処理をキャンセルするとともに、セレクタ１−１
１に於いて分岐先予測絶対アドレスレジスタ１−４の値
を選択し、アドレスレジスタ１−２にセットすることに
より、分岐命令の次命令からの再取り出しを行う。ま
た、この場合、先に使用したベース絶対アドレスバッフ
ァ１−５の内容は、正しくなかったことになる為、以下
の様にベース絶対アドレスバッファ１−５の更新を行
う。On the contrary, when the comparator 1-15 detects a mismatch, the output CAN signal of the comparator 1-15 becomes "1", and the pipeline lower unit cancels the processing subsequent to the branch instruction. Together with the selector 1-1
At 1, the value of the branch target predicted absolute address register 1-4 is selected and set in the address register 1-2, so that the branch instruction is re-fetched from the next instruction. In this case, the contents of the previously used base absolute address buffer 1-5 are incorrect, so the base absolute address buffer 1-5 is updated as follows.
【００２０】ベースレジスタ番号バッファ１−６には先
に使用したベースレジスタ番号２−２がスタックされて
おり、ＣＡＮ信号が“１”となることによりセレクタ１
−１２に於いてベースレジスタ番号バッファ１−６の出
力を選択し、先に使用したベースアドレスの絶対アドレ
スをベース絶対アドレスバッファ１−５の出力に読み出
し演算器１−９に入力する。The previously used base register number 2-2 is stacked in the base register number buffer 1-6, and when the CAN signal becomes "1", the selector 1
At -12, the output of the base register number buffer 1-6 is selected, and the absolute address of the previously used base address is read to the output of the base absolute address buffer 1-5 and input to the computing unit 1-9.
【００２１】一方、分岐先予測絶対アドレスバッファ１
−７にはベース絶対アドレスバッファ１−５の出力と該
分岐命令のディスプレースメントとの加算結果がスタッ
クされている為、分岐先予測絶対アドレスバッファ１−
７の出力を減算器１−９の他方に入力することにより、
該分岐命令のディスプレースメント２−３の値が得られ
る。On the other hand, the branch destination prediction absolute address buffer 1
Since the addition result of the output of the base absolute address buffer 1-5 and the displacement of the branch instruction is stacked in -7, the branch destination prediction absolute address buffer 1-
By inputting the output of 7 into the other of the subtractors 1-9,
The value of the displacement 2-3 of the branch instruction is obtained.
【００２２】次に、減算器１−９で求められたディスプ
レースメント２−３の値と分岐先予測絶対アドレスレジ
スタ１−４の値を減算器１−１０に入力することにより
該当するベースレジスタ番号２−２のベースアドレスの
絶対アドレスを求め、この値を新たにベース絶対アドレ
スバッファ１−５に登録することにより、更新を行い次
に任意の分岐命令が該ベースレジスタを指定したときに
使用する。Next, by inputting the value of the displacement 2-3 obtained by the subtractor 1-9 and the value of the branch destination prediction absolute address register 1-4 to the subtractor 1-10, the corresponding base register number is obtained. 2-2 The absolute address of the base address is obtained, and this value is newly registered in the base absolute address buffer 1-5 to be updated, and then used when an arbitrary branch instruction specifies the base register. .
【００２３】[0023]
【発明の効果】以上説明したように、本発明の分岐予測
方式は、ベースレジスタ番号単位にベースアドレスの絶
対アドレスを記憶することにより、従来の分岐先の方向
を記憶する方法に比べて少ないハードウェア量でしかも
高い性能を得ることができ、また、従来の分岐先の絶対
アドレスを記憶する方法に比べて極端に少ないハードウ
ェア量でかつ同一の性能が得られる効果がある。As described above, according to the branch prediction method of the present invention, the absolute address of the base address is stored in units of base register numbers, so that there is less hardware than the conventional method of storing the branch destination direction. This has the effect that high performance can be obtained with a small amount of hardware, and the same performance can be obtained with an extremely small amount of hardware as compared with the conventional method of storing the absolute address of the branch destination.
【図１】本発明による命令取り出し制御部のブロック
図。FIG. 1 is a block diagram of an instruction fetch control unit according to the present invention.
【図２】命令形式図である。FIG. 2 is an instruction format diagram.
【図３】本発明によるパイプライン構成図である。FIG. 3 is a block diagram of a pipeline according to the present invention.
１−１ 命令キャッシュ １−２ アドレスレジスタ １−３ 命令レジスタ １−４ 分岐先絶対アドレスレジスタ １−５ ベース絶対アドレスレジスタ １−６ ベースレジスタ番号バッファ １−７ 分岐先予測絶対アドレスバッファ １−８ 加算器 １−９，１−１０ 減算器 １−１１，１２，１３ セレクタ １−１４ デコーダ １−１５ 比較器 ２−１ 命令コード ２−２ ベースレジスタ番号 ２−３ ディスプレースメント ３−１ 命令取り出し制御部 ３−２ アドレス展開部 ３−３ アドレス変換部 ３−４ オペランドキャッシュ部 ３−５ 演算部 1-1 Instruction cache 1-2 Address register 1-3 Instruction register 1-4 Branch destination absolute address register 1-5 Base absolute address register 1-6 Base register number buffer 1-7 Branch destination prediction absolute address buffer 1-8 Addition Unit 1-9, 1-10 Subtractor 1-11, 12, 13 Selector 1-14 Decoder 1-15 Comparator 2-1 Instruction code 2-2 Base register number 2-3 Displacement 3-1 Instruction fetch control unit 3-2 Address expansion unit 3-3 Address conversion unit 3-4 Operand cache unit 3-5 Operation unit
Claims (1)
アドレスが、命令語中で指定されるベースレジスタの内
容とディスプレースメントの加算結果によって定義さ
れ、且つ命令の先取りを行うパイプライン構成の情報処
理装置における分岐予測方式において、 先取りした命令が分岐命令であることをデコードするデ
コーダと、 ベースレジスタの番号単位に分岐予測先のベースアドレ
スの絶対アドレスを記憶するベース絶対アドレスバッフ
ァと、 前記デコーダによりデコードの結果、先取りした命令が
分岐命令であった場合には該分岐命令の命令語中で指定
されるベースレジスタ番号に対応し前記ベース絶対アド
レスバッファにより記憶されているベースアドレスの絶
対アドレスと命令語中で指定されるディスプレースメン
トとを加算する加算器とを有し、 前記加算器による加算結果に基づき分岐先の命令の先取
りを行うことを特徴とした分岐予測方式。1. A pipeline structure having a virtual memory space, wherein a branch destination address of a branch instruction is defined by the contents of a base register specified in an instruction word and a displacement addition result, and prefetching the instruction. In the branch prediction method in the information processing device, a decoder that decodes that the prefetched instruction is a branch instruction, a base absolute address buffer that stores the absolute address of the base address of the branch prediction destination in number units of the base register, decoding results by the decoder, when prefetched instruction is a branch instruction absolute base address stored by said base absolute address buffer corresponding to base register number specified by the instruction word in the branch instruction addition to adding the displacement specified address in the instruction word A branch prediction method comprising a calculator and prefetching a branch destination instruction based on a result of addition by the adder.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3163262A JP2687765B2 (en) | 1991-07-04 | 1991-07-04 | Branch prediction method |
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|---|---|---|---|
| JP3163262A JP2687765B2 (en) | 1991-07-04 | 1991-07-04 | Branch prediction method |
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|---|---|
| JPH0512010A JPH0512010A (en) | 1993-01-22 |
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Family
ID=15770467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP3163262A Expired - Fee Related JP2687765B2 (en) | 1991-07-04 | 1991-07-04 | Branch prediction method |
Country Status (1)
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Family Cites Families (5)
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| JPS62126442A (en) * | 1985-11-27 | 1987-06-08 | Hitachi Ltd | Data processor |
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| JPH0228724A (en) * | 1988-07-18 | 1990-01-30 | Fujitsu Ltd | System for controlling branching instruction |
-
1991
- 1991-07-04 JP JP3163262A patent/JP2687765B2/en not_active Expired - Fee Related
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| JPH0512010A (en) | 1993-01-22 |
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