JP2680131B2 - Scanning circuit of matrix display device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マトリクス状に表示素子を配置して成るマ
トリクス表示装置において、該表示素子を走査する走査
回路の改良に関するものである。Description: TECHNICAL FIELD The present invention relates to an improvement of a scanning circuit for scanning display elements in a matrix display device in which display elements are arranged in a matrix.

〔従来の技術〕[Conventional technology]

マトリクス表示装置を構成するアクティブマトリクス
基板と外付駆動回路との接続線数低減及び外付駆動回路
基板の小形化を図る方法については、特開昭62−15599
号公報に記載されている。これは、走査電極駆動部をマ
トリクススイッチで構成してアクティブマトリクス基板
に内蔵させるものである。Japanese Patent Laid-Open No. 62-15599 discloses a method for reducing the number of connecting lines between an active matrix substrate and an external drive circuit that form a matrix display device and for downsizing the external drive circuit substrate.
No., published in Japanese Unexamined Patent Publication No. In this structure, the scan electrode driving unit is composed of a matrix switch and is built in the active matrix substrate.

以下、第17図を参照してこの従来技術にかかる走査回
路を説明する。Hereinafter, the scanning circuit according to the conventional technique will be described with reference to FIG.

つまりこの走査回路は、走査電極線Ｇがｎ本ずつｍ個
のブロックに分割され、それぞれ走査電極Ｇに第１のMO
SトランジスタＭのドレインが接続されている。該MOSト
ランジスタのゲートはブロック毎にまとめて１個の駆動
端子Ｂに接続されており、該駆動端子数はブロック数と
同じｍ個である。また、前記トランジスタＭのソース
は、ゲートが接続している前記駆動端子Ｂとは別に設け
たｎ個の駆動端子（A1〜An）のいずれかに接続してい
る。That is, in this scanning circuit, the scanning electrode lines G are divided into n blocks each having n lines, and the scanning electrodes G each have a first MO.
The drain of the S transistor M is connected. The gates of the MOS transistors are collectively connected to one drive terminal B for each block, and the number of drive terminals is m, which is the same as the number of blocks. The source of the transistor M is connected to any of n driving terminals (A1 to An) provided separately from the driving terminal B to which the gate is connected.

さらに、それぞれの走査電極Ｇには第２のMOSトラン
ジスタＮのドレインが接続している。該第２のトランジ
スタＮのソースはすべて共通に一つの駆動端子V GOFFに
接続しており、ゲートはブロック毎にまとめて第１のト
ランジスタＭのそれとは別の駆動端子Ｃに接続されてい
る。Further, the drain of the second MOS transistor N is connected to each scan electrode G. The sources of the second transistors N are commonly connected to one drive terminal V GOFF, and the gates of the second transistors N are collectively connected to a drive terminal C different from that of the first transistor M.

以上の様に構成された走査回路は、前記第１のトラン
ジスタＭのゲートを接続するｍ個の駆動端子（B1〜Bm）
に入力する信号と、前記第１のトランジスタＭのソース
を接続するｎ個の駆動端子（A1〜An）とで（ｍ×ｎ）本
の走査電極Ｇ（１）〜Ｇ（m,n）の選択及び非選択を決
める。The scanning circuit configured as described above has m driving terminals (B1 to Bm) for connecting the gate of the first transistor M.
Of (m × n) scan electrodes G (1) to G (m, n) by the signal input to the first transistor M and the n driving terminals (A1 to An) connecting the source of the first transistor M. Select and deselect.

即ち先ず駆動端子B1が駆動された状態のもとで、ｎ個
の駆動端子A1〜Anが順次駆動されると、先ずトランジス
タＭ（１）がオンして走査電極Ｇ（１）が選択され、次
にトランジスタＭ（２）がオンして走査電極Ｇ（２）が
選択され、以下同様にして最後にトランジスタＭ（ｎ）
がオンして走査電極Ｇ（ｎ）が選択される。走査電極Ｇ
（１）〜Ｇ（ｎ）を横一列に配置されたｎ個の表示素子
に対応させておけば、これで横一列分の走査が完了す
る。That is, first, when the driving terminals B1 to An are sequentially driven while the driving terminal B1 is driven, the transistor M (1) is turned on to select the scanning electrode G (1). Next, the transistor M (2) is turned on to select the scan electrode G (2), and the like, and finally the transistor M (n).
Is turned on and the scan electrode G (n) is selected. Scanning electrode G
If (1) to G (n) are made to correspond to n display elements arranged in a horizontal row, the scanning for one horizontal row is completed.

次に駆動端子B2が駆動された状態のもとで、ｎ個の駆
動端子A1〜Anを順次駆動すれば、同様にして第２行目の
横一列分の走査を行うことができる。Next, under the condition that the drive terminal B2 is driven, if the n drive terminals A1 to An are sequentially driven, it is possible to scan the second row and one horizontal column in the same manner.

また、前記第１のトランジスタＭのゲートに端子Ｂか
らオフ電圧を入力して非選択状態としているブロックで
は、前記第２のトランジスタＮのゲートに駆動端子Ｃか
らオン電圧を供給して走査電極Ｇを安定な非選択電圧に
保つ構成となっていた。In the block in which the OFF voltage is input to the gate of the first transistor M from the terminal B to bring it into a non-selected state, the ON voltage is supplied to the gate of the second transistor N from the drive terminal C to scan electrode G. Was kept at a stable non-selection voltage.

即ち駆動端子B1がオン電圧であれば、トランジスタＭ
（１）は、駆動端子A1のオン、オフに応じて走査電極Ｇ
（１）もオン又はオフとなるわけであるが、駆動端子B1
がオフ電圧に変わると、走査電極Ｇ（１）は、そのとき
までオンであればオンを、オフであればオフ状態を採る
こととなり、状態が不定ということになるので、これを
避けるため、駆動端子B1がオフのときには、駆動端子C1
をオンにしてトランジスタＮ（１）を導通させて固定さ
れた電位V GOFFを該トランジスタＮ（１）のドレイン電
極から走査電極Ｇ（１）に供給して安定な非選択電圧
（電位V GOFF）に保つわけである。That is, if the drive terminal B1 is on-voltage, the transistor M
(1) is the scan electrode G depending on whether the drive terminal A1 is on or off.
(1) also turns on or off, but drive terminal B1
Is changed to an off voltage, the scan electrode G (1) is turned on if it is on until that time and turned off if it is off, which means that the state is indefinite. To avoid this, When drive terminal B1 is off, drive terminal C1
Is turned on to turn on the transistor N (1) and supply a fixed potential V GOFF from the drain electrode of the transistor N (1) to the scan electrode G (1) to provide a stable non-selection voltage (potential V GOFF). To keep it.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上記従来技術は、走査電極Ｇの選択及び非選択を決め
る前記第１のトランジスタＭを制御する為の駆動端子Ｂ
の他に、非選択状態にある走査電極Ｇを一定の非選択電
圧に保つ為の第２のトランジスタＮを制御する駆動端子
Ｃが必要であった。In the above-mentioned conventional technique, the drive terminal B for controlling the first transistor M that determines the selection or non-selection of the scan electrode G.
In addition, a drive terminal C for controlling the second transistor N for keeping the scan electrode G in the non-selected state at a constant non-selected voltage is required.

本発明の目的は、かかる駆動端子Ｃを不要として、そ
れにより、マトリクス表示装置を構成するパネルとパネ
ルの外付駆動回路との間の接続端子数を減らし、製造上
の歩留り向上，外付駆動回路の規模縮少を可能にするマ
トリクス表示装置の走査回路を提供することにある。An object of the present invention is to eliminate the need for the drive terminal C, thereby reducing the number of connection terminals between the panel constituting the matrix display device and the external drive circuit of the panel, improving the manufacturing yield, and external drive. It is an object of the present invention to provide a scanning circuit of a matrix display device which enables reduction in circuit scale.

〔課題を解決するための手段〕[Means for solving the problem]

上記目的を達成するために、第１のトランジスタ（以
下、走査トランジスタと呼ぶ）Ｍに入力する信号Ｂある
いは走査トランジスタＭから出力される信号から第２の
トランジスタ（以下、安定化トランジスタと呼ぶ）Ｎを
制御する信号を形成する回路を、走査トランジスタＭ及
び安定化トランジスタＮと同一パネル上に同時に形成し
て、端子Ｃを殊更に設けることを不要にした。In order to achieve the above object, a signal B input to a first transistor (hereinafter referred to as a scanning transistor) M or a signal output from the scanning transistor M to a second transistor (hereinafter referred to as a stabilization transistor) N is used. A circuit for forming a signal for controlling the above is formed simultaneously with the scanning transistor M and the stabilizing transistor N on the same panel, and it is not necessary to additionally provide the terminal C.

〔作用〕[Action]

安定化トランジスタＮを制御する信号を形成する安定
化回路用制御回路を、走査トランジスタＭ及び安定化ト
ランジスタＮと同じプロセスでアクティブマトリクスパ
ネル上に形成し、かつ、該制御回路は走査トランジスタ
Ｍの制御信号を受けて動作するようにする。このため、
安定化トランジスタＮの制御信号を外部から入力する端
子Ｃは必要なくなるので、外付駆動回路とパネルとの接
続線数を低減することができる。A stabilizing circuit control circuit for forming a signal for controlling the stabilizing transistor N is formed on the active matrix panel in the same process as the scanning transistor M and the stabilizing transistor N, and the controlling circuit controls the scanning transistor M. It receives signals and operates. For this reason,
Since the terminal C for inputting the control signal of the stabilizing transistor N from the outside is not necessary, the number of connecting lines between the external drive circuit and the panel can be reduced.

〔実施例〕〔Example〕

以下、本発明の一実施例を第１図により説明する。 Hereinafter, an embodiment of the present invention will be described with reference to FIG.

同図において、１はMOSトランジスタで構成されるス
イッチング回路（第17図における左端のトランジスタＭ
で構成される回路に相当）で、２はMOSトランジスタで
構成される安定化回路（第17図における右端のトランジ
スタＮで構成される回路に相当）、Ｐ（ｊ）,Q（ｊ）
（ｊ＝1,2,…,m）はMOSトランジスタであり、３は安定
化回路２の制御回路３である。また、Ｇ（Ｋ）（Ｋ＝1,
2,…,mn）は走査電極であり、走査電極数ｎ本ずつｍ個
のブロックに分割されている。尚、端子Ai,Bj（ｉ＝1,
2,…,n,n＋１、ｊ＝1,2,…,m）,V ON,V OFF,V GOFFは本
走査回路の外付回路からの駆動信号の印加端子である。In the figure, 1 is a switching circuit composed of MOS transistors (the transistor M at the left end in FIG. 17).
2 is a stabilizing circuit composed of MOS transistors (corresponding to a circuit composed of the transistor N at the right end in FIG. 17), P (j), Q (j).
(J = 1, 2, ..., M) is a MOS transistor, and 3 is a control circuit 3 of the stabilizing circuit 2. Also, G (K) (K = 1,
2, ..., Mn) are scan electrodes, and each scan electrode is divided into m blocks by n. The terminals Ai, Bj (i = 1,
2, ..., n, n + 1, j = 1,2, ..., m), V ON, V OFF, and V GOFF are terminals for applying drive signals from the external circuit of the present scanning circuit.

第１図のスイッチング回路１の詳細を第２図に、安定
化回路２の詳細を第３図にそれぞれ示す。また、第１図
の制御回路３は端子B1,B2,…,Bmの信号を反転して端子C
1,C2,…,Cmに出力するインバータ回路であると云える。Details of the switching circuit 1 of FIG. 1 are shown in FIG. 2, and details of the stabilizing circuit 2 are shown in FIG. In addition, the control circuit 3 in FIG. 1 inverts the signals at terminals B1, B2, ...
It can be said that the inverter circuit outputs to 1, C2, ..., Cm.

第２図のスイッチング回路１は、MOSトランジスタＭ
（Ｋ）（Ｋ＝1,2,…,mn）、外付回路から駆動信号を入
力する端子Ai（ｉ＝1,2,…,n,n＋１）,Bj（ｊ＝1,2,…,
m）で構成される。スイッチング回路１の走査MOSトラン
ジスタＭ（Ｋ）のゲートはブロック毎に順次端子B1,B2,
…,Bmに接続している。また走査トランジスタＭ（Ｋ）
のドレインは、順次くり返し端子A1,A2,…,An＋１に接
続している。The switching circuit 1 shown in FIG.
(K) (K = 1, 2, ..., Mn), terminals Ai (i = 1, 2, ..., N, n + 1) for inputting drive signals from the external circuit, Bj (j = 1, 2 ,.
m). The gate of the scanning MOS transistor M (K) of the switching circuit 1 is sequentially connected to terminals B1, B2,
…, Connected to Bm. Further, the scanning transistor M (K)
, Are sequentially connected to the repeating terminals A1, A2, ..., An + 1.

第３図の安定化回路２は、MOSトランジスタＮ（Ｋ）
（Ｋ＝1,2,…mn）、外部からの入力端子V GOFF、制御回
路３からの入力端子C1,C2,…,Cmで構成される。安定化
回路２の安定化MOSトランジスタＮ（Ｋ）のゲートもブ
ロック毎に、順次端子C1,C2,…,Cmに接続している。ま
た、安定化MOSトランジスタＮのソースはすべて共通に
端子V GOFFに接続する。The stabilizing circuit 2 shown in FIG. 3 includes a MOS transistor N (K).
(K = 1, 2, ... Mn), an input terminal V GOFF from the outside, and input terminals C1, C2, ..., Cm from the control circuit 3. The gate of the stabilizing MOS transistor N (K) of the stabilizing circuit 2 is also sequentially connected to the terminals C1, C2, ..., Cm for each block. The sources of the stabilizing MOS transistors N are all commonly connected to the terminal V GOFF.

スイッチング回路１を第２図、安定化回路２を第３図
とした時の第１の実施例を示す回路を１本の走査電極G1
についてのみ描いた回路を第1A図に示す。これにより、
第１図乃至第３図の間の接続関係が具体的に理解される
であろう。A circuit showing the first embodiment when the switching circuit 1 is shown in FIG. 2 and the stabilizing circuit 2 is shown in FIG.
Figure 1A shows the circuit drawn only for. This allows
The connection relationship between FIGS. 1 to 3 will be specifically understood.

次に第１図に示した実施例の回路動作を第４図の動作
波形例を用いて第２図，第３図も参照しながら説明す
る。Next, the circuit operation of the embodiment shown in FIG. 1 will be described using the operation waveform example of FIG. 4 with reference to FIGS.

第４図に示した信号レベル“H",“L"は各端子につい
て相対的なものであり、端子によって異なる電圧振幅を
もつ場合もある。The signal levels "H" and "L" shown in FIG. 4 are relative to each terminal and may have different voltage amplitudes depending on the terminals.

例えば、画面表示部にある画素毎の図示せざるトラン
ジスタのゲートが走査電極Ｇに接続され、また、該画素
毎のトランジスタのドレイン電圧が−11.5Vから＋1.5V
の間で変化すると仮定すると、画面表示する為に必要な
走査電極電圧は“H"レベルが＋5V、“L"レベルが−20V
である。For example, the gate of a transistor (not shown) for each pixel in the screen display unit is connected to the scan electrode G, and the drain voltage of the transistor for each pixel is −11.5V to + 1.5V.
Assuming that the voltage changes between the two, the scan electrode voltage required for screen display is + 5V for "H" level and -20V for "L" level.
It is.

ここで、スイッチング回路１の端子Ai及び端子Bjの電
圧振幅は走査電極Ｇの電圧振幅以上にする必要があり、
端子Bjに与える“H"レベルの電圧は端子Aiに与える“H"
レベル電圧以上にする必要がある。Here, the voltage amplitudes of the terminals Ai and Bj of the switching circuit 1 must be equal to or higher than the voltage amplitude of the scan electrode G,
“H” level voltage applied to terminal Bj is “H” applied to terminal Ai
Must be above the level voltage.

例えば、走査電極Ｇを前記の電圧で走査すると仮定す
ると、端子Aiの“H"レベルを26V,“L"レベルを−20V,端
子Bjの“H"レベルを32V,“L"レベルを−20Vに設定する
とよい。なお、端子Ai,Bjに印加する電圧値は、要求さ
れる走査トランジスタの動作時間及び走査トランジスタ
Ｍの特性等に合わせて変える必要がある。For example, assuming that the scan electrode G is scanned with the above voltage, the "H" level of the terminal Ai is 26V, the "L" level is -20V, the "H" level of the terminal Bj is 32V, and the "L" level is -20V. Set to. The voltage values applied to the terminals Ai and Bj must be changed according to the required operation time of the scan transistor, the characteristics of the scan transistor M, and the like.

また、端子Aiの波形については、走査電極選択電圧を
“H"レベル、非選択電圧を“L"レベルとして示してあ
る。端子Bi,Ciの波形についてはそれぞれ走査用MOSトラ
ンジスタＭ（Ｋ），制御用MOSトランジスタＰ（ｊ）,Q
（ｊ），安定化MOSトランジスタ（Ｋ）がオン状態とな
るゲート電圧を“H"レベル、オフ状態となるゲート電圧
を“L"レベルとして示している。Further, regarding the waveform of the terminal Ai, the scan electrode selection voltage is shown as “H” level and the non-selection voltage is shown as “L” level. Regarding the waveforms of the terminals Bi and Ci, the scanning MOS transistor M (K) and the control MOS transistor P (j), Q are respectively.
(J), the gate voltage for turning on the stabilizing MOS transistor (K) is shown as "H" level, and the gate voltage for turning it off is shown as "L" level.

初期状態において、端子B1,B2,…,Bmには“L"レベル
を供給し、全ての走査用MOSトランジスタＭ（Ｋ）をオ
フ状態にする。In the initial state, the "L" level is supplied to the terminals B1, B2, ..., Bm to turn off all the scanning MOS transistors M (K).

この時、制御用MOSトランジスタＱ（ｊ）もオフ状態
であるから制御用MOSトランジスタＰ（１）,P（２），
…,P（ｍ）は端子V ONに与えられる“H"レベル電位を端
子C1,C2,…,Cmに供給する。従って、全ての安定化MOSト
ランジスタＮ（１）,N（２），…,N（mn）はオン状態に
なり、端子V GOFFに与えられる走査電極非選択電位（第
４図では“L"レベルと表示）が走査電極線Ｇ（１）,G
（２），…,G（mn）に印加される。At this time, since the control MOS transistor Q (j) is also off, the control MOS transistors P (1), P (2),
, P (m) supplies the "H" level potential applied to the terminal V ON to the terminals C1, C2, ..., Cm. Therefore, all the stabilizing MOS transistors N (1), N (2), ..., N (mn) are turned on, and the scan electrode non-selection potential (“L” level in FIG. 4) applied to the terminal V GOFF. Is displayed) is the scanning electrode lines G (1), G
(2), ..., G (mn) are applied.

ここで、制御用MOSトランジスタＰ（ｊ）,Q（ｊ）及
び端子V OFFの入力電圧は、制御用MOSトランジスタＰ
（Ｋ）,Q（Ｋ）がオン状態の時に端子CKを“L"レベルに
する様に設定すると、次に端子B1に“H"レベルが入力さ
れると、第１ブロックのｎ個の走査用MOSトランジスタ
Ｍ（１）,M（２），…,M（ｎ）及び制御用MOSトランジ
スタＱ（１）がオン状態になり、端子C1は“L"レベルに
なるので安定化MOSトランジスタＮ（１）,N（２），…,
N（ｎ）はオフ状態になる。Here, the input voltage of the control MOS transistors P (j), Q (j) and the terminal V OFF is
If the terminal CK is set to "L" level when (K) and Q (K) are in the ON state, the next "H" level is input to the terminal B1. , M (n) and the control MOS transistor Q (1) are turned on and the terminal C1 is set to the “L” level, so that the stabilizing MOS transistor N ( 1), N (2), ...,
N (n) is turned off.

この結果、端子A1,A2,…,Anに加えられる走査用信号
が第１ブロックのｎ本の走査電極線Ｇ（１）,G（２），
…,G（ｎ）に伝えられる。第１ブロック以外の走査電極
線Ｇ（ｎ＋１）,G（ｎ＋２），…,G（mn）は初期状態の
まま走査電極非選択電位（“L"レベル）を出力し続けて
いる。As a result, the scanning signals applied to the terminals A1, A2, ..., An are the n scanning electrode lines G (1), G (2), of the first block.
…, Informed to G (n). The scan electrode lines G (n + 1), G (n + 2), ..., G (mn) other than the first block continue to output the scan electrode non-selection potential (“L” level) in the initial state.

この時、端子A1,A2,…,Anに、第４図の波形例に示さ
れる様な順次走査信号が与えられると、オン状態にある
ｎ個の走査用MOSトランジスタＭ（１）,M（２），…,M
（ｎ）を通して、走査電極線Ｇ（１）,G（２），…,G
（ｎ）が順次選択状態となり、順次走査出力が得られ
る。At this time, when a sequential scanning signal as shown in the waveform example of FIG. 4 is applied to the terminals A1, A2, ..., An, n scanning MOS transistors M (1), M ( 2), ..., M
(N), scan electrode lines G (1), G (2), ..., G
(N) is sequentially selected, and progressive scan output is obtained.

次に、端子B1に“L"レベルを与えて、ｎ個の走査用MO
SトランジスタＭ（１）,M（２），…,M（ｎ）及び制御
用MOSトランジスタＱ（１）をオフ状態にし、安定化MOS
トランジスタＮ（１）,N（２），…,N（ｎ）をオン状態
にすると、再び端子B1に“H"レベルの信号が与えられる
まで、端子A1,A2,…,Anに与えられる信号にかかわらず
第１ブロックの走査電極線Ｇ（１）,G（２），…,G
（ｎ）は非選択電位に保たれる。Next, the "L" level is given to the terminal B1 to scan n MO
The S-transistors M (1), M (2), ..., M (n) and the control MOS transistor Q (1) are turned off to stabilize the MOS.
When the transistors N (1), N (2), ..., N (n) are turned on, the signals applied to the terminals A1, A2, ..., An until the “H” level signal is applied to the terminal B1 again. Regardless of, the scan electrode lines G (1), G (2), ..., G of the first block
(N) is kept at the non-selection potential.

ここで端子A1,A2,…,An,An＋１には順次くり返される
選択信号を与え、初めに端子An＋１が“H"レベルになる
と同時もしくはやや早く端子B2に“H"レベルを与え、第
２ブロックの走査用MOSトランジスタＭ（ｎ＋１）,M
（ｎ＋２），…,M（2n）及び制御用MOSトランジスタＱ
（２）をオン状態にし、安定化MOSトランジスタＮ
（１）,N（２），…,N（2n）をオフ状態にする。The terminals A1, A2, ..., An, An + 1 are sequentially supplied with a selection signal. When the terminal An + 1 first becomes the “H” level, the terminal B2 is supplied with the “H” level at the same time or slightly earlier, and the second Block scanning MOS transistors M (n + 1), M
(N + 2), ..., M (2n) and control MOS transistor Q
Turn on (2) to turn on the stabilizing MOS transistor N.
(1), N (2), ..., N (2n) are turned off.

この状態を走査電極Ｇ（2n）の電位が、走査電極選択
電位から非選択電位に立下るまで続けることにより、端
子An＋1,Al,…,An−１に印加される順次選択信号により
第２ブロックの走査電極Ｇ（ｎ＋１）,G（ｎ＋２），
…,G（2n）が順次選択される。以下第３ブロックでは端
子An,An＋1,Al,…,An−２に印加される順次選択信号に
より走査電極Ｇ（2n＋１）,G（2n＋２），…,G（3n）が
順次選択されるという様に、端子A1,A2,…,An＋１に順
次くり返し加えられる選択信号と、走査用MOSトランジ
スタＭ（Ｋ）をｎ個ずつのブロックとし、そのブロック
毎の端子B1,B2,…,Bmに順次印加する信号によって（ｍ
×ｎ）本の走査電極Ｇ（１）,G（２），…,G（mn）が走
査される。By continuing this state until the potential of the scan electrode G (2n) falls from the scan electrode selection potential to the non-selection potential, the second block is generated by the sequential selection signal applied to the terminals An + 1, Al, ..., An-1. Scan electrodes G (n + 1), G (n + 2),
, G (2n) are sequentially selected. Hereinafter, in the third block, the scan electrodes G (2n + 1), G (2n + 2), ..., G (3n) are sequentially selected by the sequential selection signals applied to the terminals An, An + 1, Al, ..., An-2. , A selection signal repeatedly applied to terminals A1, A2, ..., An + 1 and n blocks of scanning MOS transistors M (K) are sequentially applied to terminals B1, B2, ..., Bm for each block. Depending on the signal
× n) The scanning electrodes G (1), G (2), ..., G (mn) are scanned.

ここで、第Ｋ番目（Ｋ＝1,2,…,m）にある境界部の走
査電極Ｇ（ｎ（Ｋ−１）＋１）,G（Kn）と中央部の走査
電極Ｇ（ｎ（Ｋ−１）＋２），…,G（Kn−１）の電圧波
形を相似なものにするには、端子BKには走査電極Ｇ（ｎ
（Ｋ−１）＋１）が立上ってから走査電極Ｇ（Kn）が立
下るまで“H"レベルが印加されなければならない。この
時、走査電極Ｇ（ｎ（Ｋ−１）＋１）が２度立上ること
がない様にする為には端子Aiの数を増やしてやればよ
い。Here, the Kth (K = 1, 2, ..., M) boundary scan electrodes G (n (K−1) +1), G (Kn) and the central scan electrode G (n (K −1) +2), ..., G (Kn−1) have similar voltage waveforms, the scan electrode G (n
The "H" level must be applied from the rising of (K-1) +1) to the falling of the scan electrode G (Kn). At this time, the number of terminals Ai may be increased to prevent the scan electrode G (n (K-1) +1) from rising twice.

走査電極線Ｇ（Ｋ）（Ｋ＝1,2,…,mn）の立上り始め
より立下げ終えるまでの時間が端子Aiに与える信号のシ
フト幅の２倍,3倍，…,x倍であれば、端子Aiの数は（ｎ
＋１）個，（ｎ＋２）個，…，（ｎ＋ｘ−１）個とな
り、第１図の本発明の走査回路ではシフト幅の２倍まで
の走査回路である。The time from the start of the rise of the scan electrode line G (K) (K = 1, 2, ..., Mn) to the end of the fall is 2 times, 3 times, ..., X times the shift width of the signal given to the terminal Ai. For example, the number of terminals Ai is (n
+1), (n + 2), ..., (n + x−1), and the scanning circuit of the present invention shown in FIG. 1 is a scanning circuit up to twice the shift width.

この第１図の本発明の走査回路によれば（ｎ×ｍ）本
の走査電極線を｛ｍ＋（ｎ＋１）＋３｝本の外付回路と
の接続線数で走査できる。また、端子V GOFFと端子V OF
Fに与える電圧が同じならば｛ｍ＋（ｎ＋１）＋２｝本
の外付回路との接続線数でよい。According to the scanning circuit of the present invention shown in FIG. 1, (n × m) scanning electrode lines can be scanned with the number of connecting lines to {m + (n + 1) +3} external circuits. Also, terminal V GOFF and terminal V OF
If the voltage applied to F is the same, the number of connection lines with {m + (n + 1) +2} external circuits is sufficient.

本発明の他の一実施例を第５図に示す。第１図，第２
図，第３図において示したのと同等の素子及び端子，回
路には同じ符号を付している。第１図の実施例と異なる
点は、端子Ｂに入力する信号を単に反転させていたイン
バータ回路である制御回路３に、端子Bjを“H"レベルに
する直前に選択される走査電極Ｇ（ｊ−１）ｎと、端子
Bjを“L"レベルにした直後に選択される走査電極Gjn＋
１の電圧とで安定化回路２を制御する信号のレベルを変
化させるスイッチング機能をもたせた点である。Another embodiment of the present invention is shown in FIG. Fig. 1 and 2
Elements, terminals and circuits equivalent to those shown in FIGS. 3 and 4 are designated by the same reference numerals. The difference from the embodiment of FIG. 1 is that the control circuit 3, which is an inverter circuit that simply inverts the signal input to the terminal B, causes the scanning electrode G (which is selected immediately before the terminal Bj is set to the “H” level). j-1) n and the terminal
Scan electrode Gjn + selected immediately after Bj is set to “L” level
This is because it has a switching function of changing the level of the signal for controlling the stabilizing circuit 2 with the voltage of 1.

第５図の実施例を第６図の動作波形例を用いて説明す
る。The embodiment shown in FIG. 5 will be described with reference to the operation waveform example shown in FIG.

信号C1は、走査電極Ｇ（mn）が立上り始めると同時に
立下り始める。そして、端子B1に“H"レベルが入力され
ている間は信号C1は“L"レベルを保ち、端子B1に“L"レ
ベルが入力された後、走査電極Ｇ（ｎ＋１）の立上りで
信号C1も立上る。The signal C1 starts falling at the same time as the scan electrode G (mn) starts rising. Then, the signal C1 maintains the "L" level while the "H" level is input to the terminal B1, and after the "L" level is input to the terminal B1, the signal C1 rises at the rising edge of the scan electrode G (n + 1). Also rises.

次の第２ブロックでは、端子B2に“H"レベルが入力さ
れる前に立上る走査電極Gnによって信号C2は立下げら
れ、端子B2に“L"レベルが入力された後、走査電極Ｇ
（2n＋１）によって信号C2は立上がり始める。In the next second block, the signal C2 is lowered by the scan electrode Gn rising before the "H" level is input to the terminal B2, and the scan electrode Gn is input after the "L" level is input to the terminal B2.
The signal C2 starts rising due to (2n + 1).

第１図の実施例では常に制御用MOSトランジスタＰ
（ｊ）に常にバイアス電流を流していたのに比べ、第５
図の実施例では電流が流れるのはスイッチング時のみで
あり低消費電力となる。また、外付回路との接続線数は
第１図のそれと同じである。In the embodiment of FIG. 1, the control MOS transistor P is always
Compared to the case where the bias current was always applied to (j),
In the illustrated embodiment, the current flows only during switching, resulting in low power consumption. The number of connecting lines to the external circuit is the same as that in FIG.

第７図は、本発明の他の一実施例を示す回路図であ
る。第５図の実施例と異なる点は、第５図で制御用MOS
トランジスタＱ（ｊ）が接続している走査用MOSトラン
ジスタＭ（Ｋ）と同じタイミングでスイッチング動作す
るMOSトランジスタＲ（ｊ）を新たに設け、第５図では
走査電極Ｇ（Ｋ）の電圧変化でスイッチングしていた制
御用MOSトランジスタＱ（ｉ）を、新たに設けたMOSトラ
ンジスタＲ（ｉ）の出力電圧変化でスイッチングするよ
うにしている点である。第７図の動作タイミングは第５
図のそれと同じであり第６図に示す通りである。FIG. 7 is a circuit diagram showing another embodiment of the present invention. The difference from the embodiment shown in FIG. 5 is that the control MOS shown in FIG.
A MOS transistor R (j) that performs a switching operation at the same timing as the scanning MOS transistor M (K) to which the transistor Q (j) is connected is newly provided, and in FIG. The point is that the controlling MOS transistor Q (i) that has been switched is switched by the output voltage change of the newly provided MOS transistor R (i). The operation timing of FIG. 7 is the fifth.
It is the same as that of the figure and is as shown in FIG.

第７図の実施例では、第５図の実施例のように走査電
極により負荷が異なることがない為、すべての走査電極
Ｇ（Ｋ）で相似な電圧波形が得られることになる。In the embodiment of FIG. 7, unlike the embodiment of FIG. 5, the load does not differ depending on the scan electrodes, so that similar voltage waveforms can be obtained at all scan electrodes G (K).

第８図は、本発明の他の実施例の要部としての、走査
のためのスイッチング回路を示す回路図である。FIG. 8 is a circuit diagram showing a switching circuit for scanning as an essential part of another embodiment of the present invention.

第２図に示したスイッチング回路と異なる点は、第２
図で外付回路で端子Aiに与えた信号を、第８図では、MO
SトランジスタＳ（１）,S（２），…,S（（ｉ＋１）
（ｊ＋１））と端子X1,X2,…,Xi＋１及び端子Y1,Y2,…,
Yj＋１から入力する信号で形成している点にある。The difference from the switching circuit shown in FIG.
In the figure, the signal given to the terminal Ai by the external circuit is
S transistors S (1), S (2), ..., S ((i + 1)
(J + 1)) and terminals X1, X2, ..., Xi + 1 and terminals Y1, Y2 ,.
It is formed by the signal input from Yj + 1.

第９図に、第８図の動作波形例を示す。走査電極Ｇ
（１）,G（２），…,G（mn）のうち、端子X,Y,Bのすべ
てがＨレベルである走査電極が選択される。FIG. 9 shows an example of operation waveforms in FIG. Scanning electrode G
Of (1), G (2), ..., G (mn), the scan electrodes in which all terminals X, Y, B are at H level are selected.

第10図は、本発明の更に他の実施例の要部としての制
御回路と安定化回路の１部を示す回路図である。FIG. 10 is a circuit diagram showing a part of a control circuit and a stabilizing circuit as a main part of still another embodiment of the present invention.

第１図の制御回路３及び第３図の安定化回路２と異な
る点は、第８図に示したそれと同じ端子Y1,Y2,…,Yj＋
１に制御回路のMOSトランジスタＱ′（１）,Q′
（２），…,Q′（ｊ＋１）のゲートを接続し、MOSトラ
ンジスタＱ′（１）,Q′（２），…,Q′（ｊ＋１）の出
力は、第８図において端子Y1,Y2,…,Yj＋１それぞれに
印加される信号に制御される走査電極に接続されている
安定化トランジスタのゲートをまとめて、それに共通に
出力されるようにした点である。例えば、第10図では、
MOSトランジスタＱ′（１）の出力は、走査電極G1,G2,
…,Gi,Gi×（ｊ＋１）＋1,…,Gi×（ｊ＋２），…,G
（ｍ−１）×ｉ×ｊに接続されている安定化トランジス
タＮ（１）,N（２），…,N（ｉ）,N（ｉ×（ｊ＋１）＋
１），…,N（ｉ×（ｊ＋２）），…,N（（ｍ−１）×ｉ
×ｊ）のゲートに接続する。The difference from the control circuit 3 in FIG. 1 and the stabilizing circuit 2 in FIG. 3 is that the same terminals Y1, Y2, ..., Yj + as those shown in FIG.
1 includes MOS transistors Q '(1), Q'of the control circuit
, (2), ..., Q '(j + 1) are connected, and the outputs of the MOS transistors Q' (1), Q '(2), ..., Q' (j + 1) are the terminals Y1, Y2 in FIG. , ..., Yj + 1 are the points in which the gates of the stabilizing transistors connected to the scan electrodes controlled by the signals applied to each of them are collected and commonly output to them. For example, in Figure 10,
The output of the MOS transistor Q '(1) is applied to the scan electrodes G1, G2,
…, Gi, Gi × (j + 1) +1,…, Gi × (j + 2),…, G
Stabilizing transistors N (1), N (2), ..., N (i), N (i × (j + 1) +) connected to (m−1) × i × j
1), ..., N (i * (j + 2)), ..., N ((m-1) * i
Connect to the gate of xj).

第10図の制御回路と安定化回路とにより、第８図のス
イッチング回路の端子Y1,Y2,…,Yj＋１の信号が“L"レ
ベルである走査電極を安定化できる。The control circuit and the stabilizing circuit in FIG. 10 can stabilize the scan electrodes in which the signals at the terminals Y1, Y2, ..., Yj + 1 of the switching circuit in FIG. 8 are at “L” level.

第11図に、第８図のスイッチング回路、第10図の制御
回路及び安定化回路、第１図の制御回路３と安定化回路
（詳しくは第３図に示した安定化回路）２で構成した本
発明の実施例としての走査回路のブロック図を示す。11 is composed of the switching circuit of FIG. 8, the control circuit and stabilizing circuit of FIG. 10, the control circuit 3 of FIG. 1 and the stabilizing circuit (more specifically, the stabilizing circuit shown in FIG. 3) 2. 3 is a block diagram of a scanning circuit as an embodiment of the present invention.

第11図の走査回路では、制御回路及び安定化回路は２
系統ずつ必要になりパネルに内蔵する回路規模は大きく
なるが、｛ｍ＋（ｉ＋１）＋（ｊ＋１）＋３｝個の駆動
端子で（ｍ×ｉ×ｊ）本の走査電極を走査でき、外付駆
動回路とパネルとの接続線数を大幅に低減できる。In the scanning circuit shown in FIG. 11, the control circuit and the stabilizing circuit are 2
Each system is required and the scale of the circuit built in the panel becomes large, but {m + (i + 1) + (j + 1) +3} drive terminals can scan (m × i × j) scan electrodes, and external drive The number of connecting lines between the circuit and the panel can be greatly reduced.

第12図は本発明にかかる走査回路を内蔵した表示パネ
ルを示す説明図である。８は表示パネル、７は本発明に
かかる第１図，第５図，第７図及び第11図のいずれかに
示す走査回路であり、９はアクティブマトリクス方式の
表示部である。FIG. 12 is an explanatory diagram showing a display panel incorporating a scanning circuit according to the present invention. Reference numeral 8 is a display panel, 7 is a scanning circuit shown in any of FIGS. 1, 5, 7, and 11 according to the present invention, and 9 is an active matrix type display section.

第13図は、第12図の表示パネル９を用いた表示装置を
示すブロック図である。11は水平走査回路であり、10は
シフトレジスタ及びラッチ等で構成される走査回路７に
印加する信号を形成する駆動回路、12はクロック源、で
ある。FIG. 13 is a block diagram showing a display device using the display panel 9 of FIG. Reference numeral 11 is a horizontal scanning circuit, 10 is a drive circuit that forms a signal to be applied to the scanning circuit 7 including a shift register and a latch, and 12 is a clock source.

第14図，第15図及び第16図は、本発明にかかる走査回
路７を含む表示装置24を用いた応用例である。FIGS. 14, 15, and 16 are application examples using the display device 24 including the scanning circuit 7 according to the present invention.

第14図はテレビ受像機であり、アンテナ13,チューナI
F回路14,音声処理回路15,原色デコーダ16,同期分離回路
17,ガンマ補正回路18及び表示装置24で構成されてい
る。その動作の説明については通常のテレビと同様のた
め省略する。Fig. 14 shows a TV receiver with an antenna 13 and a tuner I.
F circuit 14, audio processing circuit 15, primary color decoder 16, sync separation circuit
It is composed of a gamma correction circuit 18 and a display device 24. The description of the operation is omitted because it is similar to that of a normal television.

第15図は再生機能をもった装置のディスプレイとして
表示装置24を用いた応用例である。第14図と異なる点
は、アンテナ13で受信したテレビ信号を用いず、再生機
能をもったVTR又はVDPなどの装置からのビデオ信号を用
いる点である。FIG. 15 is an application example in which the display device 24 is used as a display of a device having a reproducing function. 14 is different from FIG. 14 in that a television signal received by the antenna 13 is not used, but a video signal from a device such as a VTR or VDP having a reproducing function is used.

第16図は表示装置24を、ビデオカメラのビューファイ
ンダとして用いた応用例である。20はカメラの制御回
路、21は撮像素子、22は信号処理回路を示しており、入
力する映像信号の切換えをスイッチ23で行なっている。
第16図の実施例の説明は周知のビデオカメラと同様のた
め省略する。FIG. 16 is an application example in which the display device 24 is used as a viewfinder of a video camera. Reference numeral 20 is a control circuit of the camera, 21 is an image sensor, and 22 is a signal processing circuit. A switch 23 is used to switch an input video signal.
The description of the embodiment shown in FIG. 16 is omitted because it is similar to that of a known video camera.

〔発明の効果〕〔The invention's effect〕

本発明によれば、アクティブマトリクス基板と外付駆
動回路間の接続線数を低減させるためのマトリクススイ
ッチをブロック毎に駆動し、かつ、ブロックが非選択的
に走査電極を安定化するトランジスタをもつ方式による
走査回路をアクティブマトリクス基板に内蔵する方式に
おいて、安定化トランジスタの制御信号を内部で形成す
るので外付回路との接続線数が低減できるので、製造上
の歩留り向上の効果がある。さらに、外付駆動回路の規
模縮少もできる。According to the present invention, the matrix switch for reducing the number of connection lines between the active matrix substrate and the external drive circuit is driven for each block, and the block has a transistor that non-selectively stabilizes the scan electrode. In the method in which the scanning circuit according to the method is built in the active matrix substrate, since the control signal of the stabilizing transistor is formed inside, the number of connecting lines with the external circuit can be reduced, and thus the manufacturing yield is improved. Furthermore, the scale of the external drive circuit can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例としての走査回路を一部ブロ
ック図で示した回路図、第1A図は第１図におけるブロッ
ク部分も具体的に示した部分回路図、第２図は第１図に
おけるスイッチング回路の詳細を示す回路図、第３図は
第１図における安定化回路の詳細を示す回路図、第４図
は第１図に示した実施例の動作波形図、第５図は本発明
の他の実施例としての走査回路を示す回路図、第６図は
その動作波形図、第７図は本発明の別の実施例としての
走査回路を示す回路図、第８図は本発明の更に他の実施
例の要部を示す回路図、第９図はその動作波形図、第10
図は本発明の更に別の実施例の要部を示す回路図、第11
図は本発明のなお更に別の実施例を示すブロック図、第
12図は本発明に係る走査回路を採り入れた表示パネルの
説明図、第13図は本発明に係る走査回路を採り入れた表
示装置の説明図、第14図乃至第16図はそれぞれ本発明に
かかる走査回路を採り入れたマトリクス表示装置を使用
する具体的な機器の例を示したブロック図、第17図は走
査回路の従来例を示す回路図、である。 符号の説明 Ｍ（１）,M（２）〜Ｍ（nm）、Ｎ（１）,N（２）〜Ｎ
（mn）、Ｐ（１）,P2）〜Ｐ（ｍ）、Ｑ（１）,Q
（２），〜Ｑ（ｍ）、Ｒ（１）,R（２）〜Ｒ（ｍ）、
Ｐ′（１）,P′（２）〜Ｐ′（ｍ）、Ｑ′（１）,Q′
（２）〜Ｑ′（ｍ）…MOSトランジスタ、Ｇ（１）,G
（２）〜Ｇ（mn）…走査電極FIG. 1 is a circuit diagram partially showing a scanning circuit as an embodiment of the present invention, FIG. 1A is a partial circuit diagram specifically showing the block portion in FIG. 1, and FIG. 1 is a circuit diagram showing details of a switching circuit in FIG. 1, FIG. 3 is a circuit diagram showing details of a stabilizing circuit in FIG. 1, FIG. 4 is an operation waveform diagram of the embodiment shown in FIG. 1, and FIG. 6 is a circuit diagram showing a scanning circuit as another embodiment of the present invention, FIG. 6 is an operation waveform diagram thereof, FIG. 7 is a circuit diagram showing a scanning circuit as another embodiment of the present invention, and FIG. FIG. 9 is a circuit diagram showing an essential part of still another embodiment of the present invention, FIG.
FIG. 11 is a circuit diagram showing an essential part of still another embodiment of the present invention,
FIG. 1 is a block diagram showing still another embodiment of the present invention,
12 is an explanatory view of a display panel incorporating a scanning circuit according to the present invention, FIG. 13 is an explanatory view of a display device incorporating a scanning circuit according to the present invention, and FIGS. 14 to 16 are related to the present invention, respectively. FIG. 17 is a block diagram showing an example of a concrete device using a matrix display device incorporating a scanning circuit, and FIG. 17 is a circuit diagram showing a conventional example of the scanning circuit. Explanation of symbols M (1), M (2) to M (nm), N (1), N (2) to N
(Mn), P (1), P2) to P (m), Q (1), Q
(2), ~ Q (m), R (1), R (2) ~ R (m),
P '(1), P' (2) to P '(m), Q' (1), Q '
(2) to Q '(m) ... MOS transistors, G (1), G
(2) to G (mn) ... Scan electrode

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】横列の走査電極と縦列の信号電極との各交
点にマトリクス状に配置された表示素子を走査するマト
リクス表示装置の走査回路において、 横第１列から第ｎ列までｎ個の走査電極をまとめて第１
ブロックとし、横第〔ｎ×（ｍ−１）＋１〕列から第
（ｎ×ｍ）列の第ｍブロックに至るまで、全表示素子の
走査電極をｍ個のブロックにまとめ、前記各ブロック毎
に、下記（イ）乃至（ニ）の要素を具備して成ることを
特徴とするマトリクス表示装置の走査回路（但しm,nは
それぞれ整数）。 記 （イ）当該ブロックに属するｎ個の走査電極のそれぞれ
に、それぞれのドレインが接続され、それぞれのソース
は全ブロックに共通の第１の選択信号群（A1〜An＋１）
に接続され、それぞれのゲートはまとめて各ブロックに
固有の第２の選択信号Bi（但し ｉ＝１〜ｎ）に接続さ
れた第１群のｎ個のスイッチ用トランジスタ（例えばＭ
（１）〜Ｍ（ｎ））、 （ロ）当該ブロックに属するｎ個の走査電極のそれぞれ
に、それぞれのドレインが接続され、それぞれのソース
は全ブロックに共通の第１の駆動電位V GOFFに接続さ
れ、それぞれのゲートはまとめて各ブロックに固有の制
御信号端子Ci（但しｉ＝１〜ｎ）に接続された第２群の
ｎ個のスイッチ用トランジスタ（例えばＮ（１）〜Ｎ
（ｎ））、 （ハ）当該ブロックに属する前記制御信号端子Ciにその
ドレインが接続され、そのソースは第２の駆動電位V OF
Fに接続され、そのゲートは、当該ブロックより一つ前
のブロックに属した前記第１群のｎ個のスイッチ用トラ
ンジスタ（例えばＭ（１）〜Ｍ（ｎ））の中の最後のト
ランジスタ（例えばＭ（ｎ））のドレインに接続された
第３のトランジスタ（例えばＰ（２））、及び （ニ）当該ブロックに属する前記制御信号端子Ciにその
ソースが接続され、そのドレインは第３の駆動電位V ON
に接続され、そのゲートは、当該ブロックより一つ後の
ブロックに属した前記第１群のｎ個のスイッチ用トラン
ジスタ（例えばＭ（2n＋１）〜Ｍ（3n））の中の最初の
トランジスタ（例えばＭ（2n＋１）のドレインに接続さ
れた第４のトランジスタ（例えばＱ（２））。1. A scanning circuit of a matrix display device for scanning display elements arranged in a matrix at intersections of scanning electrodes in a horizontal row and signal electrodes in a vertical row, wherein n scanning lines are arranged from the first row to the nth row. First of all scanning electrodes
As a block, from the horizontal [n × (m−1) +1] th column to the (n × m) th column to the mth block, the scanning electrodes of all display elements are grouped into m blocks, and each block is In addition, a scanning circuit of a matrix display device (wherein m and n are integers) comprising the following elements (a) to (d). (A) The drains are connected to the n scan electrodes belonging to the block, and the sources are the first selection signal group (A1 to An + 1) common to all the blocks.
And the respective gates are collectively connected to the second selection signal Bi (where i = 1 to n) unique to each block, and the first group of n switching transistors (for example, M
(1) to M (n)), (b) Each drain is connected to each of the n scan electrodes belonging to the block, and each source has a first drive potential V GOFF common to all blocks. The second group of n switching transistors (for example, N (1) to N) are connected to each other and their gates are collectively connected to the control signal terminals Ci (i = 1 to n) unique to each block.
(N)), (c) Its drain is connected to the control signal terminal Ci belonging to the block, and its source is the second drive potential V OF.
It is connected to F, and its gate is the last transistor of the first group of n switching transistors (for example, M (1) to M (n)) belonging to the block one block before the block. For example, the third transistor (for example, P (2)) connected to the drain of M (n), and (d) the source is connected to the control signal terminal Ci belonging to the block, and the drain is the third transistor. Drive potential V ON
The gate of which is the first transistor (eg, M (2n + 1) to M (3n)) of the first group of n switching transistors (eg, M (2n + 1) to M (3n)) belonging to the block one block after the block. A fourth transistor (eg, Q (2)) connected to the drain of M (2n + 1). 【請求項２】横列の走査電極と縦列の信号電極との各交
点にマトリクス状に配置された表示素子を走査するマト
リクス表示装置の走査回路において、 横第１列から第ｎ列までｎ個の走査電極をまとめて第１
ブロックとし、横第〔ｎ×（ｍ−１）＋１〕列から第
（ｎ×ｍ）列の第ｍブロックに至るまで、全表示素子の
走査電極をｍ個のブロックにまとめ、前記各ブロック毎
に、下記（イ）乃至（ヘ）の要素を具備して成ることを
特徴とするマトリクス表示装置の走査回路（但しm,nは
それぞれ整数）。 記 （イ）当該ブロックに属するｎ個の走査電極のそれぞれ
に、それぞれのドレインが接続され、それぞれのソース
は全ブロックに共通の第１の選択信号群（A1〜An＋１）
に接続され、それぞれのゲートはまとめて各ブロックに
固有の第２の選択信号Bi（但し ｉ＝１〜ｎ）に接続さ
れた第１群のｎ個のスイッチ用トランジスタ（例えばＭ
（１）〜Ｍ（ｎ））、 （ロ）当該ブロックに属するｎ個の走査電極のそれぞれ
に、それぞれのドレインが接続され、それぞれのソース
は全ブロックに共通の第１の駆動電位V GOFFに接続さ
れ、それぞれのゲートはまとめて各ブロックに固有の制
御信号端子Ci（但しｉ＝１〜ｎ）に接続された第２群の
ｎ個のスイッチ用トランジスタ（例えばＮ（１）〜Ｎ
（ｎ））、 （ハ）当該ブロックに属する前記制御信号端子Ciにその
ドレインが接続され、そのソースは第２の駆動電位V OF
Fに接続された第３のトランジスタ（例えばＰ
（１））、 （ニ）当該ブロックに属する前記制御信号端子Ciにその
ソースが接続され、そのドレインは第３の駆動電位V ON
に接続された第４のトランジスタ（例えばＱ（１））、 （ホ）そのソースが前記第３のトランジスタ（例えばＰ
（１））のゲートに接続され、そのドレインが前記第１
の選択信号群（A1〜An＋１）の中の一つに接続され、そ
のゲートが当該ブロックより一つ前のブロックに対応す
る第２の選択信号（例えばBm）に接続された第５のトラ
ンジスタ（例えばＲ（１））、及び （ヘ）そのドレインが前記第４のトランジスタ（例えば
Ｑ（１））のゲートに接続され、そのソースが前記第５
のトランジスタ（例えばＲ（１））のドレインに接続さ
れ、そのゲートが当該ブロックより一つ後のブロックに
対応する第２の選択信号（例えばB1）に接続された第６
のトランジスタ（Ｒ′（１））。2. A scanning circuit of a matrix display device for scanning display elements arranged in a matrix at each intersection of a row scanning electrode and a column signal electrode. First of all scanning electrodes
As a block, from the horizontal [n × (m−1) +1] th column to the (n × m) th column to the mth block, the scanning electrodes of all display elements are grouped into m blocks, and each block is In addition, a scanning circuit of a matrix display device characterized by comprising the following elements (a) to (f) (where m and n are integers). (A) The drains are connected to the n scan electrodes belonging to the block, and the sources are the first selection signal group (A1 to An + 1) common to all the blocks.
And the respective gates are collectively connected to the second selection signal Bi (where i = 1 to n) unique to each block, and the first group of n switching transistors (for example, M
(1) to M (n)), (b) Each drain is connected to each of the n scan electrodes belonging to the block, and each source has a first drive potential V GOFF common to all blocks. The second group of n switching transistors (for example, N (1) to N) are connected to each other and their gates are collectively connected to the control signal terminals Ci (i = 1 to n) unique to each block.
(N)), (c) Its drain is connected to the control signal terminal Ci belonging to the block, and its source is the second drive potential V OF.
A third transistor (eg P
(1)), (d) The source is connected to the control signal terminal Ci belonging to the block, and the drain is the third drive potential V ON.
A fourth transistor (eg, Q (1)) connected to (e) the source of which is the third transistor (eg, P (1))
(1)), the drain of which is connected to the first
Of the selection signal group (A1 to An + 1) of which the gate is connected to the second selection signal (for example, Bm) corresponding to the block preceding the block by the fifth transistor (Bm). For example, R (1)) and (f) its drain is connected to the gate of the fourth transistor (eg Q (1)) and its source is the fifth transistor.
Connected to the drain of a second transistor (eg, R (1)), the gate of which is connected to a second selection signal (eg, B1) corresponding to the block immediately after the block.
Transistor (R '(1)). 【請求項３】請求項１又は２に記載のマトリクス表示装
置の走査回路において、前記（イ）における第１の選択
信号群（A1〜An＋１）が、ｉ個ずつからなる複数グルー
プに分割され、各グループ毎に該グループを構成するｉ
個のスイッチ用トランジスタ（例えばＳ（１）〜Ｓ
（ｉ））のドレインから該ｉ個の選択信号が供給され、
前記ｉ個のスイッチ用トランジスタの各ソースは各グル
ープ共通に第３の選択信号（X1〜Xi＋１）に接続され、
前記ｉ個のスイッチ用トランジスタの各ゲートは、各グ
ループ毎にまとめて各グループ対応の固有の第４の選択
信号（Y1〜Yj＋１）に接続されたことを特徴とするマト
リクス表示装置の走査回路（但し、ｉは整数）。3. The scanning circuit of the matrix display device according to claim 1, wherein the first selection signal group (A1 to An + 1) in (a) is divided into a plurality of groups each including i. I for each group
Switching transistors (for example, S (1) to S (S))
The i selection signals are supplied from the drain of (i)),
Sources of the i switching transistors are commonly connected to the third selection signals (X1 to Xi + 1),
Each gate of the i switching transistors is connected to a unique fourth selection signal (Y1 to Yj + 1) corresponding to each group collectively for each group, and a scanning circuit of a matrix display device ( However, i is an integer). 【請求項４】請求項３に記載のマトリクス表示装置の走
査回路において、前記（ロ）に記載の第２群のｎ個のス
イッチ用トランジスタが、前記第４の選択信号（Y1〜Yj
＋１）の各々により制御される走査電極に接続されたス
イッチ用トランジスタから成ることを特徴とするマトリ
クス表示装置の走査回路。4. A scanning circuit of a matrix display device according to claim 3, wherein the n switching transistors of the second group described in (b) above are connected to the fourth selection signal (Y1 to Yj).
A scanning circuit of a matrix display device, comprising a switching transistor connected to a scanning electrode controlled by each of +1). 【請求項５】請求項1,2,3又は４に記載のマトリクス表
示装置の走査回路において、前記各トランジスタが、マ
トリクス表示装置を構成する画像表示部の画素を構成す
るトランジスタと同一のプロセスで形成されることを特
徴とするマトリクス表示装置の走査回路。5. The scanning circuit of a matrix display device according to claim 1, 2, 3 or 4, wherein each transistor is formed in the same process as a transistor forming a pixel of an image display unit forming the matrix display device. A scanning circuit of a matrix display device characterized by being formed.