JP2679617B2 - チャージポンプ回路 - Google Patents
チャージポンプ回路Info
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【0001】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に外部より供給された電圧以上の電圧を定常的に得
る、いわゆるチャージポンプ回路に関する。
特に外部より供給された電圧以上の電圧を定常的に得
る、いわゆるチャージポンプ回路に関する。
【0002】
【従来の技術】従来のチャージポンプ回路は、例えば、
図5に示すような回路構成であった。第一のNチャンネ
ルMOSトランジスタ(以下NMOSと略称する)26
のドレインをVCC1に、ゲート及びソースを内部被昇
圧端子7に、第二のNMOS27のドレインを内部被昇
圧端子7に、ゲート及びソースを出力端子2に接続して
いる。さらに内部被昇圧端子7は、容量素子8を介して
CMOSインバーター9に接続されている。以下にこの
チャージポンプの動作を説明する。CMOSインバータ
ーの入力端子にはクロック信号が入力されるが、クロッ
クの立ち上がり信号で容量素子8が駆動され、内部被昇
圧端子7が容量カップリングによって上昇する。この
時、出力端子2の電位が内部被昇圧端子7の電位よりも
低い場合には、内部被昇圧端子7から第二のNMOS2
7を通して流れる電流によって出力端子2の負荷が充電
される。次に、クロックの立ち下がり波形による容量カ
ップリングによって内部被昇圧端子7の電位が立ち下が
ると、出力負荷の充電によって失われた電荷が第一のN
MOS26によってVCC1から補充される。内部被昇
圧端子7廻りの寄生容量が容量素子8の容量に比べて十
分小さく、負荷を充電する電流量も少ない場合には、内
部被昇圧端子7の電位は電源電圧の2倍から第一のNM
OS26のVT 分差し引いた電位まで上昇する。従って
上記理想的条件においては、出力端子の電位を電源電圧
の2倍の電位から、第一のNMOS26のしきい値電位
VT 、及び第二のNMOS27のしきい値電圧VT を差
し引いた電位まで昇圧できる事になる。なお、第一、第
二のNMOS26、27はいわゆるダイオード接続とな
っているので、内部被昇圧端子7への出力端子2からの
電流の流入は起こらない。実際には、第一、第二のNM
OSのオン抵抗を十分小さくするためにゲート幅を大き
くとるため、MOSトランジスタの拡散容量、ゲート容
量が大きくなる。従って、十分な昇圧効果を得るために
は、容量素子8の容量値を大きくとらなければならず、
さらに、その容量素子を駆動するCMOSインバーター
も大きくとらなければならない。従って、容量素子8の
容量値と内部被昇圧端子7廻りの寄生容量の容量比が悪
化し、実用的に実現できるCMOSチャージポンプの昇
圧電圧は制限される。
図5に示すような回路構成であった。第一のNチャンネ
ルMOSトランジスタ(以下NMOSと略称する)26
のドレインをVCC1に、ゲート及びソースを内部被昇
圧端子7に、第二のNMOS27のドレインを内部被昇
圧端子7に、ゲート及びソースを出力端子2に接続して
いる。さらに内部被昇圧端子7は、容量素子8を介して
CMOSインバーター9に接続されている。以下にこの
チャージポンプの動作を説明する。CMOSインバータ
ーの入力端子にはクロック信号が入力されるが、クロッ
クの立ち上がり信号で容量素子8が駆動され、内部被昇
圧端子7が容量カップリングによって上昇する。この
時、出力端子2の電位が内部被昇圧端子7の電位よりも
低い場合には、内部被昇圧端子7から第二のNMOS2
7を通して流れる電流によって出力端子2の負荷が充電
される。次に、クロックの立ち下がり波形による容量カ
ップリングによって内部被昇圧端子7の電位が立ち下が
ると、出力負荷の充電によって失われた電荷が第一のN
MOS26によってVCC1から補充される。内部被昇
圧端子7廻りの寄生容量が容量素子8の容量に比べて十
分小さく、負荷を充電する電流量も少ない場合には、内
部被昇圧端子7の電位は電源電圧の2倍から第一のNM
OS26のVT 分差し引いた電位まで上昇する。従って
上記理想的条件においては、出力端子の電位を電源電圧
の2倍の電位から、第一のNMOS26のしきい値電位
VT 、及び第二のNMOS27のしきい値電圧VT を差
し引いた電位まで昇圧できる事になる。なお、第一、第
二のNMOS26、27はいわゆるダイオード接続とな
っているので、内部被昇圧端子7への出力端子2からの
電流の流入は起こらない。実際には、第一、第二のNM
OSのオン抵抗を十分小さくするためにゲート幅を大き
くとるため、MOSトランジスタの拡散容量、ゲート容
量が大きくなる。従って、十分な昇圧効果を得るために
は、容量素子8の容量値を大きくとらなければならず、
さらに、その容量素子を駆動するCMOSインバーター
も大きくとらなければならない。従って、容量素子8の
容量値と内部被昇圧端子7廻りの寄生容量の容量比が悪
化し、実用的に実現できるCMOSチャージポンプの昇
圧電圧は制限される。
【0003】
【発明が解決しようとする課題】この従来のチャージポ
ンプ回路は、負荷に接続された負荷が重い場合、すなわ
ち、大きな電流駆動能力を要求される場合には、内部被
昇圧端子から負荷を駆動するMOSトランジスタ、およ
びVCC電源から内部被昇圧端子に電荷を補給するMO
Sトランジスタのオン抵抗を下げるため、大きなゲート
幅を使用しなければならない。しかしながら、内部被昇
圧端子の上昇電圧は、容量素子と、内部被昇圧端子の寄
生容量の比で決定されるため、大きなゲート幅を持つM
OSトランジスタを使用すると、その拡散領域等が大き
くなることにより増加した寄生容量のため、十分な昇圧
が行われなくなる。これを解決するためには容量素子を
大きくとって、前記容量素子と、内部被昇圧端子の寄生
容量の比を小さくしなければならず、チャージポンプの
占有面積が非常に大きくなってしまうという欠点があっ
た。
ンプ回路は、負荷に接続された負荷が重い場合、すなわ
ち、大きな電流駆動能力を要求される場合には、内部被
昇圧端子から負荷を駆動するMOSトランジスタ、およ
びVCC電源から内部被昇圧端子に電荷を補給するMO
Sトランジスタのオン抵抗を下げるため、大きなゲート
幅を使用しなければならない。しかしながら、内部被昇
圧端子の上昇電圧は、容量素子と、内部被昇圧端子の寄
生容量の比で決定されるため、大きなゲート幅を持つM
OSトランジスタを使用すると、その拡散領域等が大き
くなることにより増加した寄生容量のため、十分な昇圧
が行われなくなる。これを解決するためには容量素子を
大きくとって、前記容量素子と、内部被昇圧端子の寄生
容量の比を小さくしなければならず、チャージポンプの
占有面積が非常に大きくなってしまうという欠点があっ
た。
【0004】
【課題を解決するための手段】本発明のチャージポンプ
回路は、内部被昇圧端子から負荷を駆動するトランジス
タ、およびVCC電源から内部被昇圧端子に電荷を補給
するトランジスタにバイポーラトランジスタを使用す
る。
回路は、内部被昇圧端子から負荷を駆動するトランジス
タ、およびVCC電源から内部被昇圧端子に電荷を補給
するトランジスタにバイポーラトランジスタを使用す
る。
【0005】
【実施例】次に本発明について図面を参照して説明す
る。図1は本発明のチャージポンプの実施例の第一の回
路部分を示す回路図である。第一のNPNバイポーラト
ランジスタ(以下NPNバイポーラと略称する)3のコ
レクタをVCC1に、エミッタを内部被昇圧端子7に、
ベースを第一の抵抗素子5を介してVCC1に接続す
る。第2のNPNバイポーラ4のコレクタを内部被昇圧
端子7に、エミッタを出力端子2に、ベースを、第二の
抵抗素子6を介して内部被昇圧端子7に接続している。
また、チャージアップ用の容量素子8をCMOSインバ
ーター9の出力に接続している。このインバーター9は
VCC1とGND10によって電源電圧の供給が行われ
る。インバーター9に供給されるクロック信号が立ち下
がり、インバーター9の出力端子が立ち上がると、容量
カップリングにより、内部被昇圧端子7の電位が上昇す
る。この時の内部被昇圧端子7の昇圧振幅Vpumpは、電
源電圧をVCC、内部被昇圧端子7に付加されるトラン
ジスタ、抵抗、配線等の寄生容量をCpara、容量素子8
の容量値をCpumpとすれば、 Vpump={Cpump/(Cpara+Cpump)}・VCC と表される。従って、CparaがCpumpに比べて小さい事
が効率の良いチャージポンプを設計する基本的条件であ
る。この回路の例ではCpumpを5pFとした。このとき
内部被昇圧端子7に付加される寄生容量は、配線容量を
除くと、NPNバイポーラ7のエミッタ寄生容量、NP
Nバイポーラ3のコレクタ容量、抵抗素子6の寄生容量
であり、エミッタサイズ0.8×6.4μm2のNPNバ
イポーラのコレクタ容量、エミッタ容量はそれぞれ20
fF、40fF程度と十分小さい。
る。図1は本発明のチャージポンプの実施例の第一の回
路部分を示す回路図である。第一のNPNバイポーラト
ランジスタ(以下NPNバイポーラと略称する)3のコ
レクタをVCC1に、エミッタを内部被昇圧端子7に、
ベースを第一の抵抗素子5を介してVCC1に接続す
る。第2のNPNバイポーラ4のコレクタを内部被昇圧
端子7に、エミッタを出力端子2に、ベースを、第二の
抵抗素子6を介して内部被昇圧端子7に接続している。
また、チャージアップ用の容量素子8をCMOSインバ
ーター9の出力に接続している。このインバーター9は
VCC1とGND10によって電源電圧の供給が行われ
る。インバーター9に供給されるクロック信号が立ち下
がり、インバーター9の出力端子が立ち上がると、容量
カップリングにより、内部被昇圧端子7の電位が上昇す
る。この時の内部被昇圧端子7の昇圧振幅Vpumpは、電
源電圧をVCC、内部被昇圧端子7に付加されるトラン
ジスタ、抵抗、配線等の寄生容量をCpara、容量素子8
の容量値をCpumpとすれば、 Vpump={Cpump/(Cpara+Cpump)}・VCC と表される。従って、CparaがCpumpに比べて小さい事
が効率の良いチャージポンプを設計する基本的条件であ
る。この回路の例ではCpumpを5pFとした。このとき
内部被昇圧端子7に付加される寄生容量は、配線容量を
除くと、NPNバイポーラ7のエミッタ寄生容量、NP
Nバイポーラ3のコレクタ容量、抵抗素子6の寄生容量
であり、エミッタサイズ0.8×6.4μm2のNPNバ
イポーラのコレクタ容量、エミッタ容量はそれぞれ20
fF、40fF程度と十分小さい。
【0006】さて、内部被昇圧端子7の電位が出力端子
2の電位より高く昇圧されると、第二のNPNバイポー
ラ4がオンして出力端子2の充電が行われる。この時、
第一のNPNバイポーラ3のベース・エミッタ間が逆バ
イアスされるので、内部被昇圧端子7からVCC1に電
流が逆流する事はない。従って内部被昇圧端子7の電位
が下降する。この下降電位は、出力端子2に供給された
電荷量と容量素子8の容量値でほぼ決定される。
2の電位より高く昇圧されると、第二のNPNバイポー
ラ4がオンして出力端子2の充電が行われる。この時、
第一のNPNバイポーラ3のベース・エミッタ間が逆バ
イアスされるので、内部被昇圧端子7からVCC1に電
流が逆流する事はない。従って内部被昇圧端子7の電位
が下降する。この下降電位は、出力端子2に供給された
電荷量と容量素子8の容量値でほぼ決定される。
【0007】次にクロック信号が立ち上がり、内部被昇
圧端子7の電位が下降すると、第一のNPNバイポーラ
3がオンし、VCC1より、内部被昇圧端子7に電荷が
補充され、内部被昇圧端子7の電位はVCC1からNP
Nバイポーラのベース・エミッタ間順方向電圧(以下V
F と記す)だけ低下した電位に固定される。この時、第
二のNPNバイポーラ4のベース・エミッタ間が逆バイ
アスされるので出力端子2から内部被昇圧端子7に電流
が逆流する事はない。再びクロック信号が立ち下がると
内部被昇圧端子7の電位は、VCC以上に昇圧される。
このような動作を繰り返して、出力端子の電位VOUT を VOUT =VCC−VF +VPUMP−VF =VCC−2VF +{Cpump/(Cpara+Cpump)}・
VCC の電圧まで昇圧できる事になる。CparaがCpumpに比べ
無視できる時は、 VOUT =2(VCC−VF ) となり、チャージポンプとしての昇圧効果を期待できる
最低電源電圧VCCminは、 VCCmin =2VF となる。
圧端子7の電位が下降すると、第一のNPNバイポーラ
3がオンし、VCC1より、内部被昇圧端子7に電荷が
補充され、内部被昇圧端子7の電位はVCC1からNP
Nバイポーラのベース・エミッタ間順方向電圧(以下V
F と記す)だけ低下した電位に固定される。この時、第
二のNPNバイポーラ4のベース・エミッタ間が逆バイ
アスされるので出力端子2から内部被昇圧端子7に電流
が逆流する事はない。再びクロック信号が立ち下がると
内部被昇圧端子7の電位は、VCC以上に昇圧される。
このような動作を繰り返して、出力端子の電位VOUT を VOUT =VCC−VF +VPUMP−VF =VCC−2VF +{Cpump/(Cpara+Cpump)}・
VCC の電圧まで昇圧できる事になる。CparaがCpumpに比べ
無視できる時は、 VOUT =2(VCC−VF ) となり、チャージポンプとしての昇圧効果を期待できる
最低電源電圧VCCminは、 VCCmin =2VF となる。
【0008】負荷が抵抗性負荷であり、チャージポンプ
によって絶えず電流を供給しなければならない時は、第
一、第二のNPNバイポーラ3、4で電荷を補給しなけ
ればならない。本回路においては、第二のNPNバイポ
ーラ4によって、内部被昇圧端子7に蓄積された電荷を
負荷に放電した後、クロック信号が立ち下がり、内部被
昇圧端子7の電位が、1サイクル前の状態よりも100
mV程度下がっただけで、第一のNPNバイポーラ3が
オンし、数mV〜10mA程度のコレクタ電流で内部被
昇圧端子7の電位を回復させる。本発明では、このよう
な効率の良い電荷補給が可能である。
によって絶えず電流を供給しなければならない時は、第
一、第二のNPNバイポーラ3、4で電荷を補給しなけ
ればならない。本回路においては、第二のNPNバイポ
ーラ4によって、内部被昇圧端子7に蓄積された電荷を
負荷に放電した後、クロック信号が立ち下がり、内部被
昇圧端子7の電位が、1サイクル前の状態よりも100
mV程度下がっただけで、第一のNPNバイポーラ3が
オンし、数mV〜10mA程度のコレクタ電流で内部被
昇圧端子7の電位を回復させる。本発明では、このよう
な効率の良い電荷補給が可能である。
【0009】図2に本発明の実施例の第二の回路部分を
示す回路図を示す。この例では、第一の回路部分から第
二のNPNバイポーラを省き、内部被昇圧端子7と出力
端子2の間には第二の抵抗素子13のみを接続すること
が相違点である。
示す回路図を示す。この例では、第一の回路部分から第
二のNPNバイポーラを省き、内部被昇圧端子7と出力
端子2の間には第二の抵抗素子13のみを接続すること
が相違点である。
【0010】NPNバイポーラ11のコレクタがVCC
1に、ベースが抵抗素子12を介してVCC1に接続さ
れ、容量素子8がCMOSインバーター9と内部被昇圧
端子7の間に接続されている。この例では、内部被昇圧
端子7から、出力端子2への電荷補給に対するインピー
ダンスが高いため電流駆動能力は小さいが、出力端子2
と、内部被昇圧端子7の間にPN接合がないため、要求
される電流駆動能力が小さい場合には第一の回路部分よ
りも出力端子の電圧をVF 分高く昇圧する事ができる
という利点を有する。すなわち、この第二の回路部分が
効果を有する最低電源電圧はVF に等しい電圧という
事になる。
1に、ベースが抵抗素子12を介してVCC1に接続さ
れ、容量素子8がCMOSインバーター9と内部被昇圧
端子7の間に接続されている。この例では、内部被昇圧
端子7から、出力端子2への電荷補給に対するインピー
ダンスが高いため電流駆動能力は小さいが、出力端子2
と、内部被昇圧端子7の間にPN接合がないため、要求
される電流駆動能力が小さい場合には第一の回路部分よ
りも出力端子の電圧をVF 分高く昇圧する事ができる
という利点を有する。すなわち、この第二の回路部分が
効果を有する最低電源電圧はVF に等しい電圧という
事になる。
【0011】図3に本発明の実施例を示す回路図を示
す。本実施例では第一の回路部分と第二の回路部分を組
み合わせ、昇圧効果を有する電源電圧が十分低く、しか
も電流駆動能力を確保している。第一のNPNバイポー
ラ14のコレクタをVCC1に、ベースを第一の抵抗素
子17を介してVCC1に、エミッタを第一の内部被昇
圧端子24に接続している。第二のNPNバイポーラ1
5を、コレクタをVCC1に、ベースを抵抗18を介し
て内部被昇圧端子24に、エミッタを内部被昇圧端子2
5に接続している。さらに、第三のNPNバイポーラ1
6を、コレクタを内部被昇圧端子25に、ベースを抵抗
19を介して第二の内部被昇圧端子25に、エミッタを
出力端子2に接続している。また、内部被昇圧端子24
を容量素子20を介してCMOSインバーター22に接
続、第2の内部被昇圧端子25を容量素子21を介して
CMOSインバーター23に接続している。
す。本実施例では第一の回路部分と第二の回路部分を組
み合わせ、昇圧効果を有する電源電圧が十分低く、しか
も電流駆動能力を確保している。第一のNPNバイポー
ラ14のコレクタをVCC1に、ベースを第一の抵抗素
子17を介してVCC1に、エミッタを第一の内部被昇
圧端子24に接続している。第二のNPNバイポーラ1
5を、コレクタをVCC1に、ベースを抵抗18を介し
て内部被昇圧端子24に、エミッタを内部被昇圧端子2
5に接続している。さらに、第三のNPNバイポーラ1
6を、コレクタを内部被昇圧端子25に、ベースを抵抗
19を介して第二の内部被昇圧端子25に、エミッタを
出力端子2に接続している。また、内部被昇圧端子24
を容量素子20を介してCMOSインバーター22に接
続、第2の内部被昇圧端子25を容量素子21を介して
CMOSインバーター23に接続している。
【0012】内部被昇圧端子24は第二のNPNバイポ
ーラのベースだけを駆動すれば良いため、第二の実施例
で示したように内部被昇圧端子24と第二のNPNバイ
ポーラ15のベース間にはPN接合を挿入する必要はな
く、抵抗素子で十分である。従って、内部被昇圧端子2
4、すなわち第二のNPNバイポーラ15のベース端子
は、 2VCC−VF まで昇圧される。内部被昇圧端子24の電位がVCCよ
り上昇した場合に第二のNPNバイポーラ15のベース
・コレクタ間が順方向にバイアスされるが、抵抗18が
内部被昇圧端子24からVCC1に電流が流れるのを阻
止する。次に内部被昇圧端子25は容量素子21とCM
OSインバーター23によって昇圧されるが、前記のよ
うに第二のNPNバイポーラのベース電位がVCCの電
位以上に昇圧されるタイミングがあるので、第二のCM
OSインバーター23に供給されるクロック信号の位相
をCMOSインバーター22に供給されるクロック信号
に対して180度ずらせば内部被昇圧端子25の電位が
下降する時に、第二のNPNバイポーラがオンし、内部
被昇圧端子25の電位がVCCから下降するのを防ぐ。
従って、内部被昇圧端子25のハイレベルは 2VCC まで上昇する。内部被昇圧端子25の電位が出力端子2
の電位よりも上昇すると、第三のNPNバイポーラ16
がオンし、負荷に電荷を供給する。従って出力端子の電
位は、 2VCC−VF に昇圧される事になる。よって、VF の値を0.8Vと
すればVCC=0.9Vまで昇圧効果を有し、負荷駆動
能力も十分確保する事ができる。図4に本実施例の動作
波形をSPICEでシミュレーションした結果を示す。
電源電圧1.5Vで昇圧電位2.1Vを得ている。
ーラのベースだけを駆動すれば良いため、第二の実施例
で示したように内部被昇圧端子24と第二のNPNバイ
ポーラ15のベース間にはPN接合を挿入する必要はな
く、抵抗素子で十分である。従って、内部被昇圧端子2
4、すなわち第二のNPNバイポーラ15のベース端子
は、 2VCC−VF まで昇圧される。内部被昇圧端子24の電位がVCCよ
り上昇した場合に第二のNPNバイポーラ15のベース
・コレクタ間が順方向にバイアスされるが、抵抗18が
内部被昇圧端子24からVCC1に電流が流れるのを阻
止する。次に内部被昇圧端子25は容量素子21とCM
OSインバーター23によって昇圧されるが、前記のよ
うに第二のNPNバイポーラのベース電位がVCCの電
位以上に昇圧されるタイミングがあるので、第二のCM
OSインバーター23に供給されるクロック信号の位相
をCMOSインバーター22に供給されるクロック信号
に対して180度ずらせば内部被昇圧端子25の電位が
下降する時に、第二のNPNバイポーラがオンし、内部
被昇圧端子25の電位がVCCから下降するのを防ぐ。
従って、内部被昇圧端子25のハイレベルは 2VCC まで上昇する。内部被昇圧端子25の電位が出力端子2
の電位よりも上昇すると、第三のNPNバイポーラ16
がオンし、負荷に電荷を供給する。従って出力端子の電
位は、 2VCC−VF に昇圧される事になる。よって、VF の値を0.8Vと
すればVCC=0.9Vまで昇圧効果を有し、負荷駆動
能力も十分確保する事ができる。図4に本実施例の動作
波形をSPICEでシミュレーションした結果を示す。
電源電圧1.5Vで昇圧電位2.1Vを得ている。
【0013】本実施例では、第一の回路部分を後段に、
第二の回路部分を前段に配した二段構成にしているが、
論旨を逸脱しない範囲で様々な構成が考えられる。例え
ば、第一の回路部分を複数段接続し、その次の段に第二
の回路部分を配した多段構成とすることによりさらに昇
圧電位を高くすることができる。
第二の回路部分を前段に配した二段構成にしているが、
論旨を逸脱しない範囲で様々な構成が考えられる。例え
ば、第一の回路部分を複数段接続し、その次の段に第二
の回路部分を配した多段構成とすることによりさらに昇
圧電位を高くすることができる。
【0014】また、すべての実施例を通じバイポーラと
してNPNタイプを使用したが、PNPタイプも使用で
きる事は言うまでもない。
してNPNタイプを使用したが、PNPタイプも使用で
きる事は言うまでもない。
【0015】
【発明の効果】以上説明したように、本発明ではチャー
ジポンプ回路にバイポーラを用い、また、必要に応じて
多段構成とする事で、面積が小さく、低電圧で動作し、
さらに電流駆動能力の高い、効率の良いチャージアンプ
を実現できるという効果を有する。
ジポンプ回路にバイポーラを用い、また、必要に応じて
多段構成とする事で、面積が小さく、低電圧で動作し、
さらに電流駆動能力の高い、効率の良いチャージアンプ
を実現できるという効果を有する。
【図1】本発明の実施例の第一の回路部分のチャージポ
ンプを示す回路図である。
ンプを示す回路図である。
【図2】本発明の実施例の第二の回路部分のチャージポ
ンプを示す回路図である。
ンプを示す回路図である。
【図3】本発明の実施例のチャージポンプを示す回路図
である。
である。
【図4】本発明の実施例のチャージポンプの動作波形図
である。
である。
【図5】従来のチャージポンプの回路図である。
1 高電位側電源(VCC) 2 出力端子 3、14 第一のNPNバイポーラ 4、15 第二のNPNバイポーラ 5、12 第一の抵抗素子 6、13 第二の抵抗素子 7 内部被昇圧端子 8 容量素子 9 CMOSインバーター 10 低電位側電源(GND) 11 NPNバイポーラ 16 第三のNPNバイポーラ 17 第一の抵抗素子 18 第二の抵抗素子 19 第三の抵抗素子 20 第一の容量素子 21 第二の容量素子 22 第一のCMOSインバーター 23 第二のCMOSインバーター 24 第一の内部被昇圧端子 25 第二の内部被昇圧端子 26 第一のNMOS 27 第二のNMOS
Claims (5)
- 【請求項1】規則的に電圧が変化する信号が第一の端子
に入力する第一の容量素子と、エミッタをこの容量素子
の第二の端子に接続し、電流を高電位側電源から供給す
る第一のNPNバイポーラトランジスタと、第一の端子
を前記容量素子の第二の端子に接続した抵抗素子と、ベ
ースを前記抵抗素子の第二の端子に、エミッタを、前記
信号と逆相の信号によって第一の電極が駆動される第二
の容量素子の第二の電極に、コレクタを前記高電位側電
源にそれぞれ接続した第二のNPNバイポーラトランジ
スタと、コレクタを第二の容量素子の第二の端子に接続
し、エミッタを被昇圧出力端子に接続された第三のNP
Nバイポーラトランジスタを有する事を特徴としたチャ
ージポンプ回路。 - 【請求項2】第一のNPNバイポーラトランジスタのベ
ースを、抵抗素子を介して高電位側電源に接続し、第三
のNPNバイポーラトランジスタのベースを、抵抗素子
を介して第二の容量素子の第二の電極に接続した請求項
1のチャージポンプ回路。 - 【請求項3】規則的に電圧が変化する信号が第一の端子
に入力する第一の容量素子と、コレクタをこの容量素子
の第二の端子に接続し、電流を高電位側電源から供給す
る第一のPNPバイポーラトランジスタと、第一の端子
を前記容量素子の第二の端子に接続した抵抗素子と、ベ
ースを前記抵抗素子の第二の端子に、エミッタを、前記
信号と逆相の信号によって第一の電極が駆動される第二
の容量素子の第二の電極に、コレクタを前記高電位側電
源にそれぞれ接続した第一のNPNバイポーラトランジ
スタと、エミッタを第二の容量素子の第二の端子に接続
し、コレクタを被昇圧出力端子に接続された第二のPN
Pバイポーラトランジスタを有する事を特徴としたチャ
ージポンプ回路。 - 【請求項4】第一のPNPバイポーラトランジスタのベ
ースを、抵抗素子を介して第一の容量素子の第二の電極
に接続し、第二のPNPバイポーラトランジスタのベー
スを、抵抗素子を介して被昇圧出力端子に接続した請求
項3のチャージポンプ回路。 - 【請求項5】規則的に電圧が変化する信号はクロック信
号である請求項1,2,3または4に記載のチャージポ
ンプ回路。
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