JP2679391B2 - Horizontal sync signal generator - Google Patents
Horizontal sync signal generatorInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテレビジョン信号の水平同期信号発生回路に
関し、特にVTR装置のサーボ制御回路に内蔵し、特殊再
生時の疑似垂直同期信号に水平同期信号を重畳する目的
に好適な水平同期信号発生回路に関する。The present invention relates to a horizontal synchronizing signal generating circuit for television signals, and more particularly to a horizontal synchronizing signal generating circuit for a television signal, which is incorporated in a servo control circuit of a VTR device and horizontally synchronized with a pseudo vertical synchronizing signal during special reproduction. The present invention relates to a horizontal synchronizing signal generating circuit suitable for the purpose of superimposing signals.
従来の水平同期信号発生回路はテレビジョン受像機に
用いられるAFC(自動周波数制御)回路が代表的なもの
である。この原理は複合同期信号を微分した信号と、水
平同期信号発生回路の出力とを位相比較し、比較結果の
積分値で水平同期信号発生回路の周波数を調整するとい
うものである。複合同期信号にはインパルス状の雑音が
大量に含まれているため、積分によりノイズを吸収する
とともに、位相ロックループ構成とすることで雑音によ
って同期が外れることを防ぐようになっている。The conventional horizontal sync signal generation circuit is typically an AFC (automatic frequency control) circuit used in a television receiver. The principle is to compare the phase of the signal obtained by differentiating the composite synchronizing signal and the output of the horizontal synchronizing signal generating circuit, and adjust the frequency of the horizontal synchronizing signal generating circuit by the integrated value of the comparison result. Since a large amount of impulse-like noise is included in the composite synchronizing signal, the noise is absorbed by integration, and the phase-locked loop configuration prevents loss of synchronization due to noise.
AFC回路は積分回路,位相弁別回路,発振回路などの
アナログ回路で構成されており、集積化には適していな
い。The AFC circuit is composed of analog circuits such as an integration circuit, phase discrimination circuit, and oscillation circuit, and is not suitable for integration.
一方VTRのサーボ制御回路に水平同期信号発生回路を
内蔵する場合があり、テレビジョン受像機に用いられて
いるものと同様のものが使用されている。VTRの応用で
は垂直同期信号は重要な役割りを果たすが、水平同期信
号は特殊再生(スローモーションなど)のときに補助的
に用いられるだけである。すなわちビデオテープのテー
プ送り速度を標準再生時と異なる速度にしたとき、テレ
ビジョン受像機の同期が乱れないようにするためVTRの
サーボ制御回路から疑似同期信号を出力する場合にのみ
用いられる。この応用では水平同期信号は疑似垂直同期
信号の期間(垂直同期信号の後、数ライン)でのみ出力
すればよいのでAFC回路のように常に水平同期信号の同
期がとれている回路を使用するのは過剰な仕様であり無
駄である。近年VTRのサーボ制御回路はディジタル化,1
チップ化の傾向にある。ディジタル集積回路にAFC回路
のようなアナログ回路を内蔵するのは技術的な困難を伴
うし、集積度が低下しチップサイズが増大するため価格
が上昇してしまう。On the other hand, the VTR servo control circuit may include a horizontal synchronizing signal generation circuit, and the same one as that used in a television receiver is used. The vertical sync signal plays an important role in VTR applications, but the horizontal sync signal is only used as a supplement during special playback (such as slow motion). That is, it is used only when a pseudo sync signal is output from the servo control circuit of the VTR so that the synchronization of the television receiver is not disturbed when the tape feed speed of the video tape is set to a speed different from the standard playback speed. In this application, the horizontal sync signal only needs to be output during the period of the pseudo vertical sync signal (several lines after the vertical sync signal), so use a circuit that keeps the horizontal sync signal synchronized, such as the AFC circuit. Is an excessive specification and is useless. Recent VTR servo control circuit is digitized, 1
There is a tendency for chips. It is technically difficult to embed an analog circuit such as an AFC circuit in a digital integrated circuit, and the price increases because the degree of integration is reduced and the chip size is increased.
従来の水平同期信号発生回路は入力複合同期信号に常
に同期させるために積分回路,位相弁別回路など多くの
アナログ回路を組み合せた構成となっていた。従ってVT
Rのサーボ制御回路に内蔵し、集積化しようとすると、
技術的に困難、チップサイズが増大するなどの問題があ
った。The conventional horizontal sync signal generation circuit has a structure in which many analog circuits such as an integration circuit and a phase discrimination circuit are combined in order to always synchronize with the input composite sync signal. Therefore VT
Built into the R servo control circuit and trying to integrate it,
There were problems such as technical difficulties and an increase in chip size.
本発明のテレビジョン信号の水平同期信号発生回路
は、複合同期信号を入力して所定時間遅延した垂直同期
信号を出力する垂直同期信号分離回路と、水平同期信号
を発生するタイマ回路と、垂直同期信号の前縁または後
縁を検出するエッジ検出回路と、タイマ回路を初期化す
る初期化回路とを備えている。A horizontal synchronizing signal generating circuit for a television signal according to the present invention includes a vertical synchronizing signal separating circuit that inputs a composite synchronizing signal and outputs a vertical synchronizing signal delayed by a predetermined time, a timer circuit that generates a horizontal synchronizing signal, and a vertical synchronizing signal. An edge detection circuit that detects the leading edge or the trailing edge of the signal and an initialization circuit that initializes the timer circuit are provided.
複合同期信号から垂直同期信号を分離し、分離後の垂
直同期信号に水平同期信号発生回路を同期化させる。複
合同期信号に含まれるインパルス状の雑音は垂直同期信
号分離回路で除去されるため、水平同期信号発生回路は
単純なタイマ回路とし垂直同期信号でタイマ回路を初期
化する方法で水平同期信号を同期化させる。タイマ回路
は集積化に適しており、VTRのサーボ制御回路に容易に
内蔵することができる。また垂直同期信号分離回路な
ど、VTRのサーボ制御回路に既に内蔵している回路を活
用して構成するので、水平同期信号発生回路を小規模の
ハードウェアで構成できる。A vertical sync signal is separated from the composite sync signal, and the horizontal sync signal generating circuit is synchronized with the separated vertical sync signal. Since the impulse-like noise included in the composite sync signal is removed by the vertical sync signal separation circuit, the horizontal sync signal generator circuit uses a simple timer circuit to synchronize the horizontal sync signal by the method of initializing the timer circuit with the vertical sync signal. Turn into The timer circuit is suitable for integration and can be easily incorporated in the VTR servo control circuit. In addition, the vertical sync signal separation circuit and other circuits that are already built into the VTR servo control circuit are used for configuration, so the horizontal sync signal generation circuit can be configured with small-scale hardware.
以下、図面により本発明を詳述する。 Hereinafter, the present invention will be described in detail with reference to the drawings.
第1図は本発明の1実施例のブロック図である。テレ
ビジョン方式はNTSC方式とする。複合同期信号1は複合
同期信号を入力する信号線である。垂直同期信号分離回
路2は複合同期信号から15[μS]遅延した垂直同期信
号を作成し垂直同期信号線3に出力する。垂直同期信号
線3は垂直同期信号を伝送する。エッジ検出回路4は垂
直同期信号の立上がりエッジを検出して同期化パルスを
作成し、同期化パルス信号線5に出力する。同期化パル
ス信号線5は、同期化パルスを伝送する。初期化回路6
は同期化パルスが入来した時刻にタイマ回路7をカウン
ト値「30」の状態を初期化する。ここで「30」は垂直同
期信号分離回路2の遅延時間15[μS]を、タイマ回路
7のカウントクロック周期0.5[μS]で除した値であ
る。タイマ回路7は周期0.5[μS]のカウントクロッ
クをアップカウントし、カウント値が「126」になると
自身を「0」にクリアするとともに水平同期信号を水平
同期信号線8に出力する。タイマ回路7はカウントクロ
ック発生回路と7ビットのカウント回路で構成してお
り、127以下の任意のカウント値に初期化できる。水平
同期信号線8は水平同期信号を出力する信号線である。FIG. 1 is a block diagram of one embodiment of the present invention. Television system shall be NTSC system. The composite sync signal 1 is a signal line for inputting the composite sync signal. The vertical synchronizing signal separation circuit 2 creates a vertical synchronizing signal delayed by 15 [μS] from the composite synchronizing signal and outputs it to the vertical synchronizing signal line 3. The vertical synchronizing signal line 3 transmits a vertical synchronizing signal. The edge detection circuit 4 detects the rising edge of the vertical synchronizing signal, creates a synchronizing pulse, and outputs it to the synchronizing pulse signal line 5. The synchronization pulse signal line 5 transmits a synchronization pulse. Initialization circuit 6
Resets the timer circuit 7 to the state of the count value "30" at the time when the synchronizing pulse comes in. Here, “30” is a value obtained by dividing the delay time 15 [μS] of the vertical synchronizing signal separation circuit 2 by the count clock cycle 0.5 [μS] of the timer circuit 7. The timer circuit 7 counts up a count clock having a cycle of 0.5 [μS], and when the count value reaches “126”, clears itself to “0” and outputs a horizontal synchronizing signal to the horizontal synchronizing signal line 8. The timer circuit 7 is composed of a count clock generation circuit and a 7-bit count circuit, and can be initialized to an arbitrary count value of 127 or less. The horizontal synchronizing signal line 8 is a signal line for outputting a horizontal synchronizing signal.
次に第2図のタイミング図を参照して動作を説明す
る。第2図は垂直同期信号より前の水平同期信号の同期
がずれている場合の例である。Next, the operation will be described with reference to the timing chart of FIG. FIG. 2 shows an example of a case where the horizontal synchronizing signal preceding the vertical synchronizing signal is out of synchronization.
垂直同期信号より前の期間ではタイマ回路7は周期0.
5[μS]のカウントクロックを「0」から「126」まで
カウントし「0」のときに水平同期信号を出力してい
る。従って水平同期信号線8には(126−0+1)×0.5
=63.5[μS]=1H(H:水平掃引時間)ごとにパルス信
号を出力している。このパルス信号は、一般的には複合
同期信号に同期していない(偶然同期していることはあ
り得る)。複合同期信号が垂直同期信号の期間になる
と、垂直同期信号分離回路2は複合同期信号から15[μ
S]遅延した垂直同期信号を生成し、垂直同期信号線8
に出力する。エッジ検出回路8は垂直同期信号の前縁の
時刻に同期化パルスを発生し、同期化パルス信号線5に
出力する。従って複合同期信号の垂直同期パルスの前縁
からt1=15[μS]だけ遅延した時刻に、タイマ回路7
をカウント値「30」に初期化する。タイマ回路7はこの
後t2=(126−30+1)×0.5=48.5[μS]だけカウン
トしたところでカウント値が「126」となるので、水平
同期信号線8にパルスP1を出力する。従ってパルスP1を
出力する時刻は、複合同期信号の垂直同期パルスの前縁
からt1+t2=15+48.5=63.5[μS]=1Hの時刻であ
る。従ってパルスP1は複合同期信号の水平同期パルス
(2つめの切り込みパルス)に同期している。複合同期
信号にはインパルス状の雑音が大量に含まれているが垂
直同期信号分離回路2で除去されるので、水平同期信号
を発生するタイマ回路7は従来例のように雑音で同期が
乱れにくい回路構成にする必要はない。パルスP1の後6
3.5[μS]=1HごとにパルスP2,P3,P4を,…を順次水
平同期信号線8に出力する。パルスP1が複合同期信号の
水平同期パルスに同期しているから、パルスP2,P3,…も
水平同期パルスに同期しており、正しい水平同期信号を
出力することができる。In the period before the vertical synchronizing signal, the timer circuit 7 has a cycle of 0.
The count clock of 5 [μS] is counted from “0” to “126”, and when it is “0”, the horizontal synchronizing signal is output. Therefore, the horizontal sync signal line 8 has (126-0 + 1) × 0.5
A pulse signal is output every = 63.5 [μS] = 1H (H: horizontal sweep time). This pulse signal is generally not synchronized with the composite sync signal (it may be accidentally synchronized). When the composite sync signal is in the period of the vertical sync signal, the vertical sync signal separation circuit 2 outputs 15 [μ
S] The delayed vertical synchronizing signal is generated and the vertical synchronizing signal line 8
Output to The edge detection circuit 8 generates a synchronization pulse at the time of the leading edge of the vertical synchronization signal and outputs it to the synchronization pulse signal line 5. Therefore, at the time delayed by t1 = 15 [μS] from the leading edge of the vertical synchronizing pulse of the composite synchronizing signal, the timer circuit 7
Is initialized to the count value "30". After that, the timer circuit 7 outputs a pulse P1 to the horizontal synchronizing signal line 8 because the count value becomes “126” when counting t2 = (126−30 + 1) × 0.5 = 48.5 [μS]. Therefore, the time at which the pulse P1 is output is the time t1 + t2 = 15 + 48.5 = 63.5 [μS] = 1H from the leading edge of the vertical sync pulse of the composite sync signal. Therefore, the pulse P1 is synchronized with the horizontal sync pulse (second cut pulse) of the composite sync signal. The composite sync signal contains a large amount of impulse-like noise, but since it is removed by the vertical sync signal separation circuit 2, the timer circuit 7 that generates the horizontal sync signal is less likely to be out of sync with noise as in the conventional example. It is not necessary to have a circuit configuration. After pulse P1 6
Pulses P2, P3, P4, ... Are sequentially output to the horizontal synchronizing signal line 8 every 3.5 [μS] = 1H. Since the pulse P1 is synchronized with the horizontal synchronizing pulse of the composite synchronizing signal, the pulses P2, P3, ... Are also synchronized with the horizontal synchronizing pulse, and a correct horizontal synchronizing signal can be output.
ここで、タイマ回路7の初期化を垂直同期信号の前縁
でのみ行っているため、複合同期信号の周波数に誤差が
ある場合は、垂直同期信号から遠く離れた時刻では水平
同期信号の同期がずれるが問題ない。なぜならばVTRの
サーボ制御回路で水平同期信号を使用するのは疑似垂直
同期信号を出力するときだけで、疑似垂直同期信号は垂
直同期信号の後数H(H:水平掃引時間)しか出力しない
からである。たとえば複合同期信号の周波数が1[%]
ずれている場合で、疑似垂直同期信号を6Hだけ出力する
とすれば、6Hの間に水平同期信号の同期が1[%]×6
=6[%]ずれるだけであり、テレビジョン受像機の同
期を乱すほどのずれではない。Here, since the timer circuit 7 is initialized only at the leading edge of the vertical synchronizing signal, if there is an error in the frequency of the composite synchronizing signal, the horizontal synchronizing signal is not synchronized at a time far from the vertical synchronizing signal. There is no problem even if it shifts. This is because the VTR servo control circuit uses the horizontal sync signal only when outputting the pseudo vertical sync signal, and the pseudo vertical sync signal outputs only a few H (H: horizontal sweep time) after the vertical sync signal. Is. For example, the frequency of the composite sync signal is 1 [%]
If only the pseudo vertical sync signal is output for 6H even if there is a shift, the horizontal sync signal will be synchronized by 1 [%] × 6 during 6H.
= 6 [%], which is not so great as to disturb the synchronization of the television receiver.
以上述べたように、本実施例で水平同期信号を発生す
ることができる。なお、本実施例は水平同期信号発生回
路だけを説明したが、実際には本実施例の回路をVTRの
サーボ制御回路に内蔵するので、極めて小規模のハード
ウェアで水平同期信号発生回路を構成できる。すなわち
第1図において、垂直同期信号発生回路2はサーボ制御
回路にもともと内蔵しており、新たに内蔵する必要はな
い。また、タイマ回路7は周期0.5[μS]のカウント
クロック発生回路と7ビットカウンタ回路で構成してい
るが、カウントクロックをサーボ制御回路の動作クロッ
クと兼用するようにすれば7ビットカウンタ回路だけで
構成できる。(実際サーボ制御回路の動作クロックは0.
5[μS]程度のものが多用されている。)初期化回路
6,エッジ検出回路4はともに簡単な論理回路である。結
局、本実施例の回路をVTRのサーボ制御回路に内蔵する
には、7ビットカウンタと小規模の論理回路を内蔵すれ
ばよい。これらの回路は規模が小さいだけでなく、時定
数回路のようなアナログ要素を含んでいないため、サー
ボ制御回路とともに集積化し、小型,安価に実現でき
る。As described above, the horizontal synchronizing signal can be generated in this embodiment. Although only the horizontal synchronizing signal generating circuit has been described in the present embodiment, since the circuit of the present embodiment is actually incorporated in the VTR servo control circuit, the horizontal synchronizing signal generating circuit is configured with extremely small hardware. it can. That is, in FIG. 1, the vertical synchronizing signal generating circuit 2 is originally built in the servo control circuit and does not need to be newly built. The timer circuit 7 is composed of a count clock generation circuit with a period of 0.5 [μS] and a 7-bit counter circuit. However, if the count clock is also used as the operation clock of the servo control circuit, only the 7-bit counter circuit is used. Can be configured. (Actual clock of servo control circuit is 0.
The thing of about 5 [μS] is often used. ) Initialization circuit
6. The edge detection circuit 4 is a simple logic circuit. After all, in order to incorporate the circuit of this embodiment into the VTR servo control circuit, a 7-bit counter and a small-scale logic circuit may be incorporated. Since these circuits are not only small in scale but also do not include analog elements such as a time constant circuit, they can be integrated with a servo control circuit, and can be realized in small size and at low cost.
NTSC方式のテレビジョン信号では最初のフィールドで
は垂直同期信号の前縁が水平同期信号に同期している
が、次のフィールドでは垂直同期信号の前縁は水平同期
信号ではなく、水平同期信号の等価パルスに同期してい
る。従ってフィールドによらず水平同期信号が厳密に同
期している必要がある場合は第1の実施例では不十分で
あり、この点を改良したものを第2の実施例と示す。In the NTSC system television signal, the leading edge of the vertical sync signal is synchronized with the horizontal sync signal in the first field, but in the next field, the leading edge of the vertical sync signal is not the horizontal sync signal, but the equivalent of the horizontal sync signal. It is synchronized with the pulse. Therefore, the first embodiment is not sufficient when the horizontal synchronizing signal must be exactly synchronized regardless of the field, and a second embodiment is an improvement on this point.
第3図は本第2の実施例のブロック図である。 FIG. 3 is a block diagram of the second embodiment.
複合同期信号線1,垂直同期信号分離回路2,垂直同期信
号線3,エッジ検出回路4,同期化パルス信号線5,タイマ回
路7,水平同期信号線8の各要素は第1の実施例と同じで
ある。Each element of the composite synchronizing signal line 1, the vertical synchronizing signal separating circuit 2, the vertical synchronizing signal line 3, the edge detecting circuit 4, the synchronizing pulse signal line 5, the timer circuit 7, and the horizontal synchronizing signal line 8 is the same as that of the first embodiment. Is the same.
フィールド判定回路101は複合同期信号のフィールド
を判定し、判定結果が最初のフィールドであればロウレ
ベル、次のフィールドであればハイレベルをフィールド
信号線102に出力する。The field determination circuit 101 determines the field of the composite sync signal and outputs a low level to the field signal line 102 if the determination result is the first field and a high level if it is the next field.
フィールド信号線102はフィールド判定結果を伝送す
る。The field signal line 102 transmits the field determination result.
初期化回路103は、選択回路104を含むブロックで、同
期化パルスによりタイマ回路7をカウント値[30」又は
「94」に初期化する。ここで「30」は第1の実施例と同
じ方法で計算した値である。「94」は垂直同期信号分離
回路の遅延時間15[μS]に水平同期信号の周期の1/2
の時間31.8[μS]を加算した時間46.8[μS]を、タ
イマ回路7のカウントクロック0.5[μS]で除した値
である。The initialization circuit 103 is a block including the selection circuit 104 and initializes the timer circuit 7 to the count value [30] or [94] by the synchronization pulse. Here, "30" is a value calculated by the same method as in the first embodiment. "94" is 1/2 of the horizontal sync signal period when the vertical sync signal separation circuit delay time is 15 [μS].
This is a value obtained by dividing the time 46.8 [μS] obtained by adding the time 31.8 [μS] of the above by the count clock 0.5 [μS] of the timer circuit 7.
選択回路104はタイマ回路7を初期化する値を選択す
る回路で、フィールド信号選102がロウレベルのときは
定数「30」を選択し、ハイレベルのときは定数「94」を
選択する。The selection circuit 104 is a circuit for selecting a value for initializing the timer circuit 7. When the field signal selection 102 is low level, the constant "30" is selected, and when it is high level, the constant "94" is selected.
次に動作を説明する。 Next, the operation will be described.
複合同期信号が最初のフィールドのときは、フィール
ド判定回路101は、フィールド信号線102にロウレベルを
出力する。従って、選択回路104は定数「30」を選択し
ているので第1の実施例と同じ動作となる。すなわち垂
直同期信号の前縁時刻にタイマ回路7をカウント値「3
0」に初期化することにより水平同期信号を同期化す
る。When the composite sync signal is the first field, the field determination circuit 101 outputs a low level to the field signal line 102. Therefore, since the selection circuit 104 selects the constant "30", the operation is the same as that of the first embodiment. That is, the timer circuit 7 sets the count value "3" at the leading edge time of the vertical synchronizing signal.
The horizontal sync signal is synchronized by initializing to "0".
複合同期信号が次のフィールドのときの動作を、第4
図のタイミング図により説明する。The operation when the composite sync signal is in the next field is
This will be described with reference to the timing chart in the figure.
フィールド判定回路101はフィールド信号線102にハイ
レベルを出力する。複合同期信号の垂直同期パルスの前
縁からt1=15[μS]だけ遅延した時刻に同期化パルス
が発生し、このときフィールド信号線102がハイレベル
であるため、タイマ回路7をカウント値「94」に初期化
する。タイマ回路7はこの後t2=(126−94+1)×0.5
=16.5[μS]だけカウントしたところでカウント値が
「126」となるので、水平同期信号線8にパルスP1を出
力する。従ってパルスP1を出力する時刻は、複合同期信
号の垂直同期パルスの前縁からt1+t2=15+16.5=31.5
[μS]=1/2Hの時刻である。従ってパルスP1は複合同
期信号の水平同期パルス(1つめの切り込みパルス)に
同期している。第1の実施例と同様に、パルスP2,P3,…
も水平同期パルスに同期している。The field determination circuit 101 outputs a high level to the field signal line 102. A synchronizing pulse is generated at a time delayed by t1 = 15 [μS] from the leading edge of the vertical synchronizing pulse of the composite synchronizing signal. At this time, the field signal line 102 is at the high level. Initialize to ". After that, the timer circuit 7 is t2 = (126−94 + 1) × 0.5.
Since the count value becomes "126" when only = 16.5 [μS] is counted, the pulse P1 is output to the horizontal synchronizing signal line 8. Therefore, the time to output the pulse P1 is t1 + t2 = 15 + 16.5 = 31.5 from the leading edge of the vertical sync pulse of the composite sync signal.
[ΜS] = 1 / 2H. Therefore, the pulse P1 is synchronized with the horizontal sync pulse (first cut pulse) of the composite sync signal. Similar to the first embodiment, the pulses P2, P3, ...
Is also synchronized with the horizontal sync pulse.
本実施例では、フィールドによらず正しく同期した水
平同期信号を得ることができる利点がある フィールド判定回路101は多くの場合VTRのサーボ制御
回路に既に内蔵されているから、第1の実施例に比べる
と初期化回路6を初期化回路103に変更するだけで本実
施例が実現できる。In the present embodiment, the field determination circuit 101, which has the advantage of being able to obtain a horizontal synchronization signal that is correctly synchronized regardless of the field, is often already incorporated in the servo control circuit of the VTR. In comparison, the present embodiment can be realized only by changing the initialization circuit 6 to the initialization circuit 103.
以上説明したように本発明はVTRのサーボ制御回路に
内蔵するハードウェアを有効利用して水平同期信号発生
回路を構成するので小規模なハードウェアの追加で実現
できる。また追加ハードウェアは集積化に適しており、
水平同期信号発生回路を小形,安価に実現できる。As described above, since the present invention configures the horizontal synchronizing signal generating circuit by effectively utilizing the hardware built in the servo control circuit of the VTR, it can be realized by adding a small amount of hardware. Also the additional hardware is suitable for integration,
The horizontal synchronizing signal generation circuit can be made small and inexpensive.
第1図は本発明の第1実施例のブロック図、第2図は本
発明の第1実施例の動作タイミング図、第3図は本発明
の第2実施例のブロック図、第4図は本発明の第2実施
例の動作タイミング図である。 1……複合同期信号線、2……垂直同期信号分離回路、
3……垂直同期信号線、4……エッジ検出回路、5……
同期化パルス信号線、6……初期化回路、7……タイマ
回路、8……水平同期信号線、101……フィールド判定
回路、102……フィールド信号線、103……初期化回路、
104……選択回路。FIG. 1 is a block diagram of the first embodiment of the present invention, FIG. 2 is an operation timing chart of the first embodiment of the present invention, FIG. 3 is a block diagram of the second embodiment of the present invention, and FIG. FIG. 7 is an operation timing chart of the second embodiment of the present invention. 1 ... Composite sync signal line, 2 ... vertical sync signal separation circuit,
3 ... Vertical sync signal line, 4 ... Edge detection circuit, 5 ...
Synchronized pulse signal line, 6 ... Initialization circuit, 7 ... Timer circuit, 8 ... Horizontal synchronization signal line, 101 ... Field determination circuit, 102 ... Field signal line, 103 ... Initialization circuit,
104 …… Selection circuit.
Claims (2)
る複合同期信号を受け、前記複合同期信号の垂直同期信
号に対し所定時間遅延した分離垂直同期信号を発生する
垂直同期信号分離回路と、テレビジョン信号の技術規準
にて定められた水平同期信号の周期と同一であって一定
周期のパルス信号を発生するタイマ回路と、前記分離垂
直同期信号の前縁または後縁を検出し同期化パルスを発
生するエッジ検出回路と、前記同期化パルスに応答して
前記タイマ回路を前記所定時間から定まる特定値に初期
化する初期化回路とを含む水平同期信号発生回路。1. A vertical sync signal separation circuit for receiving a composite sync signal included in a reproduced video signal during special reproduction and generating a separated vertical sync signal delayed by a predetermined time from the vertical sync signal of the composite sync signal. A timer circuit for generating a pulse signal having a constant period which is the same as the period of the horizontal synchronizing signal defined by the technical standard of the television signal, and the leading edge or the trailing edge of the separated vertical synchronizing signal is detected and synchronized. A horizontal synchronization signal generation circuit including an edge detection circuit that generates a pulse, and an initialization circuit that responds to the synchronization pulse and initializes the timer circuit to a specific value determined from the predetermined time.
のフィールドとを判定するフィールド判定回路をさらに
備え、前記初期化回路は、前記所定時間に比例する第1
の特定値と、前記所定時間にテレビジョン信号の技術規
準にて定められた水平同期信号の周期の2分の1の時間
を加算した時間に比例する第2の特定値とのいずれか一
方を、前記特定値として、前記フィールド判定回路の判
定結果に応じて選択する選択回路を含む請求項1記載の
水平同期信号発生回路。2. A field determination circuit for determining a first field and a next field of the composite synchronizing signal, further comprising a field determination circuit, wherein the initialization circuit is a first field proportional to the predetermined time.
And a second specific value proportional to the time obtained by adding a half of the period of the horizontal synchronizing signal defined by the technical standard of the television signal to the predetermined time. 2. The horizontal synchronization signal generation circuit according to claim 1, further comprising a selection circuit that selects the specific value according to a determination result of the field determination circuit.
Priority Applications (1)
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