JP2678060B2 - Frame bit addition method when returning data - Google Patents

Description

【発明の詳細な説明】 〔目 次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概 要〕 ホストコンピュータや端末装置等から入力されたフレ
ームの装置内折り返しを行う場合に、回線側に固定デー
タを含むフレームを送出するようにしたデータ折り返し
時のフレームビット付加方式に関し、 伝送データに応じてフレームビットが変化する場合に
対応することを目的とし、 データ折り返し時に、伝送データとフレームビットを
含むフレームを装置側に折り返すと共に、このフレーム
を回線側に出力する折り返し手段と、データ折り返し時
に、回線側に送出するフレーム内の伝送データに対応し
た固定データを作成して出力する固定データ作成手段
と、固定データに対応したフレームビットを作成して出
力するフレームビット作成手段と、折り返し手段と固定
データ作成手段とフレームビット作成手段の各出力をビ
ット単位で選択して、固定データを含むフレームを作成
して回線側に出力する選択手段とを備えるように構成す
る。Detailed Description of the Invention [Table of Contents] Outline Industrial Application Field of the Invention Conventional Problems to be Solved by the Invention Means for Solving the Problems Action Example Effect of the Invention [Summary] Host computer, terminal device, etc. Regarding the frame bit addition method at the time of data loopback, in which a frame containing fixed data is sent to the line side when the frame input from the device is looped back within the device, when the frame bit changes according to the transmission data For the purpose of responding, at the time of data loopback, the frame including the transmission data and the frame bit is looped back to the device side, and the loopback means for outputting this frame to the line side and the frame sent to the line side at the time of data loopback Fixed data creation means that creates and outputs fixed data corresponding to transmission data, and supports fixed data The frame bit creating means for creating and outputting the frame bit, the loopback means, the fixed data creating means, and the output of the frame bit creating means are selected bit by bit to create a frame containing the fixed data and send it to the line side. And a selecting means for outputting.

〔産業上の利用分野〕[Industrial applications]

本発明は、ホストコンピュータや端末装置等から入力
されたフレームの装置内折り返しを行う場合に、回線側
に固定データを含むフレームを送出するようにしたデー
タ折り返し時のフレームビット付加方式に関するもので
ある。The present invention relates to a frame bit addition method at the time of data return so that a frame containing fixed data is transmitted to the line side when the frame input from a host computer or a terminal device is returned inside the device. .

〔従来の技術〕[Conventional technology]

伝送路あるいは伝送路上の装置に障害が発生したとき
に、障害発生場所を特定するための方法に折り返し試験
がある。When a failure occurs in a transmission path or a device on the transmission path, a loopback test is a method for identifying the location of the failure.

第９図に、多重装置を介してデータ伝送を行う通信シ
ステムの構成を示す。図において、811はホストコンピ
ュータを、821,831は多重装置を、841は端末装置をそれ
ぞれ示している。FIG. 9 shows the configuration of a communication system that performs data transmission via a multiplexer. In the figure, 811 is a host computer, 821 and 831 are multiplex devices, and 841 is a terminal device.

例えば、ホストコンピュータ811が多重装置821,831を
接続している回線の障害の有無を調べる場合、先ず、ホ
ストコンピュータ811から送出したデータ（フレーム）
を多重装置821で折り返してホストコンピュータ811に送
り返す。このデータ折り返しによって多重装置821まで
の伝送路上に障害がないことを確認する。次に、ホスト
コンピュータ811から送出したデータを多重装置821を介
して多重装置831に送り、多重装置831でデータの折り返
しを行う。ホストコンピュータ811は、多重装置831から
送り返されてきたデータによって、多重装置821,831間
の回線の障害の有無を検出する。For example, when the host computer 811 checks for a fault in the line connecting the multiplexers 821 and 831, first, the data (frame) sent from the host computer 811
Is returned by the multiplexer 821 and sent back to the host computer 811. By this data folding, it is confirmed that there is no fault on the transmission path to the multiplexer 821. Next, the data sent from the host computer 811 is sent to the multiplex device 831 via the multiplex device 821, and the multiplex device 831 returns the data. The host computer 811 detects the presence / absence of a line failure between the multiplexers 821 and 831 based on the data sent back from the multiplexer 831.

ところで、多重装置821において装置内折り返しを行
う場合（ホストコンピュータ811から供給され回線側に
送出するデータをホストコンピュータ811に折り返す場
合）、多重装置821から回線には予め設定された固定デ
ータ（例えば伝送データの全ビットを“1"としたフレー
ム）が送出される。第10図に、データの折り返し及びこ
の固定データの送出に着目した多重装置821の構成を示
す。By the way, when the intra-apparatus loopback is performed in the multiplexer 821 (when the data supplied from the host computer 811 and sent to the line side is looped back to the host computer 811), fixed data preset in the line from the multiplexer 821 (for example, transmission A frame in which all bits of data are "1") is transmitted. FIG. 10 shows the configuration of the multiplexing device 821 focusing on the return of data and the transmission of this fixed data.

第10図において、911はループ部であり、装置内バス
を介したデータあるいは回線側のデータの折り返しを行
う。921はオール１データ送出部であり、装置内折り返
し時に回線に固定データを送出する。961は回線インタ
フェースであり、多重装置821と回線との信号の授受を
行う。In FIG. 10, 911 is a loop unit that loops back data via the internal bus or data on the line side. Reference numeral 921 is an all-one data sending unit, which sends fixed data to the line when the device is looped back. Reference numeral 961 denotes a line interface, which exchanges signals between the multiplexer 821 and the line.

通常時に回線にフレームを送出する場合、装置内バス
を介したフレームがループ部911,オール１データ送出部
921,回線インタフェース961を介して送出される。ま
た、回線からフレームを受信する場合、回線を介したフ
レームは回線インタフェース961,ループ部911を介して
装置内バスに供給される。When sending a frame to the line at normal times, the frame via the internal bus is the loop unit 911, the all 1 data sending unit
921, sent out via the line interface 961. When receiving a frame from a line, the frame via the line is supplied to the in-device bus via the line interface 961 and the loop unit 911.

また、装置内折り返し時にループ部911は、装置内バ
スから入力されたフレームを折り返すと共に、このフレ
ームをオール１データ送出部921に送る。オール１デー
タ送出部921では、入力されたフレームのフレームビッ
ト以外の伝送データの全ビットを“1"にしたフレームを
回線側に出力する。In addition, the loop unit 911 returns the frame input from the in-device bus at the time of returning in the device, and sends the frame to the all-1 data sending unit 921. The all-1 data sending unit 921 outputs to the line side a frame in which all bits of the transmission data other than the frame bits of the input frame are set to "1".

また、オール１データ送出部921は、オアゲート933及
びアンドゲート935と、２つのフリップフロップ941,951
とで構成されている。２つのフリップフロップ941,951
は送信クロック信号TCLKに同期して入力の取り込みを行
う。The all-one data transmission unit 921 includes an OR gate 933 and an AND gate 935, and two flip-flops 941 and 951.
It is composed of Two flip-flops 941,951
Takes in the input in synchronization with the transmission clock signal TCLK.

オール１データ送出部921によってフレーム内の伝送
データの全ビットを“1"にする場合、先ずループ設定信
号LOOP（“1"）の入力に応じてフリップフロップ941が
セットされる。アンドゲート935の一方の入力端にはフ
レーム内のフレームビット位置を示すフレームビット信
号BFが反転入力されており、フレームビットを除く伝送
データに対応してフリップフロップ941の出力“1"がオ
アゲート933を介してフリップフロップ951に供給され
る。また、フレームビット位置に対応してアンドゲート
935の出力は“0"になるため、ループ部911から供給され
たフレームのフレームビットがそのままオアゲート933
を介してフリップフロップ951に供給される。このよう
にして、装置内折り返し時に、伝送データの全ビットを
“1"にしたフレームが回線に送出される。When all bits of the transmission data in the frame are set to "1" by the all-1 data transmission unit 921, the flip-flop 941 is first set according to the input of the loop setting signal LOOP ("1"). The frame bit signal BF indicating the frame bit position in the frame is inverted and input to one input end of the AND gate 935, and the output “1” of the flip-flop 941 corresponds to the transmission data excluding the frame bit and the OR gate 933. Is supplied to the flip-flop 951 via. In addition, AND gate corresponding to the frame bit position
Since the output of 935 is "0", the frame bit of the frame supplied from the loop unit 911 is the OR gate 933 as it is.
Is supplied to the flip-flop 951 via. In this way, a frame in which all bits of the transmission data are set to "1" is sent to the line at the time of loopback in the device.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

ところで、上述した従来方式にあっては、データ折り
返し時に回線に送出するフレーム内の伝送データの全ビ
ットを“1"としていたため、フレームビットが伝送デー
タの内容によって変化する場合には対応できないという
問題点があった。By the way, in the above-mentioned conventional method, all the bits of the transmission data in the frame to be sent to the line at the time of returning the data are set to "1", so that it is not possible to cope with the case where the frame bit changes depending on the contents of the transmission data. There was a problem.

例えば、北米T1回線には２種類のデータ形式式（D4モ
ード,ESFモード）があり、それぞれのマルチフレーム構
成を第11図に示す。For example, the North American T1 line has two types of data format formulas (D4 mode, ESF mode), and FIG. 11 shows the respective multiframe configurations.

第11図において、D4モードのマルチフレームは同図
（ａ）に示すように12フレームで構成されており、各フ
レームのフレームビット（括弧内の値）は所定の固定値
を有している（第１フレームから順に“10001101110
0"）。ところが、ESFモードのマルチフレームは同図
（ｂ）に示すように24フレームで構成されており、第2,
第6,第10,第14,第18,第22フレームの各フレームビット
には１つ前に送出したマルチフレームに対応したCRCビ
ットが挿入されている。従って、このCRCビットを含む
フレームビットの内容を変えずに伝送データの全ビット
を“1"にすると、フレームの送信先においてCRCエラー
が発生してしまうことになる。In FIG. 11, the multi-frame in D4 mode is composed of 12 frames as shown in FIG. 11A, and the frame bit (value in parentheses) of each frame has a predetermined fixed value ( Starting from the first frame, "10001101110
However, the ESF mode multi-frame is composed of 24 frames as shown in FIG.
CRC bits corresponding to the previously transmitted multi-frame are inserted in each frame bit of the sixth, tenth, fourteenth, eighteenth, and twenty-second frames. Therefore, if all the bits of the transmission data are set to "1" without changing the contents of the frame bit including the CRC bit, a CRC error will occur at the destination of the frame.

本発明は、このような点にかんがみて創作されたもの
であり、伝送データの内容に応じてフレームビットが変
化する場合に対応できるようにしたデータ折り返し時の
フレームビット付加方式を提供することを目的としてい
る。The present invention has been made in view of such a point, and provides a frame bit addition method at the time of data return so as to cope with the case where the frame bit changes according to the content of the transmission data. Has an aim.

〔課題を解決するための手段〕[Means for solving the problem]

第１図は、本発明のデータ折り返し時のフレームビッ
ト付加方式の原理ブロック図である。FIG. 1 is a block diagram of the principle of the frame bit addition method at the time of data folding according to the present invention.

図において、折り返し手段111は、ヅーエータ折り返
し時に、伝送データとフレームビットを含むフレームを
装置側に折り返すと共に、このフレームを回線側に出力
する。In the figure, the folding means 111 folds back a frame including transmission data and frame bits to the device side and outputs this frame to the line side at the time of folding back the data.

固定データ作成手段121は、データ折り返し時に、回
線側に送出するフレーム内の伝送データに対応した固定
データを作成して出力する。The fixed data creating means 121 creates and outputs fixed data corresponding to the transmission data in the frame to be sent to the line side when returning the data.

フレームビット作成手段131は、固定データに対応し
たフレームビットを作成して出力する。The frame bit creating means 131 creates and outputs a frame bit corresponding to fixed data.

選択手段141は、折り返し手段111と固定データ作成手
段121とフレームビット作成手段131の各出力をビット単
位で選択して、固定データを含むフレームを作成して回
線側に出力する。The selection means 141 selects each output of the folding means 111, the fixed data creation means 121, and the frame bit creation means 131 in bit units, creates a frame containing fixed data, and outputs it to the line side.

従って、全体として、データ折り返し時に、固定デー
タとこの固定データに対応したフレームビットを含んだ
フレームを回線に送出するように構成されている。Therefore, as a whole, at the time of returning the data, the frame including the fixed data and the frame bit corresponding to the fixed data is transmitted to the line.

〔作 用〕(Operation)

折り返し手段111は、装置側から供給されたフレーム
を折り返すと共に、このフレームそのものを回線側に出
力する。この回線側に出力されたフレームは選択手段14
1に入力される。The return means 111 returns the frame supplied from the device side and outputs the frame itself to the line side. The frame output to this line side is the selection means 14
Entered into 1.

また、データ折り返し時に伝送データに代えてフレー
ムに挿入する固定データが固定データ作成手段121から
出力され、この固定データに対応したフレームビットが
フレームビット作成手段131から出力される。固定デー
タ作成手段121及びフレームビット作成手段131の各出力
は選択手段141に入力される。Further, fixed data to be inserted into a frame instead of transmission data at the time of data folding is output from the fixed data creating means 121, and frame bits corresponding to this fixed data are output from the frame bit creating means 131. The outputs of the fixed data creation means 121 and the frame bit creation means 131 are input to the selection means 141.

選択手段141では、入力された折り返し手段111,固定
データ作成手段121及びフレームビット作成手段131の各
出力をビット単位で選択して出力し、固定データ及び対
応するフレームビットを含むフレームが回線側に送出さ
れる。The selection means 141 selects and outputs the output of the input folding means 111, the fixed data generation means 121, and the frame bit generation means 131 in bit units, and outputs a frame including fixed data and corresponding frame bits to the line side. Sent out.

本発明にあっては、データ折り返し時に、固定データ
とこの固定データに対応したフレームビットを挿入した
フレームを作成して回線側に送出ことにより、伝送デー
タの内容に応じてフレームビットが変化する場合に対応
することが可能になる。According to the present invention, when data is looped back, a frame in which fixed data and a frame bit corresponding to the fixed data are inserted is created and transmitted to the line side, so that the frame bit changes depending on the content of the transmission data. It becomes possible to correspond to.

〔実施例〕〔Example〕

以下、図面に基づいて本発明の実施例について詳細に
説明する。Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

第２図は、本発明のデータの折り返し時のフレームビ
ット付加方式を適用した一実施例における多重装置の構
成を示す。尚、第２図に示した多重装置を含む通信シス
テムは第９図に示した構成を考えるものとする。また、
第２図に示した多重装置の構成は、フレームの折り返し
に関係する構成部のみを示した。FIG. 2 shows the configuration of a multiplexing device in one embodiment to which the frame bit addition method at the time of data folding according to the present invention is applied. It is assumed that the communication system including the multiplexer shown in FIG. 2 has the configuration shown in FIG. Also,
The configuration of the multiplexer shown in FIG. 2 shows only the components related to the folding of the frame.

第２図において、211はCRCビット作成部を、221はル
ープ設定部を、231はループ部を、241はオール１データ
送出部を、251は回線インタフェースをそれぞれ示して
いる。In FIG. 2, reference numeral 211 indicates a CRC bit creating unit, 221 indicates a loop setting unit, 231 indicates a loop unit, 241 indicates an all-1 data sending unit, and 251 indicates a line interface.

CRCビット作成部211において、CRCビットの付加が行
われる。装置内バスから供給されたフレームにCRCビッ
トを挿入して回線側に出力する。尚、CRCビトを付加し
ないフレーム形式（例えば第11図（ａ）に示した北米T1
回線のD4モードの場合）には、入力されたフレームをそ
のまま回線側に出力する。The CRC bit creation unit 211 adds CRC bits. Insert the CRC bit in the frame supplied from the internal bus and output it to the line side. It should be noted that a frame format without CRC bit (for example, North American T1 shown in FIG. 11 (a))
In the case of line D4 mode), the input frame is output to the line side as it is.

また、ループ設定部221は、データ折り返し時に装置
内バスあるいは回線側にフレームを折り返す。装置内バ
スから出力されたフレームは、CRCビット作成部211を介
して、ループ設定部221内のループ部231に入力される。
ループ部231では、通常の通信動作時にこの入力された
フレームをそのまま回線側に出力し、データ折り返し時
にこのフレームを装置内バスに折り返す。ループ部231
から回線側に出力されたフレームは、ループ設定部221
内のオール１データ送出部241を介して回線インタフェ
ース251に入力され、更に回線に送出される。Further, the loop setting unit 221 loops the frame back to the internal bus or line side when looping back the data. The frame output from the in-device bus is input to the loop unit 231 in the loop setting unit 221 via the CRC bit creating unit 211.
The loop unit 231 outputs the input frame as it is to the line side during the normal communication operation, and returns the frame to the intra-device bus when returning the data. Loop part 231
The frame output to the line side from the loop setting unit 221
The data is input to the line interface 251 via the all-1 data transmission unit 241 therein and further transmitted to the line.

オール１データ送出部241では、通常の通信動作時に
入力されたフレームをそのまま回線インタフェース251
に供給し、データ折り返し時にこのフレーム内の伝送デ
ータの全ビットを“1"に変更したフレームを回線インタ
フェース251に供給する。また、フレームにCRCビットが
含まれる場合には、このオール１データ送出部241によ
ってこの全ビット“1"の伝送データに対応したCRCビッ
トが付加されて、回線側へのフレームの送出が行われ
る。In the all-1 data transmission unit 241, the frame input during the normal communication operation is used as it is for the line interface 251.
To the line interface 251 when all the bits of the transmission data in this frame are changed to “1” at the time of data return. If the frame contains CRC bits, the all-1 data sending unit 241 adds CRC bits corresponding to the transmission data of all bits "1", and sends the frame to the line side. .

第３図に、北米T1回線のESFモードにおける通信フレ
ームの構成を示す。FIG. 3 shows the structure of the communication frame in the ESF mode of the North American T1 line.

図において、「MDATAn」はｎ番目のマルチフレームに
含まれる伝送データを、「CRCn」はｎ番目のマルチフレ
ームに対応した６ビットのCRCビットをそれぞれ示して
いる。マルチフレームの詳細構成は第11図（ｂ）に示し
たものを考える。In the figure, “MDATAn” indicates transmission data included in the nth multiframe, and “CRCn” indicates 6-bit CRC bits corresponding to the nth multiframe. Consider the detailed structure of the multiframe shown in FIG. 11 (b).

第３図に示すように、ｎ番目のマルチフレームには
（ｎ−１）番目のマルチフレームに対応したCRCビット
を挿入する。従って、受信側（多重装置831）でこのｎ
目のマルチフレームを受け取ることにより、１つ前に受
信した（ｎ−１）番目のマルチフレームの伝送データに
対するCRCエラー検出を行うことが可能になる。As shown in FIG. 3, CRC bits corresponding to the (n-1) th multiframe are inserted in the nth multiframe. Therefore, on the receiving side (multiplexer 831), this n
By receiving the eye multi-frame, it becomes possible to detect the CRC error for the transmission data of the (n-1) -th multi-frame received immediately before.

また、折り返し時にループ設定が行われると、例えば
３番目のマルチフレーム送出時にループ設定が行われる
と、４番目以降のマルチフレーム内の伝送データの全ビ
ットを“1"てしてフレームの送出が行われる。このとき
４番目のマルチフレーム内のCRCビットは３番目のマル
チフレームに対応しているため、全ビット“1"である伝
送データに対応したCRCビットが付加されるタイミング
は、ループ設定のタイミングに比べて１マルチフレーム
分遅らせる必要がある。反対にループ設定を解除した場
合も同様である。Further, if loop setting is performed at the time of looping back, for example, if loop setting is performed at the time of transmitting the third multi-frame, all bits of transmission data in the fourth and subsequent multi-frames are set to "1" and the frame is transmitted. Done. At this time, since the CRC bit in the fourth multi-frame corresponds to the third multi-frame, the timing at which the CRC bit corresponding to the transmission data, which is all bits “1”, is added is the loop setting timing. It is necessary to delay it by one multi-frame. The same applies when the loop setting is released.

従って、ループ設定が行われると、先ず、オール１デ
ータ送出部241は、ループ設定時に送出しているマルチ
フレームの次のマルチフレームの伝送データの全ビット
を“1"に変更する。このマルチフレームにおいては、１
つ前のマルチフレームに対応したCRCビット（CRCビット
作成部211で作成されたCRCビット）がそのまま挿入され
ている。Therefore, when the loop setting is performed, first, the all-1 data sending unit 241 changes all bits of the transmission data of the multi-frame next to the multi-frame sent at the time of the loop setting to "1". 1 in this multiframe
The CRC bit corresponding to the previous multiframe (the CRC bit created by the CRC bit creation unit 211) is inserted as it is.

次にマルチフレームでは、オール１データ送出部241
は、伝送データの全ビットを“1"にすると共に、フレー
ム内のCRCビットもこの全ビット“1"の伝送データ（実
際には１つ前のフレームの伝送データに対応している）
に対応したCRCビットに変更したフレームを作成した回
線側に出力する。Next, in the case of multi-frame, all-1 data transmission unit 241
Sets all the bits of the transmission data to "1", and the CRC bits in the frame also have the transmission data of all "1" bits (actually, it corresponds to the transmission data of the previous frame).
Output the frame with the CRC bit corresponding to to the line side that created it.

第４図に、オール１データ送出部241の構成を示す。 FIG. 4 shows the configuration of the all-1 data transmission unit 241.

図において、411はオール１データ生成部を、421はオ
ール１対応フレームビット生成部を431,451はアンドゲ
ートを、441はオアゲートを、461,471はセレクタをそれ
ぞれ示している。In the figure, 411 is an all 1 data generation unit, 421 is an all 1 corresponding frame bit generation unit, 431 and 451 are AND gates, 441 is an OR gate, and 461 and 471 are selectors.

また、第４図に示した入出力信号及びデータの内容を
以下の（１）〜（９）に示す。The contents of the input / output signals and data shown in FIG. 4 are shown in (1) to (9) below.

（１）「入力フレームデータ」は、ループ部231からオ
ール１データ送出部241に入力されるフレームデータで
あり、伝送データとCRCビット等のフレームビットを含
んでいる。(1) “Input frame data” is frame data input from the loop unit 231 to the all-1 data transmission unit 241 and includes transmission data and frame bits such as CRC bits.

（２）「出力フレームデータ」は、オール１データ送出
部241から回線インタフェース251に出力されるフレーム
データである。(2) “Output frame data” is frame data output from the all-1 data transmission unit 241 to the line interface 251.

（３）「ループ設定信号LOOF」は、ループ設定の有無を
示す信号であり、設定時に論理が“1"に、設定時以外に
論理が“0"になる。(3) The "loop setting signal LOOF" is a signal indicating whether or not there is a loop setting, and the logic is "1" at the time of setting and the logic is "0" at the time other than setting.

（４）「送信クロック信号TCLK」は回線側へのフレーム
送信の基準となるクロック信号であり、この送信クロッ
ク信号TCLKの周期はフレームデータの各ビット周期に等
しい。(4) The "transmission clock signal TCLK" is a clock signal that serves as a reference for frame transmission to the line side, and the cycle of this transmission clock signal TCLK is equal to each bit cycle of frame data.

（５）「マルチフレーム同期信号TMAX」はマルチフレー
ムの同期をとるための信号である。(5) "Multi-frame synchronization signal TMAX" is a signal for synchronizing multi-frames.

（６）「回線送信同期用信号TFSY」は回線側に送出する
各フレームの同期をとるための信号である。(6) The "line transmission synchronization signal TFSY" is a signal for synchronizing the frames transmitted to the line side.

（７）「モード信号M4」はT1回線におけるモード設定を
行うための信号であり、論理“0"がD4モードに、論理
“1"がESFモードにそれぞれ対応している。(7) The "mode signal M4" is a signal for setting the mode in the T1 line, and the logic "0" corresponds to the D4 mode and the logic "1" corresponds to the ESF mode.

（８）「フレームビット信号BF」は各フレームビットに
対応して論理“1"になる信号である。(8) The "frame bit signal BF" is a signal that becomes a logical "1" in correspondence with each frame bit.

（９）「フレームビットデータFbit」はESFモード時の
１マルチフレームの各フレームビットの内容に対応した
ビットデータである。(9) "Frame bit data Fbit" is bit data corresponding to the contents of each frame bit of one multiframe in ESF mode.

ループ設定と同時にモード信号M4によるESFモードの
設定が行われると、アンドゲート451から論理“1"の信
号が出力される。オール１データ生成部411はこのアン
ドゲート451の出力“1"に応じて全ビットを“1"とした
伝送データの作成と共に、セレクタ461の選択動作を制
御するタイミング信号の作成を開始する。When the ESF mode is set by the mode signal M4 at the same time as the loop setting, the AND gate 451 outputs a signal of logic "1". The all-1 data generation unit 411 starts transmission data with all bits set to “1” according to the output “1” of the AND gate 451 and starts generation of a timing signal for controlling the selection operation of the selector 461.

オール１データ生成部411は、ループ設定及びESFモー
ド設定に応じて、ループ設定の次のマルチフレームのタ
イミングで論理“1"の信号をアンドゲート431の第２入
力端子に供給する。アンドゲート431の第１入力端子に
はループ設定信号LOOPが供給されており、ループ設定時
には論理“1"が供給される。The all-1 data generation unit 411 supplies a signal of logical “1” to the second input terminal of the AND gate 431 at the timing of the multiframe subsequent to the loop setting according to the loop setting and the ESF mode setting. The loop setting signal LOOP is supplied to the first input terminal of the AND gate 431, and a logic "1" is supplied when the loop is set.

また、アンドゲート431の第３入力端子にはフレーム
ビット信号BFをインバータ471によって反転した信号が
供給されている。フレームビット信号BFは、各フレーム
内のフレームビット位置に対応して論理“1"となる信号
であるので、アンドゲート431の第３入力端子には、こ
のフレームビット位置を除くタイミングで論理“1"が入
力される。A signal obtained by inverting the frame bit signal BF by the inverter 471 is supplied to the third input terminal of the AND gate 431. Since the frame bit signal BF is a signal that becomes a logical "1" corresponding to the frame bit position in each frame, the third input terminal of the AND gate 431 has a logical "1" at a timing other than this frame bit position. "Is entered.

従って、ループ設定及びESFモード設定が行われる
と、アンドゲート431からはフレームビット位置を除い
たタイミングで論理“1"が出力される。オアゲート441
によってこのアンドゲート431の出力と入力フレームデ
ータとの論理和が得られ、入力フレームデータの伝送デ
ータ部分にアンドゲート431の出力“1"が挿入される。Therefore, when the loop setting and the ESF mode setting are performed, the AND gate 431 outputs the logic "1" at the timing excluding the frame bit position. OR gate 441
By this, the logical sum of the output of the AND gate 431 and the input frame data is obtained, and the output "1" of the AND gate 431 is inserted in the transmission data portion of the input frame data.

また、ループ設定が行われると、オール１対応フレー
ムビット生成部421では、ESFモードに対応したCRCビッ
トを含むフレームビットデータFbit（第11図（ｂ）参
照）を作成する。このフレームビット作成は、マルチフ
レーム同期信号TMAX及び回線送信同期用信号TFSYに同期
して、マルチフレーム内の各フレーム番号を計数するこ
とにより行われる（詳細は後述する）。Further, when the loop setting is performed, the all-one compatible frame bit generation unit 421 creates frame bit data Fbit (see FIG. 11 (b)) including CRC bits corresponding to the ESF mode. This frame bit creation is performed by counting each frame number in the multiframe in synchronization with the multiframe synchronization signal TMAX and the line transmission synchronization signal TFSY (details will be described later).

セレクタ471の第１入力端子にはオアゲート441の出力
が、第２入力端子にはオール１対応フレームビット生成
部421から出力されるフレームビットデータFbitがそれ
ぞれ入力されており、インバータ471の出力論理に応じ
た選択動作が行われる。The output of the OR gate 441 is input to the first input terminal of the selector 471, and the frame bit data Fbit output from the all-one corresponding frame bit generation unit 421 is input to the second input terminal. A corresponding selection operation is performed.

例えば、インバータ471の出力論理が“0"であると
き、すなわち各フレームビットに対応してフレームビッ
ト信号BFの論理が“1"であるときに、第２入力端子に入
力されたフレームビットデータFbitを選択して出力す
る。反対に、インバータ471の出力論理が“1"であると
き、すなわち各フレームの伝送データに対応してフレー
ムビット信号BFの論理が“0"であるときに、第１入力端
子に入力されたオアゲート441の出力を選択して出力す
る。For example, when the output logic of the inverter 471 is “0”, that is, when the logic of the frame bit signal BF is “1” corresponding to each frame bit, the frame bit data Fbit input to the second input terminal. To output. On the contrary, when the output logic of the inverter 471 is "1", that is, when the logic of the frame bit signal BF is "0" corresponding to the transmission data of each frame, the OR gate input to the first input terminal. Select and output the output of 441.

従って、セレクタ471からは、全ビットを“1"とした
伝送データと、この伝送データに対応するCRCビット等
のフレームビットとを含んだフレームが作成されて出力
される。Therefore, the selector 471 creates and outputs a frame including transmission data in which all bits are “1” and frame bits such as CRC bits corresponding to the transmission data.

ところで、ESFモード設定時に挿入するCRCビットは１
つ前のマルチフレームに対応しているため、ループ設定
直後のマルチフレームにおいては、伝送データのみを変
更する必要がある。By the way, the CRC bit inserted when setting the ESF mode is 1.
Since it corresponds to the previous multiframe, only the transmission data needs to be changed in the multiframe immediately after the loop setting.

セレクタ461はこのためのものであり、オール１デー
タ生成部411から出力される論理に応じて選択動作が制
御される。オール１データ生成部411は、通常の通信時
には論理“0"の信号をセレクタ461に供給しており、セ
レクタ461はこの出力“0"に応じて第１入力端子の入力
（オアゲート441の出力）を選択する。The selector 461 is provided for this purpose, and the selection operation is controlled according to the logic output from the all-1 data generation unit 411. The all-1 data generation unit 411 supplies a signal of logic "0" to the selector 461 during normal communication, and the selector 461 inputs the first input terminal (the output of the OR gate 441) according to the output "0". Select.

ループ設定が行われると、このオアゲート441から出
力されるフレーム内の伝送データの全ビットが“1"に変
更される。ループ設定直後の１マルチフレームに対応し
て、この伝送データの全ビットが“1"であるフレームが
セレクタ461で選択されて出力される。When the loop setting is performed, all bits of the transmission data in the frame output from the OR gate 441 are changed to "1". A frame in which all bits of this transmission data are "1" is selected by the selector 461 and output corresponding to one multi-frame immediately after the loop setting.

また、次のマルチフレームに対応して、オール１デー
タ生成部411から出力される信号の論理が“1"に変更さ
れ、セレクタ461では第２入力端子を選択する。以後、
セレグタ471の出力（全ビットを“1"とした伝送データ
と、この伝送データに対応するCRCビットとを含んだフ
レーム）が選択されて出力される。In addition, the logic of the signal output from the all-1 data generation unit 411 is changed to “1” corresponding to the next multiframe, and the selector 461 selects the second input terminal. Since then
The output of the selector 471 (a frame including transmission data in which all bits are "1" and a CRC bit corresponding to this transmission data) is selected and output.

このようにして出力された出力フレームデータを受信
側（多重装置831）で受け取った場合、マルチフレーム
内のCRCビットは常に１つ前に受信したマルチフレーム
に対応しているため、CRCエラーは発生しない。When the output side frame data output in this way is received by the receiving side (multiplexer 831), a CRC error occurs because the CRC bit in the multiframe always corresponds to the multiframe received immediately before. do not do.

第５図に、オール１対応フレームビット生成部421の
詳細構成を示す。また、第６図にオール１対応フレーム
ビット生成部421の動作タイミングを示す。FIG. 5 shows a detailed configuration of the all-one compatible frame bit generation unit 421. Further, FIG. 6 shows the operation timing of the frame bit generator 421 corresponding to all 1s.

第５図及び第６図において、「CB1〜CB6」は挿入する
CRCビットデータを示しており、外部から設定可能にな
っている。全ビットが“1"である伝送データに対応する
値としては、CB1＝“0",CB2＝“1",CB3＝“0",CB4＝
“0",CB5＝“1",CB6＝“1"となる。「1MF」及び「24MC
K」はマルチフレームに同期した信号であり，マルチフ
レーム同期信号TMAXに基づいて作成される。In Figures 5 and 6, insert "CB1 to CB6".
The CRC bit data is shown and can be set externally. CB1 = "0", CB2 = "1", CB3 = "0", CB4 = as the value corresponding to the transmission data in which all bits are "1".
“0”, CB5 ＝ “1”, CB6 ＝ “1”. "1MF" and "24MC
“K” is a signal synchronized with the multiframe and is created based on the multiframe synchronization signal TMAX.

オール１対応フレームビット生成部421は、マルチフ
レーム内のフレーム番号を計数するフレームカウンタ部
510と、各フレームに対応したフレームビットを生成す
るＦビット生成部540とに大別される。The all-one compatible frame bit generation unit 421 is a frame counter unit that counts frame numbers in a multi-frame.
It is roughly divided into 510 and an F-bit generation unit 540 that generates a frame bit corresponding to each frame.

フレームカウンタ部510は、タイミングをとるための
２つのフリップフロップ511,513と、フレーム番号を計
数する２つの４ビットカウンタ521,523と、２つのアン
ドゲート531,533と、インバータ535とを備えている。The frame counter unit 510 includes two flip-flops 511 and 513 for timing, two 4-bit counters 521 and 523 for counting frame numbers, two AND gates 531 and 533, and an inverter 535.

カウンタ521の計数値の４ビットとカウンタ523の計数
値の下位１ビットの合計５ビットで、フレーム番号
「１」〜「24」に対応した５ビットデータ“00000"〜
“10111"（16進の“0"〜“17"に対応している）が計数
される。A total of 5 bits of the 4 bits of the count value of the counter 521 and the lower 1 bit of the count value of the counter 523, that is, 5 bits data corresponding to the frame numbers "1" to "24""00000" to
"10111" (corresponding to hexadecimal "0" to "17") is counted.

また、Ｆビット生成部540は、カウンタ521,523の計数
値をデコードする２つのデコーダ541,543と、３つのオ
アゲート571,572,573と、アンドゲート574と、８つのノ
アゲート551,552,553,554,555,556,561,581とを備えて
いる。The F-bit generation unit 540 also includes two decoders 541 and 543 for decoding the count values of the counters 521 and 523, three OR gates 571, 572, 573, an AND gate 574, and eight NOR gates 551, 552, 553, 554, 555, 556, 561, 581.

デコーダ541は３つの入力端子A,B,C及び５つの出力端
子X0,X1,X2,X3,X4を有しており、入出力信号の対応関係
を第１表に示す。同様に、デコーダ543は２つの入力端
子A,Bと３つの出力端子X0,X1,X2を有しており、入出力
信号の対応関係を第２表に示す。The decoder 541 has three input terminals A, B and C and five output terminals X0, X1, X2, X3 and X4, and Table 1 shows the correspondence between input and output signals. Similarly, the decoder 543 has two input terminals A and B and three output terminals X0, X1 and X2, and the correspondence relationship between input and output signals is shown in Table 2.

フレーム番号に対応した５ビットの信号線は、最下位
ビットがデコーダ541の入出力端子Ｃに、下位から２ビ
ット目が入力端子Ｂに、下位から３ビット目が入力端子
Ａにそれぞれ接続される。また、下位から４ビット目が
デコーダ543の入力端子Ｂに、最上位ビットが入力端子
Ａにそれぞれ接続される。 In the 5-bit signal line corresponding to the frame number, the least significant bit is connected to the input / output terminal C of the decoder 541, the second least significant bit is connected to the input terminal B, and the least significant third bit is connected to the input terminal A. . Further, the fourth bit from the lower order is connected to the input terminal B of the decoder 543, and the most significant bit is connected to the input terminal A.

６つのノアゲート551〜556のそれぞれは、CB1〜CB6の
それぞれに１対１に対応しており、デコーダ541,543か
ら出力される信号の論理が“0"になったときのみ、入力
されたCB1〜CB6の論理を反転した出力をノアゲート581
に供給する。これらノアゲート551〜556,581によって、
所定のタイミングでCRCビット（CB1〜CB6）が出力され
る。Each of the six NOR gates 551 to 556 has a one-to-one correspondence with each of the CB1 to CB6, and only when the logic of the signals output from the decoders 541 and 543 becomes "0", the input CB1 to CB6. NOR gate 581
To supply. By these NOR gates 551 to 556,581,
CRC bits (CB1 to CB6) are output at a predetermined timing.

また、上述したCRCビット以外のフレームビットは、
オアゲート571〜573及びナンドゲート574によって作成
される。このナンドゲート574の出力“1"は、第６図に
示すイネーブル信号（０）としてノアゲート581に供給
され、このイネーブル信号（０）に対応してフレームビ
ット“0"が作成される。尚、第11図（ｂ）に示したメッ
セージｍを“1"とすると、４番目,8番目,16番目の各フ
レームに対応したフレームビットのみが“0"となる。Also, the frame bits other than the CRC bits described above are
Created by OR gates 571-573 and NAND gate 574. The output "1" of the NAND gate 574 is supplied to the NOR gate 581 as the enable signal (0) shown in FIG. 6, and the frame bit "0" is created corresponding to the enable signal (0). When the message m shown in FIG. 11 (b) is "1", only the frame bit corresponding to each of the 4th, 8th and 16th frames is "0".

このようにして、マルチフレームの各フレームに対応
したCRCビットとそれ以外のフレームビットが作成さ
れ、ノアゲート581からフレームビットデータFbitとし
て出力される。In this way, the CRC bit corresponding to each frame of the multi-frame and the other frame bits are created and output from the NOR gate 581 as the frame bit data Fbit.

第７図に、オール１データ送出部241の更に詳細な構
成を示す。オール１対応フレームビット生成部421の詳
細構成は第５図を用いて説明済みであり、第７図の構成
においては省略するものとする。尚、第４図と同一の構
成部分については同一符号を用いた。FIG. 7 shows a more detailed structure of the all-1 data transmission unit 241. The detailed configuration of the frame bit generator 421 corresponding to all 1 has been described with reference to FIG. 5, and will be omitted in the configuration of FIG. The same reference numerals are used for the same components as those in FIG.

また、第８図に、第７図に示したオール１データ送出
部241の動作タイミングを示す。Further, FIG. 8 shows the operation timing of the all-1 data transmission section 241 shown in FIG.

以下、第４図との対応をとりながら第７図に示したオ
ール１データ送出部241の詳細な構成及び動作を説明す
る。Hereinafter, the detailed configuration and operation of the all-1 data transmission unit 241 shown in FIG. 7 will be described in correspondence with FIG.

入力フレームデータは、タイミング調整用の２つのフ
リップフロップ731,733を介して、オアゲート441の一方
端に入力される。同様に、ループ設定信号LOOPは、タイ
ミング調整用の２つのフリップフロップ735,737を介し
て、アンドゲート431の第１入力端子に入力される。こ
れらの各フリップフロップは送信クロック信号TCLKに同
期して入力の取り込みを行っている。The input frame data is input to one end of the OR gate 441 via the two flip-flops 731 and 733 for timing adjustment. Similarly, the loop setting signal LOOP is input to the first input terminal of the AND gate 431 via the two flip-flops 735 and 737 for timing adjustment. Each of these flip-flops takes in an input in synchronization with the transmission clock signal TCLK.

また、２つのフリップフロップ739,741は上述した各
フリップフロップと同様にタイミング調整を行うと共
に、入力されるフレームビット信号BFを反転してアンド
ゲート431の第３入力端子に供給しており、第４図に示
したインバータ471に対応している。Further, the two flip-flops 739 and 741 perform timing adjustment in the same manner as the above-mentioned flip-flops, and also inverts the input frame bit signal BF and supplies the inverted signal to the third input terminal of the AND gate 431. It corresponds to the inverter 471 shown in.

更に、３つのフリップフロップ761,763,765と、２つ
のインバータ755,757と、アンドゲート751及びオアゲー
ト753が第４図に示したオール１データ生成部411に対応
している。Further, the three flip-flops 761, 763, 765, the two inverters 755, 757, the AND gate 751 and the OR gate 753 correspond to the all-one data generation unit 411 shown in FIG.

フリップフロップ761はタイミング調整用であり、フ
リップフロップ763,765は各マルチフレームに同期した
動作を行う。具体的には、第５図に示したオール１対応
フレームビット生成部421で作成された信号1MFに同期し
て入力を取り込む。この信号1MFは１マルチフレームに
１回立ち上がる信号であり、ループ設定が行われるとフ
リップフロップ763はこの信号1MFの最初の立ち上がりに
応じて論理“1"の信号を出力する。このフリップフロッ
プ763の出力“1"はオアゲート753を介してアンドゲート
431の第２入力端子に入力される。また、このフリップ
フロップ763の出力“1"は、信号1MFの次の立ち上がりに
同期してフリップフロップ765に取り込まれる。上述し
たフリップフロップ763の出力は全ビット“1"の伝送デ
ータの生成に使用され、１マルチフレーム分遅れたフリ
ップフロップ765の出力はセレクタ461の選択動作に使用
される。The flip-flop 761 is for timing adjustment, and the flip-flops 763 and 765 operate in synchronization with each multiframe. Specifically, the input is fetched in synchronization with the signal 1MF generated by the frame bit generator 421 corresponding to all 1 shown in FIG. This signal 1MF is a signal that rises once in one multiframe, and when loop setting is performed, the flip-flop 763 outputs a signal of logic "1" in response to the first rising of this signal 1MF. The output “1” of this flip-flop 763 is AND gated via the OR gate 753.
It is input to the second input terminal of 431. The output "1" of the flip-flop 763 is taken in by the flip-flop 765 in synchronization with the next rising edge of the signal 1MF. The output of the flip-flop 763 described above is used to generate transmission data of all bits “1”, and the output of the flip-flop 765 delayed by one multiframe is used for the selection operation of the selector 461.

セレクタ461は、２つのアンドゲート713,715とノアゲ
ート711と、２つのインバータ717,719とで構成されてい
る。フリップフロップ765の出力は、アンドゲート715の
一方端に直接入力されると共に、アンドゲート713の一
方端にインバータ719を介して入力される。従って、フ
リップフロップ765の出力の論理が“0"である場合に
は、アンドゲート713の他方端の入力が選択され、反対
にフリップフロップ765の出力の論理が“1"である場合
には、アンドゲート715の他方端の入力が選択される。
アンドゲート713,715の各出力はノアゲート711,インバ
ータ717を介して出力され、更にタイミング調整用のフ
リップフロップ743を介して出力フレームデータとして
出力される。The selector 461 includes two AND gates 713 and 715, a NOR gate 711, and two inverters 717 and 719. The output of the flip-flop 765 is directly input to one end of the AND gate 715 and is also input to one end of the AND gate 713 via the inverter 719. Therefore, when the output logic of the flip-flop 765 is “0”, the input at the other end of the AND gate 713 is selected, and conversely, when the output logic of the flip-flop 765 is “1”, The input at the other end of AND gate 715 is selected.
The outputs of the AND gates 713 and 715 are output via the NOR gate 711 and the inverter 717, and further output as output frame data via the flip-flop 743 for timing adjustment.

また、セレクタ471は、ノアゲート721,アンドゲート7
23,725,727,インバータ728,オアゲート729で構成されて
いる。通常の通信時には、オアゲート441の出力がアン
ドゲート723,ノアゲート721,インバータ728及びオアゲ
ート729を介してセレクタ471から出力される。In addition, the selector 471 includes a NOR gate 721 and an AND gate 7.
It is composed of 23,725,727, an inverter 728, and an OR gate 729. During normal communication, the output of the OR gate 441 is output from the selector 471 via the AND gate 723, the NOR gate 721, the inverter 728 and the OR gate 729.

また、ループ設定及びESFモード設定が行なわれる
と、全ビットが“1"である伝送データがアンドゲート72
5,ノアゲート721,インバータ728及びオアゲート729を介
してセレクタ471から出力されると共に、フレームビッ
トデータFbitがフレームビット位置に対応して、アンド
ゲート727,オアゲート729を介してセレクタ471から出力
される。When the loop setting and ESF mode setting are performed, the transmission data whose all bits are “1” is AND gate 72.
5, while being output from the selector 471 via the NOR gate 721, the inverter 728 and the OR gate 729, the frame bit data Fbit is output from the selector 471 via the AND gate 727 and the OR gate 729 corresponding to the frame bit position.

このようにして、セレクタ471からは全ビット“1"の
伝送データとこの伝送データに対応したフレームビット
を含んだフレームが作成されて出力される。In this way, the selector 471 creates and outputs a frame including transmission data of all bits “1” and a frame bit corresponding to this transmission data.

なお、上述した実施例にあっては、ループ設定時に回
線側に送出するフレームの全ビットを“1"にするように
したが、他の固定ビットデータ（例えば全ビット“0"）
であってもよい。この場合：オール１データ生成部411
でこの固定データを作成するようにする。また、この固
定データに対応させたCRCビットを作成する必要がある
が、第５図に示したCB1〜CB6の値を変更すればよい。In the above-described embodiment, all the bits of the frame transmitted to the line side are set to "1" when the loop is set, but other fixed bit data (for example, all bits "0")
It may be. In this case: All-1 data generation unit 411
Create this fixed data with. Further, although it is necessary to create a CRC bit corresponding to this fixed data, the values of CB1 to CB6 shown in FIG. 5 may be changed.

また、実施例では、全ビットが“1"である固定データ
に対応した６ビットのCRCビットを挿入する場合を考え
たが、CRCビットに限らず伝送データに応じて変化する
フレームビットを有するフレームを折り返す場合に本発
明を適用することができる。この場合、固定データに対
応して挿入すべきフレームビットをオール１対応フレー
ムビット生成部421で作成するようにする。Further, in the embodiment, the case of inserting 6 CRC bits corresponding to fixed data in which all the bits are "1" is considered, but a frame having a frame bit that changes according to transmission data is not limited to the CRC bit. The present invention can be applied to the case of folding back. In this case, the frame bit to be inserted corresponding to the fixed data is generated by the all-1 corresponding frame bit generation unit 421.

〔発明の効果〕 上述したように、本発明によれば、データ折り返し時
に、固定データとこの固定データに対応したフレームビ
ットを挿入したフレームを作成して回線側に送出ことに
より、伝送データの内容に応じてフレームビットが変化
する場合に対応することができるので、実用的には極め
て有用である。[Advantages of the Invention] As described above, according to the present invention, when data is folded, a frame in which fixed data and a frame bit corresponding to the fixed data are inserted is created and sent to the line side, thereby the contents of the transmission data It is possible to cope with the case where the frame bit changes in accordance with the above, and it is extremely useful in practice.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明のデータ折り返し時のフレームビット付
加方式の原理ブロック図、 第２図は本発明のデータ折り返し時のフレームビット付
加方式を適用した一実施例の構成図、 第３図は実施例の通信フレームの構成図、 第４図は実施例のオール１データ送出部の構成図、 第５図は実施例のオール１対応フレームビット生成部の
構成図、 第６図は実施例の動作タイミング図、 第７図は実施例のオール１データ送出部の詳細構成図、 第８図は実施例の動作タイミング図、 第９図は通信システムの構成図、 第10図は従来例の構成図、 第11図はT1回線のマルチフレーム構成図である。 図において、 111は折り返し手段、 121は固定データ作成手段、 131はフレームビット作成手段、 141は選択手段、 211はCRCビット作成部、 221はループ設定部、 231はループ部、 241はオール１データ送出部、 251は回線インタフェース、 411はオール１データ生成部、 421はオール１対応フレームビット生成部、 431,451はアンドゲート、 441はオアゲート、 461,471はセレクタである。FIG. 1 is a block diagram of the principle of the frame bit addition method at the time of data folding according to the present invention, FIG. 2 is a configuration diagram of an embodiment to which the frame bit addition method at the time of data folding according to the present invention is applied, and FIG. FIG. 4 is a configuration diagram of an example communication frame, FIG. 4 is a configuration diagram of an all-1 data transmission unit of the embodiment, FIG. 5 is a configuration diagram of an all-1 corresponding frame bit generation unit of the embodiment, and FIG. 6 is operation of the embodiment. Timing diagram, FIG. 7 is a detailed configuration diagram of an all-1 data transmission unit of the embodiment, FIG. 8 is an operation timing diagram of the embodiment, FIG. 9 is a configuration diagram of a communication system, and FIG. 10 is a configuration diagram of a conventional example. FIG. 11 is a multi-frame configuration diagram of the T1 line. In the figure, 111 is a folding means, 121 is a fixed data creating means, 131 is a frame bit creating means, 141 is a selecting means, 211 is a CRC bit creating section, 221 is a loop setting section, 231 is a loop section, and 241 is all 1 data. A sending unit, 251 is a line interface, 411 is an all-1 data generation unit, 421 is an all-1 compatible frame bit generation unit, 431 and 451 are AND gates, 441 is an OR gate, and 461 and 471 are selectors.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】データ折り返し時に、伝送データとフレー
ムビットを含むフレームを装置側に折り返すと共に、こ
のフレームを回線側に出力する折り返し手段（111）
と、 データ折り返し時に、回線側に送出するフレーム内の伝
送データに対応した固定データを作成して出力する固定
データ作成手段（121）と、 前記固定データに対応したフレームビットを作成して出
力するフレームビット作成手段（131）と、 前記折り返し手段（111）と前記固定データ作成手段（1
21）と前記フレームビット作成手段（131）の各出力を
ビット単位で選択して、前記固定データを含むフレーム
を作成して回線側に出力する選択手段（141）と、 を備えるように構成したことを特徴とするデータ折り返
し時のフレームビット付加方式。1. A return means (111) for returning a frame including transmission data and frame bits to a device side when outputting the data and outputting the frame to a line side.
A fixed data creating means (121) for creating and outputting fixed data corresponding to the transmission data in the frame sent to the line side at the time of data folding, and creating and outputting a frame bit corresponding to the fixed data. Frame bit creating means (131), the folding means (111) and the fixed data creating means (1
21) and selecting means (141) for selecting each output of the frame bit creating means (131) in bit units to create a frame containing the fixed data and outputting it to the line side. A method for adding frame bits when returning data, which is characterized in that