JP2676882B2 - Liquid crystal display device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば液晶表示素子をＸ−Ｙマトリクス状
に配置して画像の表示を行う液晶ディスプレイ装置に関
する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device that displays images by arranging liquid crystal display elements in an XY matrix, for example.

〔発明の概要〕[Summary of the Invention]

本発明は液晶ディスプレイ装置に関し、水平画素に対
応するパルス信号にて映像信号をサンプリングし、この
サンプリングされた信号を各第１の信号線にロードする
場合に、サンプリングされた信号の極性を任意に反転で
きる手段を設け、サンプリング後の信号で交流化を行う
ことによって、サンプリングまでの信号のダイナミック
レンジを小さくして、装置の構成を簡単にできるように
したものである。The present invention relates to a liquid crystal display device, in which a video signal is sampled with a pulse signal corresponding to a horizontal pixel, and when the sampled signal is loaded into each first signal line, the polarity of the sampled signal is arbitrarily set. By providing means for reversing and performing alternating current with the signal after sampling, the dynamic range of the signal up to sampling can be reduced and the structure of the device can be simplified.

〔従来の技術〕[Conventional technology]

例えば液晶を用いてテレビ画像を表示することが提案
（特開昭59−220793号公報，特開昭61−69284号公報等
参照）されている。For example, it has been proposed to display a television image using a liquid crystal (see Japanese Patent Laid-Open Nos. 59-220793 and 61-69284).

すなわち第６図において、（１）はテレビの映像信号
が供給される入力端子で、この入力端子（１）からの信
号がそれぞれ例えばＮチャンネルFETからなるスイッチ
ング素子M₁,M₂・・・Mmを通じて垂直（Ｙ軸方向のライ
ンL₁,L₂・・・Lmに供給される。なおｍは水平（Ｘ軸）
方向の画素数に相当する数である。さらにｍ段のシフト
レジスタ（２）が設けられ、このシフトレジスタ（２）
に水平周波数のｍ倍のクロック信号Φ_1H,Φ_2Hが供給さ
れ、このシフトレジスタ（２）の各出力端子からのクロ
ック信号Φ_1H,Φ_2Hによって順次走査される駆動パルス
信号φ_H1,φ_H2・・・φ_Hmがスイッチング素子M₁〜M_mの
各制御端子に供給される。なおシフトレジスタ（２）に
は低電位（V_SS）と高電位（V_DD）が供給され、この２つ
の電位の駆動パルスが形成される。That is, in FIG. 6, (1) is an input terminal to which a video signal of the television is supplied, and signals from this input terminal (1) are switching elements M ₁ , M _2, ... Through (vertical (Y-axis direction lines L ₁ , L ₂ ... Lm), where m is horizontal (X-axis)
This is a number corresponding to the number of pixels in the direction. Further, an m-stage shift register (2) is provided, and this shift register (2)
_Are supplied with clock signals Φ _1H and Φ _2H of m times the horizontal frequency, and drive pulse signals Φ _H1 and Φ _H2 sequentially scanned by the clock signals Φ _1H and Φ _2H from the output terminals of the shift register (2). ... φ _Hm is supplied to each control terminal of the switching elements M _{1 to} M _m . The low potential (V _SS ) and the high potential (V _DD ) are supplied to the shift register (2), and drive pulses of these two potentials are formed.

また各ラインL₁〜Lmにそれぞれ例えばＮチャンネルFE
Tからなるスイッチング素子M₁₁,M₂₁・・・M_n1,M₁₂,M₂₂
・・・M_n2,・・・M_1m,M_2m・・・Mnmの一端が接続され
る。なおｎは水平走査線数に相当する数である。このス
イッチング素子M₁₁〜Mnmの他端がそれぞれ液晶セルC₁₁,
C₂₁・・・Cnmを通じてターゲット端子（３）に接続され
る。Also, for example, each of the lines L _{1 to} Lm has an N-channel FE, for example.
Switching elements M ₁₁ consisting of _{T, M 21 ··· M n1,} M 12, M 22
··· _{M n2,} ··· M _1m, one end of the M _2m ··· Mnm is connected. Note that n is a number corresponding to the number of horizontal scanning lines. The liquid crystal cell C ₁₁ and the other end of the switching element M ₁₁ ~Mnm respectively,
It is connected to the target terminal (3) through C ₂₁ ··· Cnm.

さらにｎ段のシフトレジスタ（４）が設けられ、この
シフトレジスタ（４）に水平周波数のクロック信号
Φ_1V,Φ_2Vが供給され、このシフトレジスタ（４）の各
出力端子からのクロック信号Φ_1V,Φ_2Vによって順次走
査される駆動パルス信号φ_V1,φ_V2・・・φ_Vnが、水平
（Ｘ軸）方向のゲート線G₁,G₂・・・Gnを通じてスイッ
チング素子M₁₁〜MnmのＸ軸方向の各列（M₁₁〜M_1m），
（M₂₁〜M_2m）・・・（M_n1〜M_nm）ごとの制御端子にそれ
ぞれ供給される。なお、シフトレジスタ（４）にもシフ
トレジスタ（２）と同様にV_SSとV_DDが供給される。Further, an n-stage shift register (4) is provided. Clock signals Φ _1V and Φ _2V of a horizontal frequency are supplied to the shift register (4), and a clock signal Φ _1V from each output terminal of the shift register (4) is provided. , [phi driving pulse signal phi _V1 sequentially scanned by _2V, φ _V2 ··· φ _Vn is horizontal gate lines G ₁ of (X-axis) direction, G ₂ switching elements through ··· Gn M ₁₁ ~Mnm of X each column in the axial direction _{(M 11} ~M _1m),
(M ₂₁ ~M _2m) are supplied to the control terminal of each ··· (M _n1 ~M _nm). Note that _VSS and _VDD are also supplied to the shift register (4) in the same manner as the shift register (2).

すなわちこの回路において、シフトレジスタ（２），
（４）には第７図A,Bに示すようなクロック信号Φ_1H,Φ
_2H,Φ_1V,Φ_2Vが供給される。そしてシフトレジスタ
（２）からは同図Ｃに示すように各画素期間ごとにφ_H1
〜φ_Hmが出力され、シフトレジスタ（４）からは同図Ｄ
に示すように１水平期間ごとにφ_V1〜φ_Vnが出力され
る。さらに入力端子（１）には同図Ｅに示すような信号
が供給される。That is, in this circuit, the shift register (2),
In (4), clock signals Φ _1H and Φ as shown in FIGS.
_2H , Φ _1V and Φ _2V are supplied. And from the shift register (2) phi for each pixel period, as shown in FIG C _H1
~ Φ _Hm is output from the shift register (4).
As shown in, φ _V1 to φ _Vn are output every horizontal period. Further, the input terminal (1) is supplied with a signal as shown in FIG.

そしてφ_V1,φ_H1が出力されているときは、スイッチ
ング素子M₁とM₁₁〜M_1mがオンされ、入力端子（１）→M₁
→L₁→M₁₁→C₁₁→ターゲット端子（３）の電流路が形成
されて液晶セルC₁₁に入力端子（１）に供給された信号
とターゲット端子（３）との電位差が供給される。この
ためこのセルC₁₁の容量分に、１番目の画素の信号によ
る電位差に相当する電荷がサンプルホールドされる。こ
の電荷量に対応して液晶の光透過率が変化される。これ
と同様のことがセルC₁₂〜Cnmについて順次行われ、さら
に次のフィールドの信号が供給された時点で各セルC₁₁
〜Cnmの電荷量が書き換えられる。When φ _V1 and φ _H1 are output, the switching elements M ₁ and M _{11 to} M _1m are turned on, and the input terminal (1) → M ₁
Potential difference is supplied _{→ L 1 → M 11 → C} 11 → the target terminal (3) the signal current path is supplied is formed in the input terminal to the liquid crystal cell C ₁₁ (1) of the target terminal (3) . Therefore, a charge corresponding to the potential difference due to the signal of the first pixel is sampled and _{held in} the capacity of the cell C11. The light transmittance of the liquid crystal is changed according to this charge amount. It similar to this is successively performed for the cell C ₁₂ ~Cnm, the following additional fields each cell at the time the signal is supplied C ₁₁
The charge amount of ~ Cnm is rewritten.

このようにして、映像信号の各画素に対応して液晶セ
ルC₁₁〜Cnmの光透過率が変化され、これが順次繰り返さ
れてテレビ画像の表示が行われる。In this manner, the light transmittance of the liquid crystal cell C ₁₁ ~Cnm is changed corresponding to each pixel of the video signal, which displays the television image is repeated sequentially.

さらに液晶で表示を行う場合には、一般にその信頼
性、寿命を長くするため交流駆動が用いられる。例えば
テレビ画像の表示においては、１フィールドまたは１フ
レームごとに映像信号を反転させた信号を入力端子
（１）に供給する。また液晶ディスプレイ装置において
は表示の垂直方向のシューティング等を防止する目的で
信号を１水平期間ごとに反転することが行われている。
すなわち入力端子（１）には第７図Ｅに示すように１水
平期間ごとに反転されると共に１フィールドまたは１フ
レームごとに反転された信号が供給される。Further, in the case of performing display using liquid crystal, an AC drive is generally used in order to extend the reliability and the life. For example, in the display of a television image, a signal obtained by inverting a video signal for each field or frame is supplied to the input terminal (1). In a liquid crystal display device, a signal is inverted every horizontal period in order to prevent shooting in a vertical direction of display.
That is, as shown in FIG. 7E, the input terminal (1) is supplied with a signal inverted every horizontal period and inverted every field or frame.

ところでこのような装置において、シフトレジスタ
（２）から出力される駆動パルス信号φ_H1〜φ_Hmの時間
幅は で決められ、例えばNTSC方式の場合には100nsec程度あ
る。これに対して例えばハイビジョンに適用した場合に
は、水平有効画面期間の時間が約1/2となり、水平画素
数が約３倍となるために、上述のパルスの時間幅は約1/
6に短縮されてしまう。By the way, in such a device, the time width of the drive pulse signals φ _{H1 to} φ _Hm output from the shift register (2) is For example, in the case of the NTSC system, there is about 100 nsec. On the other hand, for example, when applied to HDTV, the time of the horizontal effective screen period is about 1/2, and the number of horizontal pixels is about 3 times.
It is shortened to 6.

一方この駆動パルス信号φ_H1〜φ_Hmの期間にスイッチ
ング素子M₁〜Mmを通過された信号はラインL₁〜Lmを通じ
てスイッチング素子M₁₁〜Mnmに供給されるが、この場合
にラインL₁〜Lnmには10〜数10pFの配線容量が存在し、
従って信号はこの容量を充電してスイッチング素子M₁₁
〜Mnmに供給されることになる。On the other hand, the signals passed through the switching elements M _{1 to} Mm during the period of the drive pulse signals φ _{H1 to} φ _Hm are supplied to the switching elements M _{11 to} Mnm through the lines L _{1 to} Lm, but in this case, the lines L ₁ to Lnm has a wiring capacitance of 10 to several tens of pF,
Therefore, the signal charges this capacity and the switching element M ₁₁
~ Mnm will be supplied.

そしてこの場合に、上述の充電は信号の供給時間が10
0nsec程度あれば信号電位まで立ち上げられるものの、
この時間が1/6に短縮されると信号が高電位（白または
黒）のときに充電が充分に行われず、コントラスト等の
不足した不鮮明な表示画像しか得られないおそれが生じ
た。なおハイビジョンの場合には配線容量もさらに増大
することになる。In this case, the above-described charging requires a signal supply time of 10
If it is about 0nsec, it can be raised to the signal potential,
If this time is shortened to 1/6, charging is not sufficiently performed when the signal is at a high potential (white or black), and there is a possibility that only an unclear display image with insufficient contrast or the like is obtained. In the case of high-definition television, the wiring capacity is further increased.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

これに対して、入力映像信号を駆動パルスφ_H1〜φ_Hm
の各期間ごとにサンプリングして並列化し、この並列化
された信号を任意のロード期間に一時にラインL₁〜Lmに
供給することによって、ラインL₁〜Lmの充電が充分に行
われるようにする方法が検討されている。On the other hand, the input video signal is driven by driving pulses φ _{H1 to} φ _Hm.
By sampling and parallelizing each of the periods, and supplying the parallelized signals to the lines L _{1 to} Lm at any time during an arbitrary load period, the lines L _{1 to} Lm are sufficiently charged. How to do is being studied.

すなわち第８図において、入力端子（１）に供給され
る映像信号は水平サンプリング手段を構成するCMOS素子
M_a1,M_a2・・・M_amに共通に供給され、これらの素子M_a1
〜M_amの制御端子にそれぞれシフトレジスタ（２）から
の駆動パルス信号φ_H1〜φ_Hm及び▲▼〜▲
▼が供給される。That is, in FIG. 8, the video signal supplied to the input terminal (1) is a CMOS device which constitutes horizontal sampling means.
Commonly supplied to M _a1 , M _a2 ... M _am , and these elements M _a1
Drive pulse signals φ _{H1 to} φ _Hm and ▲ ▼ to ▲ from the shift register (2) to the control terminals of ~ M _am , respectively.
▼ is supplied.

これらの素子M_a1〜M_amからの信号がそれぞれホールド
手段を構成するバッファアンプB_a1,B_a2・・・B_amの非反
転入力に供給され、これらのバッファアンプB_a1〜B_amの
出力が反転入力に帰還される。これらのバッファアンプ
B_a1〜B_amからの信号がそれぞれ同時化手段を構成するCM
OS素子M_b1,M_b2・・・M_bmに供給され、これらの素子M_b1
〜M_bmの制御端子にそれぞれ駆動パルス信号として端子
（５）からの水平ブランキングパルス（H_BLK及び▲
▼）が供給される。The signals from these elements M _{a1 to} M _am are supplied to the non-inverting inputs of the buffer amplifiers B _a1 , B _a2 ... B _am that form the holding means, and the outputs of these buffer amplifiers B _{a1 to} B _am are output. It is fed back to the inverting input. These buffer amplifiers
CMs in which the signals from B _{a1 to} B _am respectively constitute synchronization means
The OS elements M _b1 , M _b2 ... M _bm are supplied to these elements M _b1
The horizontal blanking pulse (H _BLK and ▲) from the terminal (5) is used as a driving pulse signal to each of the control terminals of ~ M _bm.
▼) is supplied.

これらの素子M_b1〜M_bmからの信号がそれぞれバッファ
アンプB_b1,B_b2・・・B_bmの非反転入力に供給され、これ
らのバッファアンプB_b1〜B_bmの出力が反転入力に帰還さ
れる。これらのバッファアンプB_b1〜B_bmからの信号がそ
れぞれ垂直（Ｙ軸）方向のラインL₁〜Lmに供給される。
さらに以下の構成は従来の技術で述べた装置と同様にさ
れる。Signals from these elements M _b1 ~M _bm are supplied to the noninverting input of the buffer amplifier B _b1, B _b2 ··· B _bm respectively, outputs of the buffer amplifiers B _b1 .about.B _bm is fed back to the inverting input You. Signals from these buffer amplifiers B _b1 .about.B _bm are supplied to the vertical (Y-axis) direction of the line L ₁ to L m, respectively.
Further, the following configuration is the same as the device described in the related art.

従ってこの装置において、例えば第９図Ａに示すよう
な映像信号が端子（１）に供給された場合に、素子M_a1
〜M_amは同図Ｂに示すように導通され、この導通期間の
映像信号がサンプリングされてバッファアンプB_a1〜B_am
でホールドされる。これに対して素子M_b1〜M_bmが同図Ｃ
で示すような水平ブランキングのタイミングで導通さ
れ、同時化された信号がそれぞれバッファアンプB_b1〜B
_bmを通じてラインL₁〜Lmに供給（ロード）される。以下
従来と同様にして画像の表示が行われる。Therefore, in this device, when the video signal as shown in FIG. 9A is supplied to the terminal (1), the element M _a1
To M _am are conducted as shown in FIG. B, and the video signals during this conduction period are sampled and buffer amplifiers B _{a1 to} B _am
Hold on. On the other hand, the elements M _{b1 to} M _bm are shown in FIG.
The synchronized signals are turned on at the horizontal blanking timing as shown in, and the synchronized signals are respectively buffer amplifiers B _{b1 to} B _b.
It is supplied (loaded) to the lines L _{1 to} Lm through _bm . Thereafter, an image is displayed in the same manner as in the related art.

ところがこの装置において、入力端子（１）に供給さ
れる信号は上述のように例えば１水平期間ごとに極性が
反転されている。このため入力端子（１）に信号を供給
する外付の回路としては、この極性反転（交流化）され
た信号の全振幅を通す充分なダイナミックレンジが必要
であり、本来の映像信号（Vsig）の２倍以上の極めて大
きなダイナミックレンジが要求されて、回路設計上の問
題となっていた。However, in this device, the polarity of the signal supplied to the input terminal (1) is inverted every horizontal period as described above. Therefore, an external circuit that supplies a signal to the input terminal (1) must have a sufficient dynamic range to pass the entire amplitude of this polarity-inverted (alternating) signal, and the original video signal (Vsig) An extremely large dynamic range, which is more than twice the above, is required, which is a problem in circuit design.

また素子M_a1〜M_amでの映像信号のサンプリングにおい
ても、このサンプリングを行うための駆動パルス信号φ
_H1〜φ_Hmの電圧は第10図に示すように極性反転された映
像信号の最低レベルV_L及び最高レベルV_Hを越えるレベル
が必要とされ、このような大振幅のパルスは特にハイビ
ジョンに適用する場合にパルス幅を狭くすると形成が極
めて困難になるものであった。Also in the sampling of the video signal in the element M _a1 ~M _am, a drive pulse signal for performing the sampling φ
The voltage of _{H1 to} φ _Hm is required to exceed the minimum level V _L and the maximum level V _H of the video signal whose polarity is inverted as shown in Fig. 10. Such a large-amplitude pulse is particularly applicable to high definition. In this case, if the pulse width is narrowed, the formation becomes extremely difficult.

この出願はこのような点に鑑みてなされたものであ
る。The present application has been made in view of such points.

なお上述の特開昭61−69284号公報においても同様の
ダイナミックレンジを小さくする技術が示されている
が、この出願は同様の目的を他の手段で解決するもので
ある。Note that the above-mentioned Japanese Patent Laid-Open No. 61-69284 also discloses a similar technique for reducing the dynamic range, but this application solves the same object by other means.

〔課題を解決するための手段〕[Means for solving the problem]

本発明は、垂直方向に平行に配設された複数の第１の
信号線L₁,L₂・・・Lmと、水平方向に平行に配設された
複数の第２の信号線G₁,G₂・・・Gnとが設けられ、これ
らの第1,第２の信号線の各交点にそれぞれ選択素子M₁₁,
M₁₂・・・Mnmを介して液晶セルC₁₁,C₁₂・・・Cnmが設け
られてなる液晶ディスプレイ装置において、上記第１の
信号線に相当する出力部を有する水平走査手段（２）
と、この水平走査手段の出力部に順次発生される駆動信
号によって順次駆動され入力映像信号がそれぞれ供給さ
れる複数のサンプルホールド手段（CMOS素子M_a1,M_a2・
・・M_amとバッファアンプB_a1,B_a2・・・B_am）と、この
サンプルホールド手段からの信号の極性をそれぞれ所定
の周期（信号φ_E,φ_Ｏ）で反転または非反転に変換する
極性反転手段（CMOS素子M_c1〜M_cm・・・M_f1〜M_fm）とを
有し、この極性反転手段からの信号をそれぞれ上記第１
の信号線に供給するようにしたことを特徴とする液晶デ
ィスプレイ装置である。The present invention relates to a plurality of first signal lines L ₁ , L ₂ ... Lm arranged in parallel in the vertical direction and a plurality of second signal lines G ₁ , in parallel arranged in the horizontal direction. G ₂ ... Gn are provided, and the selection elements M ₁₁ , respectively are provided at the respective intersections of these first and second signal lines.
In a liquid crystal display device provided with liquid crystal cells C ₁₁ , C _12, ... Cnm via M ₁₂ ... M nm, horizontal scanning means (2) having an output section corresponding to the first signal line
And a plurality of sample and hold means (CMOS elements M _a1 , M _a2.
... and M _am and the buffer amplifier _{B a1, B a2 ··· B am} ), to convert the polarity of the signal from the sample hold means predetermined period, respectively (signal phi _E, to the inverting or non-inverting by phi _O) Polarity inverting means (CMOS elements M _{c1 to} M _cm ... M _{f1 to} M _fm ) are provided, and signals from the polarity inverting means are respectively _supplied to the first
The liquid crystal display device is characterized in that the signal line is supplied to the signal line.

〔作用〕[Action]

これによれば、サンプリング後の信号で極性反転（交
流化）を行うことによって、サンプリングまでの信号の
ダイナミックレンジを小さくでき、外付及び内蔵の回路
・素子の負担を軽減して装置の構成を簡単にすることが
できる。According to this, by performing polarity inversion (alternate conversion) on the signal after sampling, it is possible to reduce the dynamic range of the signal until sampling, reduce the load on external and internal circuits and elements, and configure the device. Can be easy.

〔実施例〕〔Example〕

第１図は全体のブロック図を示す。この図において、
上述のシフトレジスタ（２）からなる水平走査手段（1
1）の出力信号φ_H1〜φ_Hmが素子M_a1〜M_amからなるサン
プリング手段（12）に供給され、この手段（12）に入力
端子（１）を通じて入力映像信号が供給される。これに
よって入力映像信号は各画素ごとにサンプリングされ、
このサンプリングされた信号がバッファアンプB_a1〜B_am
からなるホールド手段（13）に供給される。FIG. 1 shows an overall block diagram. In this figure,
The horizontal scanning means (1 consisting of the above shift register (2)
The output signals φ _{H1 to} φ _Hm of ₁ ) are supplied to the sampling means (12) composed of the elements Ma _{1 to} M _am, and the input video signal is supplied to this means (12) through the input terminal (1). By this, the input video signal is sampled for each pixel,
This sampled signal is the buffer amplifier B _a1 ~ B _am
Is supplied to the holding means (13).

この手段（13）からの信号が極性変換手段（14）に供
給され、この手段（14）からの信号及び基準電位がそれ
ぞれ差動アンプ（15）に供給される。The signal from the means (13) is supplied to the polarity converting means (14), and the signal from the means (14) and the reference potential are supplied to the differential amplifier (15).

さらにアンプ（15）からの信号が素子M_b1〜M_bmからな
る同時化手段（16）に供給され、この手段（16）からの
信号がそれぞれバッファアンプ（17）（B_b1〜B_bm）及び
差動アンプ（18）を通じて、素子M₁₁〜Mnm及び液晶セル
C₁₁〜Cnmを含む表示パネル（19）の垂直信号ラインL₁〜
L_mに供給される。またシフトレジスタ（４）からなる垂
直走査手段（20）の出力信号φ_V1〜φ_Vnが表示パネル
（19）のゲート線G₁〜Gnに供給される。Further, the signal from the amplifier (15) is supplied to a synchronization means (16) composed of elements M _{b1 to} M _bm , and the signals from this means (16) are respectively buffer amplifiers (17) (B _{b1 to} B _bm ), Through the differential amplifier (18), the elements M _{11 to} Mnm and the liquid crystal cell
Vertical signal line L ₁ ~ of the display panel (19) including C ₁₁ ~ Cnm
Supplied to L _m . The output signals φ _{V1 to} φ _{Vn of the} vertical scanning means (20) including the shift register (4) are supplied to the gate lines G _{1 to} Gn of the display panel (19).

さらに第２図は要部の具体的な回路構成を示したもの
で、この図において、上述の課題で示した装置と同一の
部分には同一符号を附して説明を省略する。Further, FIG. 2 shows a specific circuit configuration of a main part. In this figure, the same parts as those of the device shown in the above-mentioned problem are designated by the same reference numerals and the description thereof will be omitted.

すなわち図において、バッファアンプB_a1〜B_amの出力
信号がそれぞれCMOS素子M_c1,M_c2・・・M_cm及びM_d1,M_d2
・・・M_dmに供給される。また端子（６）に供給される
基準電圧VrefがCMOS素子M_e1,M_e2・・・M_em及びM_f1,M_f2
・・・M_fmに供給され、これらの素子M_c1とM_f1,M_c2とM_f2
・・・M_cmとM_fm,M_d1とM_e1,M_d2とM_e2・・・M_dmとM_emの出
力がそれぞれ互いに接続される。これらの出力がそれぞ
れ各抵抗器の値がＲで等しい分圧回路R_a1,R_a2・・・R_am
及びR_b1,R_b2・・・R_bmに供給され、これらの分圧出力が
差動アンプD_a1,D_a2・・・D_amの非反転入力及び反転入力
に供給される。なお分圧回路R_a1〜R_amの他端は接地さ
れ、分圧回路R_b1〜R_bmの他端はアンプD_a1〜D_amの出力に
接続される。このアンプD_a1〜D_amの出力信号が素子M_b1
〜M_bmに供給される。That is, in the figure, the output signals of the buffer amplifiers B _{a1 to} B _am are CMOS devices M _c1 , M _c2 ... M _cm and M _d1 , M _{d2, respectively.}
... Supplied to M _dm . Further, the reference voltage Vref supplied to the terminal (6) is the CMOS elements M _e1 , M _e2 ... M _em and M _f1 , M _f2.
... Supplied to M _fm , these elements M _c1 and M _f1 , M _c2 and M _f2
... M _cm and M _fm , M _d1 and M _e1 , M _d2 and M _e2 ... M _dm and M _em outputs are connected to each other. Voltage divider circuit equal value in R of these outputs each resistor each R _a1, R _a2 ··· R _am
And R _b1 , R _b2 ... R _bm , and their divided outputs are supplied to the non-inverting input and inverting input of the differential amplifiers D _a1 , D _a2 ... D _am . The other ends of the voltage dividing circuits R _{a1 to} R _am are grounded, and the other _ends of the voltage dividing circuits R _{b1 to} R _bm are connected to the outputs of the amplifiers D _{a1 to} D _am . The output signal of this amplifier D _a1 ~ D _am is the element M _b1.
~ M _bm .

さらにバッファアンプB_b1〜B_bmの出力信号が各抵抗器
の値がＲで等しい分圧回路R_c1,R_c2・・・R_cmに供給さ
れ、これらの分圧出力が差動アンプD_b1,D_b2・・・D_bmの
反転入力に供給される。また端子（７）には上述のター
ゲット端子（３）に供給されるのと同じ電圧Vcomが供給
され、この電圧Vcomが各抵抗器の値がＲで等しい分圧回
路Rxに供給され、この分圧出力が差動アンプD_b1〜D_bmの
非反転入力に供給される。このアンプD_b1〜D_bmの出力信
号がそれぞれ垂直信号ラインL₁〜L_mに供給される。Further, the output signals of the buffer amplifiers B _{b1 to} B _bm are supplied to voltage dividing circuits R _c1 , R _c2 ... R _cm in which the values of the resistors are equal to R, and these voltage _divided outputs are output to the differential amplifier D _b1 , It is supplied to the inverting input of the D _b2 ··· D _bm. Further, the same voltage Vcom as that supplied to the target terminal (3) described above is supplied to the terminal (7), and this voltage Vcom is supplied to the voltage dividing circuit Rx in which the value of each resistor is equal to R. The pressure output is supplied to the non-inverting inputs of the differential amplifiers D _{b1 to} D _bm . The output signals of the amplifiers D _{b1 to} D _bm are supplied to the vertical signal lines L _{1 to} L _m , respectively.

そして上述の素子M_c1〜M_cm,M_d1〜M_dm,M_e1〜M_em,M_f1〜
M_fmに対して極性の反転または非反転の変換を制御する
制御信号φ_O,φ_Ｅの供給される端子（８）が設けられ、
この端子（８）からの信号φ_Ｏが素子M_c1〜M_cm,M_e1〜M
_emのNMOS素子のゲート及び素子M_d1〜M_dm,M_f1〜M_fmのPMO
S素子のゲートに供給され、また端子（８）からの信号
φ_Ｅは素子M_c1〜M_cm,M_e1〜M_emのPMOS素子のゲート及び
素子M_d1〜M_dm,M_f1〜M_fmのNMOS素子のゲートに供給され
る。他の構成及びラインL₁〜Lm以下の構成は課題で示し
た装置と同様にされる。And the elements M _{c1 to} M _cm , M _{d1 to} M _dm , M _{e1 to} M _em , M _f1 to
A terminal (8) to which control signals φ _O and φ _E for controlling inversion or non-inversion of polarity with respect to M _fm are supplied is provided,
The signal φ _O from this terminal (8) is applied to the elements M _{c1 to} M _cm , M _{e1 to} M.
Gate of NMOS device of _em and device PMO of devices M _{d1 to} M _dm and M _{f1 to} M _fm
The signal φ _E from the terminal (8) is supplied to the gate of the S element, and the signal φ _E from the gate of the PMOS element of the elements M _{c1 to} M _cm , M _{e1 to} M _em and the elements of M _{d1 to} M _dm , M _{f1 to} M _fm . It is supplied to the gate of the NMOS device. Other configurations and the configurations of the lines L _{1 to} Lm and below are the same as those of the device shown in the problem.

従ってこの装置において、入力端子（１）には例えば
第３図Ａに示すように本来の映像信号Vsigに例えば0Vの
基準電圧Vrefを加算した入力映像信号が供給され、この
入力映像信号に対して、上述のサンプリング手段の素子
M_a1〜M_amの制御端子にはそれぞれ同図Ｂに示すように上
述のVsig＋Vrefの入力映像信号に対してその最低レベル
V_L′及び最高レベルV_H′を越えるレベルの駆動パルス信
号φ_H1〜φ_Hmが供給されればよく、外付回路，素子M_a1
〜M_amさらにシフトレジスタ（２）等の負担が軽減さ
れ、回路設計等の自由度が増大される。Therefore, in this device, an input video signal obtained by adding a reference voltage Vref of 0 V to the original video signal Vsig is supplied to the input terminal (1), for example, as shown in FIG. , Elements of the sampling means described above
The control terminals of M _{a1 to} M _am respectively have the lowest level for the input video signal of Vsig + Vref as shown in FIG.
It suffices that the drive pulse signals φ _{H1 to} φ _Hm having a level exceeding V _L ′ and the maximum level V _H ′ be supplied, and the external circuit, the element Ma ₁
~ M _am The load on the shift register (2) and the like is further reduced, and the degree of freedom in circuit design and the like is increased.

そしてさらにこの装置において、端子（８）に供給さ
れる信号φ_Ｏが高電位、φ_Ｅが低電位のときには、素子
M_c1〜M_cm,M_e1〜M_emがオンされ、バッファアンプB_a1〜B
_amからの信号（Vsig＋Vref）がアンプD_a1〜D_amの非反転
入力に供給され、端子（６）からの基準電圧Vrefが反転
入力に供給される。また信号φ_Ｏが低電位、φ_Ｅが高電
位のときは素子M_d1〜M_dm,M_f1〜M_fmがオンされ、バッフ
ァアンプB_a1〜B_amからの信号（Vsig＋Vref）がアンプD
_a1〜D_amの反転入力に供給され、端子（６）からの基準
電圧Vrefが非反転入力に供給される。Further, in this device, when the signal φ _O supplied to the terminal (8) has a high potential and φ _E has a low potential, the element
M _{c1 to} M _cm , M _{e1 to} M _em are turned on, and buffer amplifiers B _{a1 to} B
The signal (Vsig + Vref) from _am is supplied to the non-inverting inputs of the amplifiers D _{a1 to} D _am , and the reference voltage Vref from the terminal (6) is supplied to the inverting input. When the signal φ _O has a low potential and φ _E has a high potential, the elements M _{d1 to} M _dm and M _{f1 to} M _fm are turned on, and the signals (Vsig + Vref) from the buffer amplifiers B _{a1 to} B _am are sent to the amplifier D.
is supplied to the inverting input of _a1 to D _am, the reference voltage Vref from the terminal (6) is supplied to the non-inverting input.

すなわち例えば信号φ_Ｅが高電位のときには、第４図
Ａに示すように素子M_c1〜M_cm・・・M_f1〜M_fmからなるAC
化スイッチ回路（９）からの信号（Vsig＋Vref）がアン
プDaの反転入力に供給され、基準電圧Vrefが非反転入力
に供給され、アンプDaからは信号（−Vsig）が取出され
る。そしてこの信号（−Vsig）が素子M_b1〜M_bmからなる
スイッチMbにて各水平期間の終りで同時化されてアンプ
Dbの反転入力に供給され、電圧Vcomが非反転入力に供給
されることにより、このアンプDbから（Vcom＋Vsig）の
信号が取出される。That is, for example, when the signal φ _E has a high potential, the AC composed of the elements M _{c1 to} M _cm ... M _{f1 to} M _fm as shown in FIG. 4A.
The signal (Vsig + Vref) from the conversion switch circuit (9) is supplied to the inverting input of the amplifier Da, the reference voltage Vref is supplied to the non-inverting input, and the signal (-Vsig) is taken out from the amplifier Da. The amplifier is synchronized with the end of each horizontal period in the switch Mb of this signal (-Vsig) consists of element M _b1 ~M _bm
The signal of (Vcom + Vsig) is taken out from this amplifier Db by being supplied to the inverting input of Db and being supplied with the voltage Vcom to the non-inverting input.

また信号φ_Ｏが高電位のときは、同図Ｂに示すように
信号（Vsig＋Vref）がアンプDaの非反転入力に供給さ
れ、基準電圧Vrefが反転入力に供給され、アンプDaから
信号（Vsig）が取出され、この信号（Vsig）がスイッチ
Mbで同時化されてアンプDbの非反転入力に供給され、電
圧Vcomが反転入力に供給されて、アンプDbから（Vcom−
Vsig）の信号が取出される。そしてこの信号φ_O,φ_Ｅに
応じて交流化された信号（Vcom＋Vsig,Vcom−Vsig）が
ラインL₁〜Lmに供給される。When the signal φ _O has a high potential, the signal (Vsig + Vref) is supplied to the non-inverting input of the amplifier Da, the reference voltage Vref is supplied to the inverting input, and the signal (Vsig) is supplied from the amplifier Da as shown in FIG. Is taken out and this signal (Vsig) is switched
Mb is synchronized and supplied to the non-inverting input of the amplifier Db, and the voltage Vcom is supplied to the inverting input, and the amplifier Db supplies (Vcom−
Vsig) signal is taken out. Then, the signals (Vcom + Vsig, Vcom-Vsig) converted into AC according to the signals φ _O and φ _E are supplied to the lines L _{1 to} Lm.

なお素子M_b1〜M_bm,M₁₁〜Mnmの駆動には従来同様の大
振幅のパルス信号が必要であるが、これらの素子は水平
ブランキング期間または水平有効画面期間の比較的長い
時間で駆動を行えばよいので、パルス信号の振幅が大き
くても問題はない。Note that the elements M _{b1 to} M _bm and M _{11 to} Mnm require a pulse signal with the same large amplitude as before, but these elements are driven in a relatively long time during the horizontal blanking period or horizontal effective screen period. Therefore, there is no problem even if the amplitude of the pulse signal is large.

これによって液晶セルの電荷量の書き換えを例えば１
水平期間ごとの交流で行うことができ、シェーディング
等のない優れた良好な表示画像を得ることができる。As a result, the charge of the liquid crystal cell can be rewritten to, for example, 1
This can be performed by alternating current for every horizontal period, and an excellent display image without shading can be obtained.

こうしてこの装置によれば、サンプリング後の信号で
極性反転（交流化）を行うことによって、サンプリング
までの信号のダイナミックレンジを小さくでき、外付及
び内蔵の回路・素子の負担を軽減して装置の構成を簡単
にすることができるものである。In this way, according to this device, the dynamic range of the signal up to sampling can be reduced by performing polarity reversal (alternation) on the signal after sampling, and the load on external and internal circuits / elements can be reduced. The configuration can be simplified.

なお上述の装置において素子M_a1〜M_am・・・M_f1〜M_fm
は全てCMOS素子で描いたが、これらはＰあるいはNMOS素
子を用いてもよい。ただしその場合に各駆動パルスの振
幅には、素子のスレシュルド電圧Vthを加算する必要が
ある。In the above-mentioned device, the elements M _{a1 to} M _am ... M _{f1 to} M _fm
All are drawn with CMOS elements, but P or NMOS elements may be used for them. However, in that case, it is necessary to add the threshold voltage Vth of the element to the amplitude of each drive pulse.

また上述の装置においてアンプB_a1〜B_am,B_b1〜B_bm,D
_a1〜D_am及びD_b1〜D_bmは例えばTFTにて第５図に示すよう
に構成される。図においてNMOS素子N₁,N₂からなる差動
アンプが設けられ、この素子N₁のゲートに反転入力が
接続され、素子N₂のゲートに非反転入力が接続される
と共に、素子N₁,N₂のドレインがPMOS素子P₁,P₂のカレン
トミラー回路を介して互いに接続されてV_DDの電源端子
に接続される。この素子N₂のドレインがPMOS素子P₃のゲ
ートに接続され、この素子P₃のドレインがV_DDの電源端
子に接続されると共に、素子P₃のソースから出力端子が
導出される。さらに素子P₃のソースがNMOS素子N₃のゲー
トに接続され、この素子N₃のドレインがV_DDの電源端子
に接続されると共に、素子N₃のソースがコンデンサＣを
介して素子N₂のドレインに接続される。なお素子N₄〜N₆
はバイアス電流源であって、カレントミラー回路を構成
する素子N₇を介して定電流源Ｉの電流が流される。従っ
てこの回路において、素子N₁N₂N₆P₁P₂にて初段の高ゲイ
ンアンプが構成され、素子P₃P₄にて出力バッファが構成
される。なお素子N₃N₅とコンデンサＣは位相補償回路で
ある。このようにしてアンプB_a1〜B_am,B_b1〜B_bm,D_a1〜D
_am及びD_b1〜D_bmが構成される。In the above-mentioned device, the amplifiers B _{a1 to} B _am , B _{b1 to} B _bm , D
_a1 to D _am and D _b1 to D _bm is configured as shown in Figure 5 in example TFT. Differential amplifier including the NMOS device N _1, N ₂ is provided in FIG., The inverting input to the gate of the device N ₁ is connected with a non-inverting input to the gate of the element N ₂ is connected, the element N _1, The drains of N ₂ are connected to each other via the current mirror circuit of the PMOS devices P ₁ and P ₂ and are connected to the power supply terminal of V _DD . The drain of the element N ₂ is connected to the gate of the PMOS device P _3, the drain of the element P ₃ is connected to the power supply terminal of the V _DD, the output terminal from the source of the element P ₃ is derived. Further, the source of the element P ₃ is connected to the gate of the NMOS element N ₃ , the drain of the element N ₃ is connected to the power supply terminal of V _DD , and the source of the element N ₃ is connected via the capacitor C to the element N ₂ . Connected to the drain. Elements N _{4 to} N ₆
Is a bias current source through which the current of the constant current source I flows through the element N ₇ forming the current mirror circuit. Therefore, in this circuit, the elements N ₁ N ₂ N ₆ P ₁ P ₂ form a high-gain amplifier in the first stage, and the elements P ₃ P _{4 form an} output buffer. The elements N ₃ N ₅ and the capacitor C are a phase compensation circuit. In this way the amplifier B _a1 ~ B _am , B _b1 ~ B _bm , D _a1 ~ D
_am and D _{b1 to} D _bm are configured.

さらに上述の装置において、信号の極性の変換は１水
平期間ごとだけでなく、１フィールド期間あるいは１フ
レーム期間ごと等、任意の期間ごとの変換を行うことが
できる。Further, in the above-mentioned device, the polarity of the signal can be converted not only every horizontal period but also every arbitrary period such as one field period or one frame period.

なおこの装置は、サンプリング手段，ゲート回路，シ
フトレジスタ等をオンチップ化した単一の液晶ディスプ
レイ装置に適用されるものである。It should be noted that this device is applied to a single liquid crystal display device in which sampling means, a gate circuit, a shift register and the like are integrated on a chip.

〔発明の効果〕〔The invention's effect〕

この発明によれば、サンプリング後の信号で極性反転
（交流化）を行うことによって、サンプリングまでの信
号のダイナミックレンジを小さくでき、外付及び内蔵の
回路・素子の負担を軽減して装置の構成を簡単にするこ
とができるようになった。According to the present invention, by performing polarity reversal (alternation) on the signal after sampling, the dynamic range of the signal up to sampling can be reduced, and the load on external and built-in circuits / elements can be reduced and the device configuration can be reduced. Can be made easier.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一例の構成図、第２図〜第５図はその
説明のため図、第６図〜第10図は従来の装置の説明のた
めの図である。 L₁〜Lmは垂直信号線、G₁〜Gnはゲート線、M_a1〜M_am・・
・M_f1〜M_fm,M₁₁〜Mnmはスイッチング素子、B_a1〜B_am,B
_b1〜B_bmはバッファアンプ、D_a1〜D_am,D_b1〜D_bmは差動ア
ンプ、C₁₁〜Cnmは液晶セル、（１）（３）（５）〜
（８）は端子、（２）（４）はシフトレジスタである。FIG. 1 is a block diagram of an example of the present invention, FIGS. 2 to 5 are diagrams for explaining the same, and FIGS. 6 to 10 are diagrams for explaining a conventional device. L ₁ to L m vertical signal lines, G ₁ ~Gn gate lines, M _a1 ~M _am ··
・ M _{f1 to} M _fm , M _{11 to} M nm are switching elements, B _{a1 to} B _am , B
_{b1 to} B _bm are buffer amplifiers, D _{a1 to} D _am , D _{b1 to} D _bm are differential amplifiers, C _{11 to} C nm are liquid crystal cells, (1) (3) (5)
(8) is a terminal, and (2) and (4) are shift registers.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】垂直方向に平行に配設された複数の第１の
信号線と、水平方向に平行に配設された複数の第２の信
号線とが設けられ、これらの第1,第２の信号線の各交点
にそれぞれ選択素子を介して液晶セルが設けられてなる
液晶ディスプレイ装置において、 上記第１の信号線に相当する出力部を有する水平走査手
段と、 この水平走査手段の出力部に順次発生される駆動信号に
よって順次駆動され入力映像信号がそれぞれ供給される
複数のサンプルホールド手段と、 このサンプルホールド手段からの信号の極性をそれぞれ
所定の周期で反転または非反転に変換する極性反転手段
とを有し、 この極性反転手段からの信号をそれぞれ上記第１の信号
線に供給するようにしたことを特徴とする液晶ディスプ
レイ装置。1. A plurality of first signal lines arranged in parallel in the vertical direction and a plurality of second signal lines arranged in parallel in the horizontal direction are provided. In a liquid crystal display device in which a liquid crystal cell is provided at each intersection of two signal lines via a selection element, a horizontal scanning unit having an output unit corresponding to the first signal line, and an output of the horizontal scanning unit. A plurality of sample-and-hold means which are sequentially driven by drive signals sequentially generated in the unit and are supplied with the input video signals respectively, and polarities for converting the polarities of the signals from the sample-and-hold means into inversion or non-inversion at predetermined intervals. A liquid crystal display device, characterized in that it has an inverting means, and the signals from the polarity inverting means are respectively supplied to the first signal lines.