JP2671419B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2671419B2 JP2671419B2 JP19844288A JP19844288A JP2671419B2 JP 2671419 B2 JP2671419 B2 JP 2671419B2 JP 19844288 A JP19844288 A JP 19844288A JP 19844288 A JP19844288 A JP 19844288A JP 2671419 B2 JP2671419 B2 JP 2671419B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関するものであ
り、特に基板の接合の方法に関するものである。
り、特に基板の接合の方法に関するものである。
〔従来の技術〕 従来、例えば耐圧が1000Vというような高耐圧半導体
素子をシリコン基板に形成するには、基板にＮ型を有す
る濃度１×1015/cm3以下，厚さ120μｍ程度の低濃度層
と、Ｎ型を有した表面濃度１×1018/cm3以上の高濃度層
という構造としている。
素子をシリコン基板に形成するには、基板にＮ型を有す
る濃度１×1015/cm3以下，厚さ120μｍ程度の低濃度層
と、Ｎ型を有した表面濃度１×1018/cm3以上の高濃度層
という構造としている。
このような構造を有する基板の製造方法として従来で
は、例えば片面が鏡面研磨され１×1015/cm3以下の濃度
を有するＮ型の低濃度基板と片面が鏡面研磨され１×10
10/cm3以上の濃度を有するＮ型の高濃度基板の鏡面研磨
面同士を接合することにより、低濃度層と高濃度層を有
する一枚の基板を形成し、この低濃度基板により形成さ
れる低濃度基板を研磨することにより所定の厚さにし、
高耐圧素子を得る方法がある。
は、例えば片面が鏡面研磨され１×1015/cm3以下の濃度
を有するＮ型の低濃度基板と片面が鏡面研磨され１×10
10/cm3以上の濃度を有するＮ型の高濃度基板の鏡面研磨
面同士を接合することにより、低濃度層と高濃度層を有
する一枚の基板を形成し、この低濃度基板により形成さ
れる低濃度基板を研磨することにより所定の厚さにし、
高耐圧素子を得る方法がある。
この方法は任意の濃度，厚さの基板同士の接合が可能
であるため、拡散法やエピタキシャル法では得られない
ような濃度分布を有する基板を得ることができる。
であるため、拡散法やエピタキシャル法では得られない
ような濃度分布を有する基板を得ることができる。
また、この基板の接合機構としてはシリコン表面上に
シラノール基を形成し、そのシラノール基に存在する水
酸基による水素結合が接着力の起因となると推定されて
いる。
シラノール基を形成し、そのシラノール基に存在する水
酸基による水素結合が接着力の起因となると推定されて
いる。
しかしながら、従来の製造方法においては、基板表面
は鏡面に研磨したとしても、50Å程度の面粗さが存在す
るため、基板面積が大きくなるほど全面を均一に接合す
ることは基板表面の粗さにより困難であり、単に基板同
士を接合するだけでは水素結合による均一な接着力を得
ることができない。また、接着方法が不適当になりやす
く、接合界面での抵抗値が大きくなるという問題を有し
ていた。
は鏡面に研磨したとしても、50Å程度の面粗さが存在す
るため、基板面積が大きくなるほど全面を均一に接合す
ることは基板表面の粗さにより困難であり、単に基板同
士を接合するだけでは水素結合による均一な接着力を得
ることができない。また、接着方法が不適当になりやす
く、接合界面での抵抗値が大きくなるという問題を有し
ていた。
そこで、本発明は接合界面抵抗が小さく、しかも接合
均一性の良好な半導体装置の製造方法を提供することを
目的とする。
均一性の良好な半導体装置の製造方法を提供することを
目的とする。
そこで本発明では、２枚の半導体基板の研磨された接
合面を親水性とする第１工程と、 この接合面の粗面度と同程度の厚さの水分子を付着さ
せる第２工程と、 前記２枚の半導体基板の前記接合面同士を前記水分子
を介して接合する第３工程と、 この接合された半導体基板を真空中にて乾燥させ、前
記水分子を除去する第４工程と、 前記接合された半導体基板に熱処理を施す第５工程と を有することを特徴としている。
合面を親水性とする第１工程と、 この接合面の粗面度と同程度の厚さの水分子を付着さ
せる第２工程と、 前記２枚の半導体基板の前記接合面同士を前記水分子
を介して接合する第３工程と、 この接合された半導体基板を真空中にて乾燥させ、前
記水分子を除去する第４工程と、 前記接合された半導体基板に熱処理を施す第５工程と を有することを特徴としている。
請求項１記載の発明によれば、第１工程により半導体
基板の各接合面を親水性とし、この親水性となった各接
合面に、第２工程により水分子を付着させる。そして第
３工程において水分子を介して接合面同士を接合させる
ため、各接合面の面粗度が水分子によって補償され、各
接合面同士を確実に接合させることができる。
基板の各接合面を親水性とし、この親水性となった各接
合面に、第２工程により水分子を付着させる。そして第
３工程において水分子を介して接合面同士を接合させる
ため、各接合面の面粗度が水分子によって補償され、各
接合面同士を確実に接合させることができる。
その後、この水分子を真空乾燥にて除去するので、水
分子を接合面周辺から徐々にかつ一定の条件にて除去さ
せることができ、２枚の半導体基板の接合面同士を、未
接合部分が殆どないように接合させることができる。こ
れにより接合面における均一性の良好な半導体装置を得
ることができる。
分子を接合面周辺から徐々にかつ一定の条件にて除去さ
せることができ、２枚の半導体基板の接合面同士を、未
接合部分が殆どないように接合させることができる。こ
れにより接合面における均一性の良好な半導体装置を得
ることができる。
請求項２記載の発明によれば、第１工程により半導体
基板の各接合面を親水性とすることにより、この接合面
の最表面にはシラノール基が形成される。さらに第２工
程によりシラノール基の一端に水素結合により水分子を
付着させる。そして第３工程において、各接合面の面粗
度が水分子によって補償され、各接合面に形成されるシ
ラノール基同士を水分子を介して確実に接合させること
ができる。
基板の各接合面を親水性とすることにより、この接合面
の最表面にはシラノール基が形成される。さらに第２工
程によりシラノール基の一端に水素結合により水分子を
付着させる。そして第３工程において、各接合面の面粗
度が水分子によって補償され、各接合面に形成されるシ
ラノール基同士を水分子を介して確実に接合させること
ができる。
請求項３記載の発明によれば、２枚の半導体基板の接
合時に、各接合面に異なった極性の電荷を与えておくこ
とで、第３工程において各接合面を接合させる際、さら
に容易に接合させることができる。
合時に、各接合面に異なった極性の電荷を与えておくこ
とで、第３工程において各接合面を接合させる際、さら
に容易に接合させることができる。
第１図は第１実施例の基板の接合の様子を示す模式図
である。
である。
はじめに、第１工程として一方の面が鏡面研磨し接合
面13が形成されｎ型で濃度１×1015/cm3以下の低濃度基
板11と一方の面が鏡面研磨し、接合面14が形成されたｎ
型で濃度１×1018/cm3以上の高濃度基板12を、トリクレ
ンによる煮沸等の有機洗浄を行ない、アセトンにより超
音波洗浄を行う、しかる後、NH3:H2O2:H2O＝1:1:4,80〜
90℃の混合液中に約10分浸漬し、低濃度基板11と高濃度
基板12の表面の有機物を洗浄除去する。
面13が形成されｎ型で濃度１×1015/cm3以下の低濃度基
板11と一方の面が鏡面研磨し、接合面14が形成されたｎ
型で濃度１×1018/cm3以上の高濃度基板12を、トリクレ
ンによる煮沸等の有機洗浄を行ない、アセトンにより超
音波洗浄を行う、しかる後、NH3:H2O2:H2O＝1:1:4,80〜
90℃の混合液中に約10分浸漬し、低濃度基板11と高濃度
基板12の表面の有機物を洗浄除去する。
次に、純水中にて洗浄した後、HCl:H2O2:H2O＝1:1:4,
80〜90℃混合液中に約10分浸漬し、基板表面に金属イオ
ン等の汚染を除去する。
80〜90℃混合液中に約10分浸漬し、基板表面に金属イオ
ン等の汚染を除去する。
この後に純水にて水洗し、例えばHF:H2Oの容積比1:50
のHF溶液中に浸漬し基板表面上に存在する自然酸化膜を
完全に除去し、酸化膜とともに酸化膜表面に存在する不
純物を完全に除去する。
のHF溶液中に浸漬し基板表面上に存在する自然酸化膜を
完全に除去し、酸化膜とともに酸化膜表面に存在する不
純物を完全に除去する。
更に、H2SO4:H2O2＝3:1液温80〜90℃の混合液に１分
程度浸漬する。これにより各基板11,12の接合面13,14の
表面上に15Å以下の膜厚が制御された酸化膜を形成す
る。この酸化膜の形成により接合面13,14の最表面に第
１図（ａ）の如くシラノール基（Si−OH）を形成し、接
合面13,14を親水性とした。
程度浸漬する。これにより各基板11,12の接合面13,14の
表面上に15Å以下の膜厚が制御された酸化膜を形成す
る。この酸化膜の形成により接合面13,14の最表面に第
１図（ａ）の如くシラノール基（Si−OH）を形成し、接
合面13,14を親水性とした。
そして、接合面13,14に残留するイオンを除去するた
め純水による浸漬流水洗浄を行なうとともに、基板11,1
2の接合面13,14上に形成した薄い酸化膜上に電荷を蓄え
るため15MΩ以上の比抵抗を持つ純水を基板11,12の接合
面13,14上に噴射しながら、接合面13上と接合面14と対
向する面とをスポンジ等の絶縁性材料で摩擦することに
より接合面13,14上に異なる電荷を蓄える。
め純水による浸漬流水洗浄を行なうとともに、基板11,1
2の接合面13,14上に形成した薄い酸化膜上に電荷を蓄え
るため15MΩ以上の比抵抗を持つ純水を基板11,12の接合
面13,14上に噴射しながら、接合面13上と接合面14と対
向する面とをスポンジ等の絶縁性材料で摩擦することに
より接合面13,14上に異なる電荷を蓄える。
さらに第２工程として水の比抵抗が17MΩ以上に達す
るまで、純水による浸漬流水洗浄によって基板11,12の
接合面13,14の不純物イオンを除去する脱イオン化を行
なう。
るまで、純水による浸漬流水洗浄によって基板11,12の
接合面13,14の不純物イオンを除去する脱イオン化を行
なう。
その後、約100℃の乾燥窒素による吹き付けを行なう
スピン乾燥を１分以上６分以下で行う。これにより、基
板11,12の接合面13,14に付着する水分子量を制御し、接
合面13,14の面粗度である約50Åと同程度の水分子の厚
さとした。
スピン乾燥を１分以上６分以下で行う。これにより、基
板11,12の接合面13,14に付着する水分子量を制御し、接
合面13,14の面粗度である約50Åと同程度の水分子の厚
さとした。
ここで基板11,12のスピン乾燥を約100℃において１分
以上６分以下としたのは第２図に示すように、乾燥時間
１分以下では接合面13,14に残留する水分が多く熱処理
後も接合面にSiO2として多く残留し界面抵抗が大きなも
のとなる一方、乾燥時間を６分以上にすると熱処理後の
界面抵抗のばらつきには大きな変化はないが、水分子の
厚さが薄すぎるため基板の接合率が低下してしまう。
以上６分以下としたのは第２図に示すように、乾燥時間
１分以下では接合面13,14に残留する水分が多く熱処理
後も接合面にSiO2として多く残留し界面抵抗が大きなも
のとなる一方、乾燥時間を６分以上にすると熱処理後の
界面抵抗のばらつきには大きな変化はないが、水分子の
厚さが薄すぎるため基板の接合率が低下してしまう。
次に第３工程として、低濃度基板11の接合面13と高濃
度基板12の接合面13同士を接合させ基板20とする。この
接合により、第１図（ｂ）の如く互いの接合面13,14に
存在するシラノール基が水分子15を介して接合し、接合
面13,14の粗さを補償することができる。さらに、基板1
1,12には第１工程によって異なる電荷が蓄えられている
ので、基板11,12の接合を容易に、かつ確実にすること
ができる。
度基板12の接合面13同士を接合させ基板20とする。この
接合により、第１図（ｂ）の如く互いの接合面13,14に
存在するシラノール基が水分子15を介して接合し、接合
面13,14の粗さを補償することができる。さらに、基板1
1,12には第１工程によって異なる電荷が蓄えられている
ので、基板11,12の接合を容易に、かつ確実にすること
ができる。
そして、この接合した基板20を約10Torr以下の真空雰
囲気中に静置させることにより乾燥させる。このとき、
そりを補償するため全体に10g重/cm2以上の荷重を加え
てもよい。
囲気中に静置させることにより乾燥させる。このとき、
そりを補償するため全体に10g重/cm2以上の荷重を加え
てもよい。
この基板20の真空乾燥を行なうことによって、基板1
1,12の接合面13,14に介在する水分子15を、接合面13,14
の周辺から真空雰囲気によって水分子15の沸点の低下に
より、確実に蒸発させることができる。
1,12の接合面13,14に介在する水分子15を、接合面13,14
の周辺から真空雰囲気によって水分子15の沸点の低下に
より、確実に蒸発させることができる。
この真空雰囲気の乾燥によって、シラノール基に介在
した水分子15を除去し、接合面13,14のシラノール基を
直接接合させる。
した水分子15を除去し、接合面13,14のシラノール基を
直接接合させる。
この後、第４工程として接合し一枚とした基板20を例
えば、窒素，アルゴン等の不活性ガス雰囲気、1100℃以
上の温度で１時間以上の熱処理を施すことにより、接合
界面のシラノール基の１部である酸素を基板20に拡散さ
せ第１図（ｃ）の如くSi−Siの結合を形成する。熱処理
温度としては第３図から明らかなように1100℃以上必要
である。
えば、窒素，アルゴン等の不活性ガス雰囲気、1100℃以
上の温度で１時間以上の熱処理を施すことにより、接合
界面のシラノール基の１部である酸素を基板20に拡散さ
せ第１図（ｃ）の如くSi−Siの結合を形成する。熱処理
温度としては第３図から明らかなように1100℃以上必要
である。
以上のような半導体基板の製造工程を採用することに
より、基板11,12の接合面に存在する50Å程度の面粗さ
も第２工程として基板11,12の水分子量を接合面13,14の
面粗度と同程度の厚さになるように制御することによっ
て、50Å程度の面粗さに対する補償が可能なためシリコ
ン同士の水素結合が基板全面に形成でき接合均一性を向
上させることが可能となる。
より、基板11,12の接合面に存在する50Å程度の面粗さ
も第２工程として基板11,12の水分子量を接合面13,14の
面粗度と同程度の厚さになるように制御することによっ
て、50Å程度の面粗さに対する補償が可能なためシリコ
ン同士の水素結合が基板全面に形成でき接合均一性を向
上させることが可能となる。
さらに第３工程において、基板11,12の界面に存在す
る水分子を真空中にて乾燥させるので、加熱による基板
の乾燥時にみられるような基板の鏡面から過剰な水分子
の蒸発による未接着部の発生、さらに乾燥雰囲気中での
基板の乾燥時にみられるような外気温等の影響による温
度制御の困難性等がない良好な基板11,12の接合を行な
うことができる。
る水分子を真空中にて乾燥させるので、加熱による基板
の乾燥時にみられるような基板の鏡面から過剰な水分子
の蒸発による未接着部の発生、さらに乾燥雰囲気中での
基板の乾燥時にみられるような外気温等の影響による温
度制御の困難性等がない良好な基板11,12の接合を行な
うことができる。
更に、接合面13,14の薄い酸化膜上に静電気により異
なる電荷を蓄えることにより基板11,12同士に静電力が
発生し、密着性が向上し接合均一性を向上させることが
可能となる。
なる電荷を蓄えることにより基板11,12同士に静電力が
発生し、密着性が向上し接合均一性を向上させることが
可能となる。
さらに、前記実施例による半導体基板の接合界面の抵
抗値は、非常に低いものであり、熱処理によって接合界
面が高濃度層の一部とすることによって、高濃度層自体
のもつ抵抗より接合界面の抵抗の方が低く、素子特性を
与える接合界面の影響を非常に小さくすることができ
る。
抗値は、非常に低いものであり、熱処理によって接合界
面が高濃度層の一部とすることによって、高濃度層自体
のもつ抵抗より接合界面の抵抗の方が低く、素子特性を
与える接合界面の影響を非常に小さくすることができ
る。
第４図は本発明の第２実施例を示す工程図である。
はじめに、第４図（ａ）の如く接合する低濃度基板41
の鏡面研磨された接合面42にダイシングまたはエッチン
グ等により周辺部まで到達した溝43を形成する。このと
き、本実施例では溝43の間隔L1は半導体装置の１単位で
ある半導体素子に切り出す単位の整数倍とすることによ
り、基板の接合後の素子形成を容易とし、さらには基板
表面に付着した水分子の抜けを良好にするため最大30mm
とした。
の鏡面研磨された接合面42にダイシングまたはエッチン
グ等により周辺部まで到達した溝43を形成する。このと
き、本実施例では溝43の間隔L1は半導体装置の１単位で
ある半導体素子に切り出す単位の整数倍とすることによ
り、基板の接合後の素子形成を容易とし、さらには基板
表面に付着した水分子の抜けを良好にするため最大30mm
とした。
その後、第４図（ｂ）の如く第１実施例と同様な第１
工程乃至第２図工程を施した後、溝43を形成した接合面
と高濃度基板44の接合面45とを接合し、第１実施例の第
３工程および第４工程を行なう。
工程乃至第２図工程を施した後、溝43を形成した接合面
と高濃度基板44の接合面45とを接合し、第１実施例の第
３工程および第４工程を行なう。
これにより低濃度基板41と高濃度基板44とを同時に有
し、かつ内部に溝49を有する半導体基板48が形成され
る。
し、かつ内部に溝49を有する半導体基板48が形成され
る。
このように接合面42,45に基板41,44の周辺部まで到達
した溝49を形成すると、第３工程の真空乾燥において、
基板41,44の界面に存在する水分子は外部へ抜けやすく
なるため従来の基板の接合時に発生する基板の未接着部
の発生の可能性を大幅に低減させることができる。
した溝49を形成すると、第３工程の真空乾燥において、
基板41,44の界面に存在する水分子は外部へ抜けやすく
なるため従来の基板の接合時に発生する基板の未接着部
の発生の可能性を大幅に低減させることができる。
その後、ラップ・ポリッシュにより第４図（ｄ）の如
く低濃度基板41を素子製作に必要な厚さにする。
く低濃度基板41を素子製作に必要な厚さにする。
その後、第４図（ｅ）の如く不純物をドープする等の
通常の素子製作工程に従って例えばバイポーラ素子50を
製作する。
通常の素子製作工程に従って例えばバイポーラ素子50を
製作する。
最後に、第４図（ｆ）の如く基板を溝49に沿ってダイ
シングし個々の半導体素子52とする。
シングし個々の半導体素子52とする。
このような製造法により半導体素子52を製造すれば、
基板41,44の接着時に発生する水分子は溝49を通って外
部へ放出しやすくなるため基板接合面の中央部での熱処
理時の水分子離脱による未接着部の発生する確率をさら
に小さくさせることができる。
基板41,44の接着時に発生する水分子は溝49を通って外
部へ放出しやすくなるため基板接合面の中央部での熱処
理時の水分子離脱による未接着部の発生する確率をさら
に小さくさせることができる。
また、溝43の間隔L1は半導体素子52にタイシングする
間隔の整数倍にしてあるため、半導体素子52の状態では
溝43はなくなり素子特性に影響を及ぼさない。
間隔の整数倍にしてあるため、半導体素子52の状態では
溝43はなくなり素子特性に影響を及ぼさない。
第５図は本発明の第３実施例を示す。第３実施例で
は、はじめに、接合する基板のうち低濃度基板55の鏡面
研磨面56にダイシングまたはエッチング等により溝61を
形成する。このとき、溝61の間隔L1は第２実施例と同様
に必要な半導体素子の長さの整数倍とする。また、溝61
の深さＤは半導体素子の低濃度層の必要とする厚さ以上
とする。
は、はじめに、接合する基板のうち低濃度基板55の鏡面
研磨面56にダイシングまたはエッチング等により溝61を
形成する。このとき、溝61の間隔L1は第２実施例と同様
に必要な半導体素子の長さの整数倍とする。また、溝61
の深さＤは半導体素子の低濃度層の必要とする厚さ以上
とする。
その後、第５図（ｂ）乃至（ｃ）の如く第１実施例ま
たは第２実施例と同様に、第１工程乃至第４工程を行な
い、各基板55,57を接合させ、半導体基板65を得る。
たは第２実施例と同様に、第１工程乃至第４工程を行な
い、各基板55,57を接合させ、半導体基板65を得る。
次に第５図（ｄ）の如く基板65のラップ・鏡面研磨
し、低濃度基板55の低濃度層を半導体素子設計に必要な
厚さにする。このとき、溝61は基板表面に露出する。そ
こで、第５図（ｅ）の如くCVD法，スパッタ，蒸着,SOG
等を採用し、溝61をSi,SiO2,Si3N4等の堆積物62によっ
て埋め、その後ラップポリッシュ、エッチバック等によ
り平坦化する。
し、低濃度基板55の低濃度層を半導体素子設計に必要な
厚さにする。このとき、溝61は基板表面に露出する。そ
こで、第５図（ｅ）の如くCVD法，スパッタ，蒸着,SOG
等を採用し、溝61をSi,SiO2,Si3N4等の堆積物62によっ
て埋め、その後ラップポリッシュ、エッチバック等によ
り平坦化する。
次に、さらに、第５図（ｆ）の如く通常の工程である
不純物のドープ等により半導体素子68を形成する。
不純物のドープ等により半導体素子68を形成する。
最後に第５図（ｇ）の如くダイシング等により各々の
チップを切り出すことによって個々に分離した半導体素
子70を得ることができる。
チップを切り出すことによって個々に分離した半導体素
子70を得ることができる。
第６図（ａ），（ｂ）は第2,第３実施例において形成
する溝43,61の形状を示したものである。第６図（ａ）
は縞状に形成したもの、第６図（ｂ）は格子状に形成し
ている。格子間隔L1及びL2は前述のごとく得られる半導
体素子のピッチの整数倍とする。
する溝43,61の形状を示したものである。第６図（ａ）
は縞状に形成したもの、第６図（ｂ）は格子状に形成し
ている。格子間隔L1及びL2は前述のごとく得られる半導
体素子のピッチの整数倍とする。
第３実施例を採用することにより、接合均一性の良好
な基板を得ることができるばかりでなく、溝61を基板表
面に露出させ、かつラップポリッシュおよびエッチング
バック等によって平坦化させたので、溝61の位置を明確
にすることができ、半導体素子70の形成時の位置決めを
容易とすることができる。
な基板を得ることができるばかりでなく、溝61を基板表
面に露出させ、かつラップポリッシュおよびエッチング
バック等によって平坦化させたので、溝61の位置を明確
にすることができ、半導体素子70の形成時の位置決めを
容易とすることができる。
前記実施例においては、Ｎ型により説明を行なった
が、低濃度基板，高濃度基板としてＮ型のみならずＰ型
でも構わない。また、接合する基板の組合せは低濃度Ｎ
型基板と高濃度Ｐ型基板又は低濃度Ｐ型基板と高濃度Ｎ
型基板でもよい。
が、低濃度基板，高濃度基板としてＮ型のみならずＰ型
でも構わない。また、接合する基板の組合せは低濃度Ｎ
型基板と高濃度Ｐ型基板又は低濃度Ｐ型基板と高濃度Ｎ
型基板でもよい。
また、前記実施例では半導体素子としてバイポーラ素
子を製作したがバイポーラ素子のみならず、高耐圧の絶
縁ゲート型素子、あるいはサイリスタ等どのような半導
体素子でもよい。
子を製作したがバイポーラ素子のみならず、高耐圧の絶
縁ゲート型素子、あるいはサイリスタ等どのような半導
体素子でもよい。
前記第３実施例において、第４工程を行なった後、半
導体基板65を酸化性雰囲気中に静置させ溝61の表面を酸
化させることにより、溝61の表面に保護膜を形成させて
もよい。
導体基板65を酸化性雰囲気中に静置させ溝61の表面を酸
化させることにより、溝61の表面に保護膜を形成させて
もよい。
本発明を採用することにより、基板間の接着が確実に
することができるので、接合界面抵抗が小さく、接合状
態の良好な基板を得ることができる。
することができるので、接合界面抵抗が小さく、接合状
態の良好な基板を得ることができる。
第１図は本発明の第１実施例の工程図、第２図は基板の
乾燥時間と界面抵抗との関係を示す特性図、第３図は熱
処理温度と界面抵抗との関係を示す特性図、第４図は本
発明の第２実施例の工程図、第５図は本発明の第３実施
例の工程図、第６図は第２実施例および第３実施例にお
いて形成する溝の形状を示す正面図である。 11……低濃度基板,12……高濃度基板,15……水分子。
乾燥時間と界面抵抗との関係を示す特性図、第３図は熱
処理温度と界面抵抗との関係を示す特性図、第４図は本
発明の第２実施例の工程図、第５図は本発明の第３実施
例の工程図、第６図は第２実施例および第３実施例にお
いて形成する溝の形状を示す正面図である。 11……低濃度基板,12……高濃度基板,15……水分子。
フロントページの続き (72)発明者 鶴田 和弘 愛知県西尾市下羽角町岩谷14番地 株式 会社日本自動車部品総合研究所内 (72)発明者 服部 正 愛知県西尾市下羽角町岩谷14番地 株式 会社日本自動車部品総合研究所内 (72)発明者 山岡 正美 愛知県刈谷市昭和町１丁目１番地 日本 電装株式会社内 (56)参考文献 特開 昭61−183916（ＪＰ，Ａ) 特開 昭63−156312（ＪＰ，Ａ)
Claims (3)
- 【請求項１】２枚の半導体基板の研磨された接合面を親
水性とする第１工程と、 この接合面の粗面度と同程度の厚さの水分子を付着させ
る第２工程と、 前記２枚の半導体基板の前記接合面同士を前記水分子を
介して接合する第３工程と、 この接合された半導体基板を真空中にて乾燥させ、前記
水分子を除去する第４工程と、 前記接合された半導体基板に熱処理を施す第５工程と を有することを特徴とする半導体装置の製造方法。 - 【請求項２】前記第１工程は、前記２枚の半導体基板の
前記研磨された各接合面を洗浄し、前記各接合面に酸化
膜を形成して前記各接合面にシラノール基を設けること
により、前記各接合面を親水性とする工程であり、 前記第２工程は、前記各接合面に設けられた前記シラノ
ール基に、前記各接合面の粗面度と同程度の厚さの水分
子を水素結合にて結合させる工程であることを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】前記第１工程は、前記各接合面に互いに異
なる極性の電荷を与える工程を更に有し、 前記第３の工程は、前記２枚の半導体基板の前記接合面
同士を前記水分子及び前記電荷を介して接合させる工程
であることを特徴とする請求項１乃至請求項２記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19844288A JP2671419B2 (ja) | 1988-08-09 | 1988-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19844288A JP2671419B2 (ja) | 1988-08-09 | 1988-08-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0246722A JPH0246722A (ja) | 1990-02-16 |
| JP2671419B2 true JP2671419B2 (ja) | 1997-10-29 |
Family
ID=16391156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19844288A Expired - Fee Related JP2671419B2 (ja) | 1988-08-09 | 1988-08-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671419B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015000527A1 (de) * | 2013-07-05 | 2015-01-08 | Ev Group E. Thallner Gmbh | Verfahren zum bonden von metallischen kontaktflächen unter lösen einer auf einer der kontaktflächen aufgebrachten opferschicht in mindestens einer der kontaktflächen |
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| JPH07292607A (ja) * | 1994-04-22 | 1995-11-07 | Motonosuke Arai | 道路橋の継目部構造及びその構築方法 |
| JP2635930B2 (ja) * | 1994-06-08 | 1997-07-30 | 元之助 新井 | 道路橋の継目部構造の構築方法 |
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| JP2011181632A (ja) * | 2010-02-26 | 2011-09-15 | Tokyo Electron Ltd | 接合方法、プログラム及びコンピュータ記憶媒体 |
| JP6232667B2 (ja) * | 2013-06-25 | 2017-11-22 | ボンドテック株式会社 | 基板接合方法 |
| JP6040123B2 (ja) * | 2013-08-23 | 2016-12-07 | 東京エレクトロン株式会社 | 接合方法および接合システム |
| EP4362064A1 (en) * | 2021-06-30 | 2024-05-01 | Daikin Industries, Ltd. | Method for producing multilayer body, and multilayer body |
-
1988
- 1988-08-09 JP JP19844288A patent/JP2671419B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015000527A1 (de) * | 2013-07-05 | 2015-01-08 | Ev Group E. Thallner Gmbh | Verfahren zum bonden von metallischen kontaktflächen unter lösen einer auf einer der kontaktflächen aufgebrachten opferschicht in mindestens einer der kontaktflächen |
| US9640510B2 (en) | 2013-07-05 | 2017-05-02 | Ev Group E. Thallner Gmbh | Method for bonding metallic contact areas with solution of a sacrificial layer applied on one of the contact areas |
| EP3301706A1 (de) * | 2013-07-05 | 2018-04-04 | EV Group E. Thallner GmbH | Verfahren zum bonden von teilweise metallischen kontaktflächen zweier substrate mittels mehrerer übereinander aufgebrachter opferschichten, bevorzugt einer festen opferschicht und einer flüssigen opferschicht |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0246722A (ja) | 1990-02-16 |
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