JP2665517B2 - Termination circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、終端回路に関するもので、例えば、高速
ディジタルシステム等を構成する複数のデバイス（装
置）を結合するバス（信号母線）等の終端回路に利用し
て特に有効な技術に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a termination circuit, for example, a termination of a bus (signal bus) connecting a plurality of devices (apparatuses) constituting a high-speed digital system or the like. The present invention relates to a technique particularly effective for use in a circuit.
第９図に例示されるように、複数のデバイスDV1〜DVm
と、これらのデバイスを有機的に結合するバスBUSとを
備える高速ディジタルシステム等がある。また、高速デ
ィジタルシステム等において、バスBUSにおける信号の
反射やリンギング等を防止するために設けられる終端回
路TCがある。As illustrated in FIG. 9, a plurality of devices DV1 to DVm
And a high-speed digital system having a bus BUS for organically coupling these devices. In a high-speed digital system or the like, there is a termination circuit TC provided to prevent signal reflection, ringing, and the like on the bus BUS.
従来の終端回路TCは、第９図に例示されるように、バ
スBUSを構成する信号線B0〜Bnと所定の終端電圧VTとの
間に設けられこれらの信号線のインピーダンスを整合す
べく所定の抵抗値を持つように設計された複数の終端抵
抗R5〜R6を含む。Conventional termination circuit TC, as illustrated in FIG. 9, in order to match the impedance of these signal lines provided between the signal line B0~Bn a predetermined terminal voltage V T that comprise bus BUS It includes a plurality of termination resistors R5 to R6 designed to have a predetermined resistance value.
終端回路については、例えば、1988年３月、（株）日
立製作所発行の『日立TTLデータブックHD74/74S/74LS/7
4AS/75/26/29シリーズ』第736頁〜第742頁ならびに1988
年３月、（株）日立製作所発行の『日立高速CMOSロジッ
クHD74ACシリーズ』第27頁〜第28頁に記載されている。For the termination circuit, see, for example, “Hitachi TTL Data Book HD74 / 74S / 74LS / 7” issued by Hitachi, Ltd. in March 1988.
4AS / 75/26/29 Series, pp. 736-742 and 1988
"Hitachi High Speed CMOS Logic HD74AC Series" published by Hitachi, Ltd., March 27, pp. 27-28.
高速ディジタルシステム等の高集積化と低消費電力化
が進む中、本願発明者等は、上記に記載されるような固
定抵抗による従来の終端回路に次のような問題点がある
ことを明らかにした。すなわち、上記終端回路は、前述
のように、バスBUSを構成する信号線B0〜Bnと所定の終
端電圧VTとの間に設けられる複数の終端抵抗R5〜R6を含
み、上記終端電圧VTは、例えば＋5Vのような回路の電源
電圧とされる。したがって、交流的に見た場合、終端抵
抗R5〜R6のインピーダンス整合効果により、各信号線に
おける信号の反射は抑制されるが、直流的に見た場合、
例えば各信号線を伝達される信号がロウレベルに固定さ
れる間、終端抵抗R5〜R6を介して無駄な消費電流が流さ
れる。このため、特にCMOS（相補型MOS）論理ゲート回
路を基本構成とするTTL（Transistor Transistor Logi
c）インタフェースの高速ディジタルシステム等におい
て、その低消費電力化が制限される。また、終端抵抗自
体の発熱により、終端回路TCを高速ディジタルシステム
を構成する各デバイスと共通の半導体基板上に形成する
ことが困難となり、システムの実装効率が低下する。With the progress of high integration and low power consumption of high-speed digital systems and the like, the present inventors have clarified that the following problems exist in the conventional termination circuit using the fixed resistor as described above. did. That is, the termination circuit, as described above, includes a plurality of termination resistors R5~R6 provided between the signal line B0~Bn a predetermined terminal voltage V T that comprise bus BUS, the terminal voltage V T Is the power supply voltage of the circuit, for example, + 5V. Therefore, when viewed in terms of AC, reflection of signals in each signal line is suppressed due to the impedance matching effect of the terminating resistors R5 to R6, but when viewed in terms of DC,
For example, while the signal transmitted through each signal line is fixed at a low level, unnecessary current consumption flows through the terminating resistors R5 to R6. For this reason, in particular, a TTL (Transistor Transistor Logi) based on a CMOS (Complementary MOS) logic gate circuit
c) In a high-speed digital system with an interface, reduction in power consumption is limited. Further, the heat generated by the terminating resistor itself makes it difficult to form the terminating circuit TC on a common semiconductor substrate with each device constituting the high-speed digital system, thereby lowering the mounting efficiency of the system.
この発明の目的は、終端抵抗による無駄な電力消費を
抑制した終端回路を提供することにある。この発明の他
の目的は、終端回路を含む高速ディジタルシステム等の
低消費電力化を図り、その実装効率を高めることにあ
る。An object of the present invention is to provide a termination circuit that suppresses wasteful power consumption by a termination resistor. Another object of the present invention is to reduce the power consumption of a high-speed digital system or the like including a terminating circuit and to increase the mounting efficiency.
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
終端回路を、信号線を介して伝達される信号の論理レベ
ルを識別するレベル判定回路と、信号線とこれらの信号
線を介して伝達される信号のハイレベル及びロウレベル
に近接した電位とされる第１及び第２の終端電圧供給点
との間にそれぞれ設けられ上記レベル判定回路の出力信
号に従って選択的に有効とされる第１及び第２の抵抗手
段とを基本として構成する。The outline of a typical invention disclosed in the present application will be briefly described as follows. That is,
The terminating circuit is set to a level determining circuit for identifying a logical level of a signal transmitted through the signal line, and to a potential close to the signal line and high and low levels of the signal transmitted through these signal lines. The first and second resistance means are provided between the first and second termination voltage supply points, respectively, and are selectively enabled according to the output signal of the level determination circuit.
上記した手段によれば、信号線が対応する終端抵抗を
介して結合される終端電圧供給点の電位を、信号の論理
レベルに近接した電位に選択的に切り換え、上記終端抵
抗による無駄な電力消費を抑制することができる。これ
により、終端回路の発熱量を抑え、終端回路を上記信号
線に結合されるデバイスと共通の半導体基板上に形成す
ることができる。その結果、終端回路を含む高速ディジ
タルシステム等の低消費電力化を図り、その実装効率を
高めることができる。According to the above-described means, the potential of the termination voltage supply point to which the signal line is coupled via the corresponding termination resistor is selectively switched to a potential close to the logic level of the signal, and wasteful power consumption by the termination resistor is reduced. Can be suppressed. Thus, the amount of heat generated by the termination circuit can be suppressed, and the termination circuit can be formed on the same semiconductor substrate as the device coupled to the signal line. As a result, it is possible to reduce the power consumption of a high-speed digital system or the like including a termination circuit, and to improve the mounting efficiency.
〔実施例１〕 第１図には、この発明が適用された終端回路の第１の
実施例の回路図が示されている。また、第８図には、第
１図の終端回路を含む高速ディジタルシステムの一実施
例の接続図が示され、第３図には、第１図の終端回路及
びその周辺部における一実施例の信号波形図が示されて
いる。これらの図をもとに、この実施例の終端回路及び
高速ディジタルシステムの構成と動作の概要ならびにそ
の特徴について説明する。なお、以下の回路図におい
て、そのチャンネル（バックゲート）部に矢印が付加さ
れるMOSFET（金属酸化物半導体型電界効果トランジス
タ。この実施例では、MOSFETをして絶縁ゲート型電界効
果トランジスタの総称とする）はＰチャンネルMOSFETで
あって、矢印の付加されないＮチャンネルMOSFETと区別
して示される。Embodiment 1 FIG. 1 is a circuit diagram of a first embodiment of a termination circuit to which the present invention is applied. FIG. 8 is a connection diagram of one embodiment of the high-speed digital system including the termination circuit of FIG. 1, and FIG. 3 is an embodiment of the termination circuit of FIG. Is shown in FIG. With reference to these drawings, an outline of the configuration and operation of the termination circuit and the high-speed digital system of this embodiment and the features thereof will be described. In the following circuit diagrams, a MOSFET (metal oxide semiconductor type field effect transistor) in which an arrow is added to the channel (back gate) portion. In this embodiment, the MOSFET is a generic name of an insulated gate type field effect transistor. ) Is a P-channel MOSFET, which is distinguished from an N-channel MOSFET without an arrow.
第８図において、高速ディジタルシステムは、特に制
限されないが、バスBUSを介して結合されるｍ個のデバ
イス（装置）DV1〜DVmを備える。バスBUSは、特に制限
されないが、ｎ＋１本の信号線B0〜Bnからなり、各信号
線は電気的に遮蔽される。この実施例において、バスBU
Sの各信号線を介して伝達される信号は、特に制限され
ないが、TTLレベルとされる。したがって、各信号のハ
イレベルは、例えば＋5Vのような回路の電流電圧とさ
れ、そのロウレベルは、0Vのような回路の接地電位とさ
れる。In FIG. 8, the high-speed digital system includes, but is not limited to, m devices (devices) DV1 to DVm coupled via a bus BUS. The bus BUS includes, but is not limited to, n + 1 signal lines B0 to Bn, and each signal line is electrically shielded. In this embodiment, the bus BU
The signal transmitted through each signal line of S is not particularly limited, but is at the TTL level. Therefore, the high level of each signal is a current voltage of the circuit such as + 5V, for example, and the low level is a ground potential of the circuit such as 0V.
デバイスDV1〜DVmは、特に制限されないが、第８図に
例示されるように、バスBUSの信号線B0〜Bnに対応して
設けられるｎ＋１個の入力バッファIB10〜IB1nないしIB
m0〜IBmnならびに出力バッファOB10〜OB1nないしOBm0〜
OBmnを備える。この実施例において、デバイスDV1〜DVm
は、特に制限されないが、単結晶シリコンからなる個別
の半導体基板上にそれぞれ形成される。また、デバイス
DV1〜DVmは、さらに、バスBUSの各信号線に対応して設
けられ対応するデバイスと同一の半導体基板上に形成さ
れるｎ＋１個の終端回路TC10〜TC1nないしTCm0〜TCmnを
備える。これらの終端回路は、第８図に実線又は点線で
例示されるように、マスタースライスあるいは図示され
ない制御回路から供給される制御信号により選択的に有
効とされる。すなわち、第８図の実施例では、特に制限
されないが、デバイスDV1に含まれる終端回路TC10〜TC1
nのみが有効とされ、デバイスDV2〜DVmに含まれる終端
回路TC20〜TC2nないしTCm0〜TCmnは無効とされる。The devices DV1 to DVm are not particularly limited, but as illustrated in FIG. 8, n + 1 input buffers IB10 to IB1n to IB provided corresponding to the signal lines B0 to Bn of the bus BUS.
m0 to IBmn and output buffers OB10 to OB1n to OBm0 to
Equipped with OBmn. In this embodiment, the devices DV1 to DVm
Although not particularly limited, are formed on individual semiconductor substrates made of single crystal silicon. Also device
DV1 to DVm further include (n + 1) termination circuits TC10 to TC1n to TCm0 to TCmn provided corresponding to each signal line of the bus BUS and formed on the same semiconductor substrate as the corresponding device. These termination circuits are selectively enabled by a control signal supplied from a master slice or a control circuit (not shown) as exemplified by a solid line or a dotted line in FIG. That is, in the embodiment of FIG. 8, the terminal circuits TC10 to TC1 included in the device DV1 are not particularly limited.
Only n is made valid, and the terminating circuits TC20 to TC2n to TCm0 to TCmn included in the devices DV2 to DVm are made invalid.
デバイスDV1〜DVmの出力バッファOB10〜OB1nないしOB
m0〜OBmnは、特に制限されないが、各デバイスの制御回
路から供給される図示されない出力制御信号に従って、
選択的に動作状態とされる。この動作状態において、各
出力バッファは、各デバイスの図示されない前段回路か
ら供給される内部出力データdo10〜do1nないしdom0〜do
mnに従ったTTLレベルの出力信号を形成し、バスBUSの対
応する信号線B0〜Bnに送出する。Output buffers OB10 to OB1n to OB of devices DV1 to DVm
m0 to OBmn are not particularly limited, but according to an output control signal (not shown) supplied from a control circuit of each device.
The operation state is selectively set. In this operation state, each output buffer outputs internal output data do10 to do1n to dom0 to do
A TTL level output signal according to mn is formed and sent to the corresponding signal lines B0 to Bn of the bus BUS.
一方、デバイスDV1〜DVmの入力バッファIB10〜IB1nな
いしIBm0〜IBmnは、出力装置となる他のデバイスからバ
スBUSの対応する信号線B0〜Bnを介して伝達される信号
を取り込み、内部入力データdi10〜di1nないしdim0〜di
mnを形成して、各デバイスの図示されない後段回路に供
給する。この実施例において、入力バッファIB10〜IB1n
ないしIBm0〜IBmnは、特に制限されないが、それぞれ対
応する終端回路TC10〜TC1nないしTCm0〜TCmnのレベル判
定回路として兼用される。On the other hand, the input buffers IB10 to IB1n to IBm0 to IBmn of the devices DV1 to DVm capture signals transmitted from the other devices serving as output devices via the corresponding signal lines B0 to Bn of the bus BUS, and input the internal input data di10. ~ Di1n or dim0 ~ di
mn is formed and supplied to a subsequent circuit (not shown) of each device. In this embodiment, the input buffers IB10 to IB1n
Although IBm0 to IBmn are not particularly limited, they are also used as level determination circuits of the corresponding termination circuits TC10 to TC1n to TCm0 to TCmn.
デバイスDV1〜DVmの終端回路TC10〜TC1nないしTCm0〜
TCmnは、特に制限されないが、第１図の終端回路TC10に
代表して示されるように、入力端子すなわちバスBUSの
対応する信号線B0等と終端電圧VT（第１の終端電圧供給
点）との間に直列形態に設けられる終端抵抗R1（第１の
抵抗手段）及びＰチャンネルMOSFETQ1（第１のスイッチ
手段）と、上記信号線B0等と回路の接地電位（第１の終
端電圧供給点）との間に直列形態に設けられる終端抵抗
R2（第２の抵抗手段）及びＮチャンネルMOSFETQ11（第
２のスイッチ手段）とを含む。この実施例において、上
記第１の終端電圧供給点すなわち終端電圧VTは、特に制
限されないが、信号線B0等を介して伝達される信号のハ
イレベルに近接した電位、つまり＋5Vのような回路の電
源電圧とされ、上記第１の終端電圧供給点すなわち回路
の接地電位は、信号線B0等を介して伝達される信号のロ
ウレベルに近接した電位、つまり0Vとされる。また、終
端抵抗R1の抵抗値及びMOSFETQ1のオン状態における抵抗
値の合計ならびに終端抵抗R2の抵抗値及びMOSFETQ11の
オン状態における抵抗値の合計は、対応する信号線B0等
の特性インピーダンスとほぼ等しくなるように設計され
る。その結果、MOSFETQ1又はQ11のいずれかがオン状態
とされ終端抵抗R1又はR2のいずれかが結合されること
で、バスBUSのインピーダンス整合が実現され、信号線B
0等を介して伝達される信号の反射及びリンギング等が
最小値となるべく抑制される。Termination circuits TC10 to TC1n to TCm0 to device DV1 to DVm
Although not particularly limited, TCmn is, as represented by the terminating circuit TC10 in FIG. 1, an input terminal, that is, a corresponding signal line B0 of the bus BUS and a terminating voltage V T (first terminating voltage supply point). , A terminating resistor R1 (first resistor means) and a P-channel MOSFET Q1 (first switch means) provided in series between the signal line B0 and the ground potential of the circuit (first terminating voltage supply point). ) And a terminating resistor provided in series between
R2 (second resistance means) and an N-channel MOSFET Q11 (second switch means). In this embodiment, the first terminal voltage supply point, that is, the terminal voltage VT is not particularly limited, but is a potential close to the high level of a signal transmitted via the signal line B0 or the like, that is, a circuit such as + 5V. The first terminal voltage supply point, that is, the ground potential of the circuit is a potential close to the low level of a signal transmitted via the signal line B0 or the like, that is, 0V. In addition, the sum of the resistance value of the termination resistor R1 and the resistance value of the MOSFET Q1 in the ON state, and the sum of the resistance value of the termination resistor R2 and the resistance value of the MOSFET Q11 in the ON state are substantially equal to the characteristic impedance of the corresponding signal line B0 and the like. Designed to be. As a result, either the MOSFET Q1 or Q11 is turned on and either of the terminating resistors R1 or R2 is coupled, thereby achieving impedance matching of the bus BUS and the signal line B.
The reflection and ringing of a signal transmitted via 0 or the like are suppressed to a minimum value.
各終端回路のMOSFETQ1のゲートには、特に制限されな
いが、対応するレベル判定回路つまり入力バッファIB10
等の出力信号すなわち対応する内部入力データdi10等の
遅延回路DL1による遅延信号n1が供給される。同様に、
各終端回路のMOSFETQ11のゲートには、特に制限されな
いが、上記内部入力データdi10等の遅延回路DL2による
遅延信号n2が供給される。ここで、上記遅延回路DL1及
びDL2は、特に制限されないが、信号線B0等を介して伝
達される信号のレベルが反転されるとき、受信端におけ
る信号のリンギング等がほぼ収束するまでに必要な最小
時間に相当する所定の遅延時間を持つように設計され
る。Although not particularly limited, the gate of the MOSFET Q1 of each termination circuit has a corresponding level determination circuit, that is, an input buffer IB10.
And so on, that is, a delay signal n1 by the delay circuit DL1 such as the corresponding internal input data di10 is supplied. Similarly,
Although not particularly limited, the gate of the MOSFET Q11 of each termination circuit is supplied with a delay signal n2 from the delay circuit DL2 such as the internal input data di10. Here, the delay circuits DL1 and DL2 are not particularly limited. However, when the level of the signal transmitted via the signal line B0 or the like is inverted, it is necessary that the ringing of the signal at the receiving end substantially converge. It is designed to have a predetermined delay time corresponding to the minimum time.
これらのことから、第３図の当初に示されるように、
例えば出力装置となるデバイスDVmの出力バッファOBm0
からバスBUSの信号線B0を介して伝達される信号がハイ
レベルに落ち着いているとき、入力装置となるデバイス
DV1の入力バッファIB10の出力信号すなわち内部入力デ
ータdi10はロウレベルとされ、遅延回路DL1及びDL2の出
力信号n1及びn2はともにロウレベルとされる。したがっ
て、終端回路TC10では、MOSFETQ1がオン状態、またMOSF
ETQ11がオフ状態となり、対応する信号線B0が、終端抵
抗R1及びMOSFETQ1を介して終端電圧VTに結合される。前
述のように、終端電圧VTは、上記信号のハイレベルに近
接した電位すなわち回路の電源電圧とされる。その結
果、終端抵抗R1に流される電流I1は、信号線B0等のイン
ピーダンス整合を保持しつつ、ほぼゼロに削減される。From these, as shown at the beginning of FIG. 3,
For example, the output buffer OBm0 of the device DVm serving as the output device
When the signal transmitted from the bus BUS via the signal line B0 is settled at a high level, the device serving as an input device
The output signal of the input buffer IB10 of DV1, that is, the internal input data di10 is at a low level, and the output signals n1 and n2 of the delay circuits DL1 and DL2 are both at a low level. Therefore, in the termination circuit TC10, the MOSFET Q1 is turned on,
ETQ11 is turned off, the corresponding signal line B0 is coupled to a termination voltage V T through the termination resistor R1 and MOSFETs Q1. As described above, the termination voltage VT is a potential close to the high level of the signal, that is, the power supply voltage of the circuit. As a result, the current I1 flowing through the terminating resistor R1 is reduced to almost zero while maintaining the impedance matching of the signal line B0 and the like.
次に、上記デバイスDVmの出力バッファOBm0から信号
線B0を介して伝達される信号がロウレベルに変化される
と、内部入力データdi10はハイレベルに変化され、遅延
回路DL1及びDL2の出力信号n1及びn2が、信号線B0におけ
る信号のリンギング等が収束しうる所定の遅延時間Tdが
経過した時点で、ハイレベルに変化される。これによ
り、終端回路TC10のMOSFETQ1がオフ状態となり、代わっ
てMOSFETQ11がオン状態となる。このため、信号線B0
は、終端抵抗R2及びMOSFETQ11を介して、回路の接地電
位に結合される。前述のように、回路の接地電位は、上
記信号のロウレベルに相当する。その結果、終端抵抗R1
に流される電流I1は、遮断される。また、終端抵抗R2に
流される電流I2は、上記遅延時間Tdに相当する期間だけ
一時的に大きな値とされ、その後ほぼゼロに抑制され
る。この間、信号線B0等のインピーダンス整合は保持さ
れる。Next, when the signal transmitted from the output buffer OBm0 of the device DVm via the signal line B0 changes to low level, the internal input data di10 changes to high level, and the output signals n1 and n1 of the delay circuits DL1 and DL2. n2 is changed to a high level when a predetermined delay time Td, at which ringing or the like of the signal on the signal line B0 can converge, has elapsed. As a result, the MOSFET Q1 of the termination circuit TC10 is turned off, and the MOSFET Q11 is turned on instead. Therefore, the signal line B0
Is coupled to the ground potential of the circuit via the terminating resistor R2 and the MOSFET Q11. As described above, the ground potential of the circuit corresponds to the low level of the signal. As a result, the termination resistor R1
Is cut off. Further, the current I2 flowing through the terminating resistor R2 is temporarily set to a large value only for a period corresponding to the delay time Td, and is thereafter suppressed to almost zero. During this time, the impedance matching of the signal line B0 and the like is maintained.
一方、デバイスDVmの出力バッファOBm0から信号線B0
を介して伝達される信号がハイレベルに戻されると、内
部入力データdi10はロウレベルに変化され、遅延回路DL
1及びDL2の出力信号n1及びn2が、上記遅延時間Tdが経過
した時点で、ロウレベルに変化される。これにより、終
端回路TC10のMOSFETQ1が再度オン状態となり、MOSFETQ1
1がオフ状態となる。このため、信号線B0は、終端抵抗R
1及びMOSFETQ1を介して、再度終端電圧VTに結合され
る。その結果、終端抵抗R2に流される電流I2は、遮断さ
れる。また、終端抵抗R1に流される電流はI1は、上記遅
延時間Tdに相当する期間だけ一時的に大きな値とされ、
その後ほぼゼロに抑制される。この間、信号線B0等のイ
ンピーダンス整合は保持される。On the other hand, from the output buffer OBm0 of the device DVm, the signal line B0
Is returned to the high level, the internal input data di10 is changed to the low level, and the delay circuit DL
The output signals n1 and n2 of 1 and DL2 are changed to low level when the delay time Td has elapsed. As a result, the MOSFET Q1 of the termination circuit TC10 is turned on again, and the MOSFET Q1
1 turns off. Therefore, the signal line B0 is connected to the terminating resistor R
Through 1 and MOSFETs Q1, it is coupled to a termination voltage V T again. As a result, the current I2 flowing through the terminating resistor R2 is cut off. Further, the current flowing through the terminating resistor R1 has a temporarily large value I1 for a period corresponding to the delay time Td,
Thereafter, it is suppressed to almost zero. During this time, the impedance matching of the signal line B0 and the like is maintained.
以上のように、この実施例の高速ディジタルシステム
は、バスBUSを介して結合されるｍ個のデバイスDV1〜DV
mを備え、各デバイスは、選択的に有効とされる終端回
路TC10〜TC1nないしTCm0〜TCmnをそれぞれ含む。この実
施例において、各終端回路は、バスBUSを構成する信号
線B0〜Bnと終端電圧VT又は回路の接地電位との間に直列
形態に設けられる終端抵抗R1及びMOSFETQ1ならびに終端
抵抗R2及びMOSFETQ11をそれぞれ含む。また、上記MOSFE
TQ1及びQ11は、対応する信号線B0〜Bmを介して伝達され
る信号の論理レベルに応じて選択的にオン状態とされ
る。つまり、この実施例の高速ディジタルシステムで
は、信号線B0〜Bnが終端抵抗を介して結合される終端電
圧供給点の電位が、実質的に伝達される信号の論理レベ
ルに従って選択的に切り換えられ、これによって、バス
BUSのインピーダンス整合を図りつつ、終端抵抗に流さ
れる無駄な消費電流を抑制することができる。このた
め、終端回路における発熱量を抑制し、これらの終端回
路を対応するデバイスとともに共通の半導体基板上に形
成することができる。その結果、終端回路を含む高速デ
ィジタルシステムの低消費電力化を図りつつ、その実装
効率を高めることができる。As described above, the high-speed digital system according to this embodiment includes m devices DV1 to DV coupled via the bus BUS.
m, and each device includes a selectively enabled termination circuit TC10 to TC1n to TCm0 to TCmn, respectively. In this embodiment, each termination circuit terminating resistors R1 and MOSFETQ1 and terminating resistors R2 and provided in series between the ground potential of the signal line B0~Bn a termination voltage V T or circuits constituting the bus BUS MOSFET Q11 Respectively. In addition, the above MOSFE
TQ1 and Q11 are selectively turned on in accordance with the logic levels of signals transmitted via corresponding signal lines B0 to Bm. That is, in the high-speed digital system of this embodiment, the potential of the termination voltage supply point to which the signal lines B0 to Bn are coupled via the termination resistor is selectively switched in accordance with the logical level of the substantially transmitted signal, This allows the bus
It is possible to suppress unnecessary waste current flowing through the terminating resistor while achieving impedance matching of the BUS. For this reason, the amount of heat generated in the terminal circuits can be suppressed, and these terminal circuits can be formed on a common semiconductor substrate together with the corresponding devices. As a result, it is possible to improve the mounting efficiency of the high-speed digital system including the termination circuit while reducing the power consumption.
〔実施例２及び実施例３〕 第２図及び第４図には、この発明が適用された終端回
路の第２及び第３の実施例の回路図がそれぞれ示されて
いる。以下の実施例は、基本的に上記第１の実施例を路
襲するものであるため、これと異なる部分についてのみ
説明を追加する。[Embodiment 2 and Embodiment 3] FIGS. 2 and 4 are circuit diagrams of termination circuits according to second and third embodiments of the present invention, respectively. The following embodiments basically follow the above-described first embodiment, and therefore, a description will be added only for portions different from the first embodiment.
第２図において、終端回路TC10等は、特に制限されな
いが、入力端子すなわちバスBUSの対応する信号線B0等
とノードn3との間に設けられる１個の終端抵抗R3をそれ
ぞれ含む。このノードn3は、さらにＰチャンネルMOSFET
Q2（第１のスイッチ手段）を介して終端電圧VT（第１の
終端電圧供給点）に結合され、またＮチャンネルMOSFET
Q12（第２のスイッチ手段）を介して回路の接地電位
（第２の終端電圧供給点）に結合される。In FIG. 2, the terminating circuit TC10 and the like include, but are not limited to, one terminating resistor R3 provided between the input terminal, that is, the corresponding signal line B0 of the bus BUS and the node n3. This node n3 is a P-channel MOSFET
An N-channel MOSFET coupled to a termination voltage V T (first termination voltage supply point) via Q2 (first switch means).
It is coupled to the circuit ground potential (second termination voltage supply point) via Q12 (second switch means).
上記MOSFETQ2のゲートには、対応するレベル判定回路
つまり入力バッファIB10等の出力信号すなわち内部入力
データdi10等の遅延回路DL3による遅延信号が供給さ
れ、MOSFETQ12のゲートには、上記内部入力データdi10
等の遅延回路DL4による遅延信号が供給される。これに
より、MOSFETQ2及びQ12は、上記第１の実施例のMOSFETQ
1及びQ11と対応して選択的にオン状態となり、バスBUS
の対応する信号線B0等を、終端抵抗R3を介して終端電圧
VT又は回路の接地電位に選択的に結合する。The gate of the MOSFET Q2 is supplied with a corresponding level judgment circuit, that is, an output signal of the input buffer IB10 or the like, that is, a delay signal from the delay circuit DL3 such as the internal input data di10, and the gate of the MOSFET Q12 is supplied with the internal input data di10.
The delay signal from the delay circuit DL4 is supplied. As a result, the MOSFETs Q2 and Q12 are connected to the MOSFET Q2 of the first embodiment.
It is selectively turned on in response to 1 and Q11, and the bus BUS
The corresponding signal line B0, etc., to the termination voltage via the termination resistor R3.
Selectively coupled to ground potential in V T or circuit.
つまり、この実施例の終端回路では、上記第１の実施
例に含まれる終端抵抗R1及びR2すなわち第１及び第２の
抵抗手段が、１個の終端抵抗R3に共通化される。その結
果、終端回路の簡素化を図りつつ、第１の実施例と同様
な効果を得ることができるものとされる。That is, in the termination circuit of this embodiment, the termination resistors R1 and R2 included in the first embodiment, that is, the first and second resistance means are shared by one termination resistor R3. As a result, the same effects as in the first embodiment can be obtained while simplifying the termination circuit.
一方、第４図の実施例では、上記第２図の実施例に含
まれる遅延回路DL3及びDL4が、１個の遅延回路DL5に置
き換えられる。また、MOSFETQ2に相当するMOSFETQ3（第
１のスイッチ手段）のゲートとMOSFETQ12に相当するMOS
FETQ13（第２のスイッチ手段）のゲートが共通結合さ
れ、これによってMOSFETQ3及びQ13が実質的なCMOSイン
バータ回路形態とされる。その結果、この実施例の終端
回路では、さらに回路の簡素化を図りつつ、上記第２の
実施例と同様な効果を得ることができるものとされる。On the other hand, in the embodiment of FIG. 4, the delay circuits DL3 and DL4 included in the embodiment of FIG. 2 are replaced by one delay circuit DL5. The gate of the MOSFET Q3 (first switch means) corresponding to the MOSFET Q2 and the MOS corresponding to the MOSFET Q12
The gates of the FET Q13 (second switch means) are commonly coupled, thereby placing the MOSFETs Q3 and Q13 in a substantially CMOS inverter circuit configuration. As a result, in the termination circuit of this embodiment, the same effect as that of the second embodiment can be obtained while further simplifying the circuit.
〔実施例４〕 第５図には、この発明が適用された終端回路の第４の
実施例の回路図が示されている。Fourth Embodiment FIG. 5 is a circuit diagram of a fourth embodiment of a termination circuit to which the present invention is applied.
第５図において、終端回路TC10等は、特に制限されな
いが、入力端子すなわちバスBUSの信号線B0等と終端電
圧VTとの間に設けられるＮチャンネルMOSFETQ14と、上
記信号線B0等と回路の接地電位との間に設けられるもう
１個のＮチャンネルMOSFETQ15とをそれぞれ含む。これ
らのMOSFETQ14及びQ15は、それぞれがオン状態とされる
とき、信号線B0等の特性インピーダンスに相当する抵抗
値を持つように設計される。In Figure 5, the like termination circuit TC10, is not particularly limited, and N-channel MOSFETQ14 provided between the signal line B0 or the like and the terminal voltage V T of the input terminals or bus BUS, the signal line B0 and the like and the circuit And another N-channel MOSFET Q15 provided between the power supply and ground potential. These MOSFETs Q14 and Q15 are designed to have a resistance value corresponding to the characteristic impedance of the signal line B0 and the like when each is turned on.
MOSFETQ14のゲートには、対応するレベル判定回路つ
まり入力バッファIB10等の出力信号すなわち内部入力デ
ータdi10等の遅延回路DI16による遅延信号のインバータ
回路N1による反転信号が供給される。また、MOSFETQ15
のゲートには、上記内部入力データdi10等の遅延回路DL
7による遅延信号が供給される。これにより、MOSFETQ14
は、対応する信号線B0等を介して伝達される信号がハイ
レベルとされるとき選択的にオン状態となり、MOSFETQ1
5は、上記信号がロウレベルとされるとき選択的にオン
状態となる。A gate of MOSFET Q14 is supplied with an output signal of a corresponding level determination circuit, that is, an output signal of input buffer IB10 or the like, that is, an inverted signal of a delay signal of delay circuit DI16 such as internal input data di10 by inverter circuit N1. Also, MOSFET Q15
The delay circuit DL for the internal input data di10 etc.
A delay signal according to 7 is provided. This allows the MOSFET Q14
Is selectively turned on when a signal transmitted through the corresponding signal line B0 or the like is at a high level, and the MOSFET Q1
5 is selectively turned on when the signal is at a low level.
つまり、この実施例の終端回路では、上記第１の実施
例の終端抵抗R1（第１の抵抗手段）及びMOSFETQ1（第１
のスイッチ手段）ならびに終端抵抗R2（第２の抵抗手
段）及びMOSFETQ11（第２のスイッチ手段）がそれぞれ
１個のMOSFETQ14及びQ15に置き換えられることで、回路
の簡素化が推進され、上記複数の実施例と同様な効果を
得ることができるものとされる。また、信号線B0等がＮ
チャンネルMOSFETQ14を介して終端電圧VTに結合される
ことで、信号線B0等を介して伝達される信号がハイレベ
ルとされるとき、実質的な信号線B0等の終端電位は、MO
SFETQ14のしきい値電圧分だけ低下される。その結果、
信号線B0等を介して伝達される信号のハイレベルが、例
えばTTLレベルの規定値である2.4V近くまで低くされる
とき、受信端におけるレベル変動を抑制し、MOSFETQ14
を介して流される電流を削減することができる。That is, in the termination circuit of this embodiment, the termination resistor R1 (first resistance means) and the MOSFET Q1 (first
Switch means), the terminating resistor R2 (second resistor means) and the MOSFET Q11 (second switch means) are replaced with one MOSFET Q14 and Q15, respectively, thereby promoting simplification of the circuit. It is assumed that the same effect as the example can be obtained. Also, if the signal line B0 is N
By being coupled to a termination voltage V T through a channel MOSFET Q14, when a signal transmitted through the signal line B0 and the like is set to the high level, the termination potential of such substantial signal line B0 is, MO
Reduced by the threshold voltage of SFET Q14. as a result,
When the high level of the signal transmitted via the signal line B0 or the like is reduced to, for example, near the specified value of the TTL level of 2.4 V, the level fluctuation at the receiving end is suppressed, and the MOSFET Q14
Can be reduced.
〔実施例５〕 第６図には、この発明が適用された終端回路の第５の
実施例の回路図が示されている。[Embodiment 5] Fig. 6 is a circuit diagram showing a termination circuit according to a fifth embodiment of the present invention.
第６図において、第１図の実施例に含まれるMOSFETQ1
及びQ11は、特に制限されないが、それぞれ並列形態と
される２個のＰチャンネルMOSFETQ4及びQ5ならびにＮチ
ャンネルMOSFETQ16及びQ17に置き換えられる。このう
ち、MOSFETQ5のゲートには、対応するレベル判定回路つ
まり入力バッファIB10等の出力信号すなわち内部入力デ
ータdi10等の遅延回路DL9による遅延信号が供給され、M
OSFETQ4のゲートには、上記遅延信号の遅延回路DL8によ
る遅延信号が供給される。同様に、MOSFETQ17のゲート
には、対応する上記内部入力データdi10等の遅延回路DL
10による遅延信号が供給され、MOSFETQ16のゲートに
は、上記遅延信号の遅延回路DL11による遅延信号が供給
される。In FIG. 6, the MOSFET Q1 included in the embodiment of FIG.
And Q11 are replaced with, but not limited to, two P-channel MOSFETs Q4 and Q5 and N-channel MOSFETs Q16 and Q17, each in a parallel configuration. The gate of the MOSFET Q5 is supplied with a corresponding level determination circuit, that is, an output signal of the input buffer IB10 or the like, that is, a delay signal of the delay circuit DL9 such as the internal input data di10 is supplied to the gate of the MOSFET Q5.
The delay signal from the delay signal delay circuit DL8 is supplied to the gate of the OSFET Q4. Similarly, the gate of the MOSFET Q17 has a delay circuit DL for the corresponding internal input data di10 and the like.
The delay signal from the delay circuit DL11 is supplied to the gate of the MOSFET Q16.
MOSFETQ5及びQ17は、第１図の実施例に含まれるMOSFE
TQ1及びQ11に対応して選択的にオン状態となり、MOSFET
Q4及びQ16は、これらのMOSFETQ5及びQ17にやや遅れてオ
ン状態となる。その結果、例えば信号線B0等を介して伝
達される信号の論理レベルが遅延回路の遅延時間Tdに相
当する周期で繰り返し変化されるような場合でも、Ｐチ
ャンネル及びＮチャンネルMOSFETの動作特性のバラツキ
による終端抵抗値の変化を抑制し、終端回路の動作を安
定化できる。また、このように終端回路のスイッチング
をタイミングをずらして次々と行うようにすることで、
終端抵抗のスイッチングによる信号線のレベル変動を小
さく抑えることができるものである。MOSFETs Q5 and Q17 are the MOSFETs included in the embodiment of FIG.
Selectively turns on in response to TQ1 and Q11, MOSFET
Q4 and Q16 are turned on slightly later than these MOSFETs Q5 and Q17. As a result, for example, even when the logic level of a signal transmitted via the signal line B0 or the like is repeatedly changed in a cycle corresponding to the delay time Td of the delay circuit, the variation in the operation characteristics of the P-channel and N-channel MOSFETs , The change of the termination resistance value can be suppressed, and the operation of the termination circuit can be stabilized. Also, by switching the termination circuit one after another with the timing shifted,
It is possible to reduce the level fluctuation of the signal line due to the switching of the terminating resistor.
〔実施例６〕 第７図には、この発明が適用された終端回路の第６の
実施例の回路図が示されている。Embodiment 6 FIG. 7 is a circuit diagram of a termination circuit according to a sixth embodiment of the present invention.
第７図において、各終端回路は、対応するデバイスDV
1の出力バッファOB10等の周辺に分散して組み込まれ、
独立した回路を形成しない。すなわち、まず出力バッフ
ァOB10等は、特に制限されないが、回路の電源電圧Vcc
と回路の接地電位との間に直列形態に設けられるＰチャ
ンネル型の出力MOSFETQ6ならびにＮチャンネル型の出力
MOSFETQ18をそれぞれ含む。これらのMOSFETQ6及びQ18の
共通結合されたドレインは、バスBUSの対応する信号線B
0等に結合される。In FIG. 7, each terminal circuit corresponds to the corresponding device DV.
1 Output buffer OB10 etc.
Do not form an independent circuit. That is, the output buffer OB10 and the like are not particularly limited, but the power supply voltage Vcc of the circuit.
P-channel output MOSFET Q6 and N-channel output provided in series between
Includes MOSFETQ18 respectively. The commonly coupled drains of these MOSFETs Q6 and Q18 are connected to the corresponding signal line B of bus BUS.
Combined with 0 etc.
上記出力MOSFETQ6及びQ18のゲートには、特に制限さ
れないが、ナンドゲート回路NAG1又はノアゲート回路NO
G1の出力信号がそれぞれ供給される。ナンドゲート回路
NAG1の一方の入力端子には、特に制限されないが、デバ
イスDV1等の図示されない制御回路から所定の出力制御
信号φoeが供給され、その他方の入力端子には、デバイ
スDV1等の図示されない前段回路から対応する内部出力
データdo10等が供給される。また、ノアゲート回路NOG1
の一方の入力端子には、上記出力制御信号φoeのインバ
ータ回路N2による反転信号が供給され、その他方の入力
端子には、対応する上記内部出力データdo10等が供給さ
れる。Although there is no particular limitation on the gates of the output MOSFETs Q6 and Q18, the NAND gate circuit NAG1 or the NOR gate circuit NO
The output signals of G1 are supplied. NAND gate circuit
Although one input terminal of the NAG1 is not particularly limited, a predetermined output control signal φoe is supplied from a control circuit (not shown) such as the device DV1, and the other input terminal is supplied from a preceding circuit (not shown) such as the device DV1. Corresponding internal output data do10 and the like are supplied. Also, the NOR gate circuit NOG1
One input terminal is supplied with an inverted signal of the output control signal φoe by the inverter circuit N2, and the other input terminal is supplied with the corresponding internal output data do10 and the like.
この実施例では、上記出力バッファOB10等の周辺に、
終端回路を構成するＰチャンネルMOSFETQ7及びＮチャン
ネルMOSFETQ19ならびにアンドゲート回路AG1及びオアゲ
ート回路OG1が設けられる。MOSFETQ7のソースは、回路
の電源電圧Vcc（第１の終端電圧供給点）に結合され、M
OSFETQ19のソースは、回路の接地電位（第２の終端電圧
供給点）に結合される。これらのMOSFETQ7及びQ19のド
レインは共通結合され、さらにバスBUSの対応する信号
線B0等に結合される。MOSFETQ7のゲートには、アンドゲ
ート回路AG1の出力信号が供給され、MOSFETQ19のゲート
には、オアゲート回路OG1の出力信号が供給される。In this embodiment, around the output buffer OB10 and the like,
There are provided a P-channel MOSFET Q7 and an N-channel MOSFET Q19 constituting an end circuit, and an AND gate circuit AG1 and an OR gate circuit OG1. The source of MOSFET Q7 is coupled to the circuit's power supply voltage Vcc (the first termination voltage supply point),
The source of OSFET Q19 is coupled to the circuit ground potential (second termination voltage supply point). The drains of these MOSFETs Q7 and Q19 are commonly coupled, and further coupled to the corresponding signal line B0 of the bus BUS. The output signal of the AND gate circuit AG1 is supplied to the gate of the MOSFET Q7, and the output signal of the OR gate circuit OG1 is supplied to the gate of the MOSFET Q19.
アンドゲート回路AG1の一方の入力端子には、ナンド
ゲート回路NAG1の出力信号が供給され、その他方の入力
端子には、対応するレベル判定回路すなわち内部入力デ
ータdi10等が供給される。また、オアゲート回路OG1の
一方の入力端子には、ノアゲート回路NOG1の出力信号が
供給され、その他方の入力端子には、対応する内部入力
データdi10等が供給される。An output signal of the NAND gate circuit NAG1 is supplied to one input terminal of the AND gate circuit AG1, and a corresponding level determination circuit, that is, internal input data di10 and the like are supplied to the other input terminal. The output signal of the NOR gate circuit NOG1 is supplied to one input terminal of the OR gate circuit OG1, and the corresponding internal input data di10 and the like are supplied to the other input terminal.
この実施例において、出力MOSFETQ6及びQ18は比較的
大きなコンダクタンスを持つことが必要とされ、このた
めに例えば半導体基板面に平行して形成される複数の素
子を櫛状に並列結合することによって構成される。MOSF
ETQ7及びQ19は、バスBUSを構成する信号線B0等の特性イ
ンピーダンスに相当する抵抗値を持つように設計され、
これらを構成する素子は、対応する出力MOSFETQ6及びQ1
8を構成する複数の素子と平行して形成される。In this embodiment, the output MOSFETs Q6 and Q18 are required to have a relatively large conductance. For this purpose, for example, the output MOSFETs Q6 and Q18 are configured by connecting a plurality of elements formed in parallel with the semiconductor substrate surface in a comb-like manner. You. MOSF
ETQ7 and Q19 are designed to have a resistance value corresponding to the characteristic impedance of the signal line B0 and the like constituting the bus BUS,
The components that make up these are the corresponding output MOSFETs Q6 and Q1.
8 are formed in parallel with the plurality of elements.
出力制御信号φoeがハイレベルとされ出力バッファOB
が活性状態とされるとき、ナンドゲート回路NAG1の出力
信号は、対応する内部出力データdo10等がハイレベルで
あることを条件に、選択的にロウレベルとされる。これ
により、出力MOSFETQ6がオン状態とされ、対応する信号
線B0等には、回路の電源電圧Vccのようなハイレベルが
送出される。このとき、アンドゲート回路AG1の出力信
号は、対応する内部入力データdi10等の論理レベルに関
係なくロウレベルとされ、これによってMOSFETQ7はオン
状態とされる。Output control signal φoe is set to high level and output buffer OB
Is activated, the output signal of NAND gate circuit NAG1 is selectively set to low level on condition that corresponding internal output data do10 and the like are at high level. As a result, the output MOSFET Q6 is turned on, and a high level such as the power supply voltage Vcc of the circuit is sent to the corresponding signal line B0 or the like. At this time, the output signal of the AND gate circuit AG1 is at a low level irrespective of the logic level of the corresponding internal input data di10 and the like, whereby the MOSFET Q7 is turned on.
同様に、出力制御信号φoeがハイレベルとされ出力バ
ッファOBが活性状態とされるとき、ノアゲート回路NOG1
の出力信号は、対応する内部出力データdo10等がロウレ
ベルであることを条件に、選択的にハイレベルとされ
る。これにより、出力MOSFETQ18がオン状態となり、対
応する信号線B0等には回路の接地電位のようなロウレベ
ルが送出される。このとき、オアゲート回路OG1の出力
信号は、対応する内部入力データdi10等の論理レベルに
関係なくハイレベルとされ、これによってMOSFETQ19は
オン状態とされる。Similarly, when the output control signal φoe is set to the high level and the output buffer OB is activated, the NOR gate circuit NOG1
Are selectively turned to a high level on condition that the corresponding internal output data do10 and the like are at a low level. As a result, the output MOSFET Q18 is turned on, and a low level such as the ground potential of the circuit is sent to the corresponding signal line B0 or the like. At this time, the output signal of the OR gate circuit OG1 is at a high level irrespective of the logic level of the corresponding internal input data di10 and the like, whereby the MOSFET Q19 is turned on.
一方、出力制御信号φoeがロウレベルとされ出力バッ
ファOBが不活性状態とされるとき、ナンドゲート回路NA
G1の出力信号は、対応する内部出力データdo10等の論理
レベルに関係なくハイレベルとされる。このため、アン
ドゲート回路AG1の出力信号が、対応する内部入力デー
タdi10がロウレベルであることを条件に、選択的にロウ
レベルとされる。このとき、出力MOSFETQ6及びQ18はと
もにオフ状態のままとされ、代わってMOSFETQ7がオン状
態とされる。これにより、対応する信号線B0等は、MOSF
ETQ7を介して、伝達される信号のハイレベルに近接した
終端電圧つまり回路の電源電圧Vccに結合される。その
結果、信号線B0等のインピーダンス整合を保持しつつ、
MOSFETQ7を介して流される電流が抑制される。On the other hand, when the output control signal φoe is at the low level and the output buffer OB is inactive, the NAND gate circuit NA
The output signal of G1 is at a high level regardless of the logic level of the corresponding internal output data do10 or the like. Therefore, the output signal of the AND gate circuit AG1 is selectively set to low level on condition that the corresponding internal input data di10 is at low level. At this time, output MOSFETs Q6 and Q18 are both kept off, and MOSFET Q7 is turned on instead. As a result, the corresponding signal lines B0, etc.
Via the ETQ7, it is coupled to the termination voltage close to the high level of the transmitted signal, that is, the power supply voltage Vcc of the circuit. As a result, while maintaining the impedance matching of the signal line B0, etc.
The current flowing through MOSFET Q7 is suppressed.
同様に、出力制御信号φoeがロウレベルとされ出力バ
ッファOBが不活性状態とされるとき、ノアゲート回路NO
G1の出力信号は、対応する内部出力データdo10等の論理
レベルに関係なくロウレベルとされる。このため、オア
ゲート回路OG1の出力信号が、対応する内部入力データd
i10がハイレベルであることを条件に、選択的にハイレ
ベルとされる。このとき、出力MOSFETQ6及びQ18はとも
にオフ状態のままとされ、代わってMOSFETQ19がオン状
態とされる。これにより、対応する信号線B0等は、MOSF
ETQ19を介して、伝達される信号のロウレベルに近接し
た終端電圧つまり回路の接地電位に接合される。その結
果、信号線B0等のインピーダンス整合を保持しつつ、MO
SFETQ19を介して流される電流が抑制される。Similarly, when output control signal φoe is at a low level and output buffer OB is inactive, NOR gate circuit NO
The output signal of G1 is at the low level regardless of the logic level of the corresponding internal output data do10 and the like. For this reason, the output signal of the OR gate circuit OG1 is output from the corresponding internal input data d.
It is selectively made high level on condition that i10 is high level. At this time, output MOSFETs Q6 and Q18 are both kept off, and MOSFET Q19 is turned on instead. As a result, the corresponding signal lines B0, etc.
Via the ETQ 19, it is connected to a terminal voltage close to the low level of the transmitted signal, that is, to the ground potential of the circuit. As a result, while maintaining the impedance matching of the signal line B0, etc., the MO
The current flowing through SFET Q19 is suppressed.
以上のように、この実施例の終端回路は、対応する出
力バッファOB10等と一体化して構成され、実質的に終端
抵抗として作用するMOSFETQ7及びQ19の素子は、出力MOS
FETQ6及びQ18を構成する複数の櫛状素子とそれぞれ平行
して形成される。つまり、この実施例の終端回路は、従
来の出力バッファOB10等に対してMOSFETQ7及びQ19なら
びにアンドゲート回路AG1及びオアゲートOG1を追加する
だけで、容易に構成でき、上記複数の実施例と同様な効
果を得ることができるものとされる。なお、この実施例
では、出力切り換え時、終端抵抗に貫通電流が流れる
が、アンドゲート回路AG1及びオアゲート回路OG1をさら
に複雑なゲート回路により構成することで、これを防止
することができる。As described above, the termination circuit of this embodiment is configured integrally with the corresponding output buffer OB10 and the like, and the elements of the MOSFETs Q7 and Q19 that substantially function as termination resistors are output MOS transistors.
The plurality of comb-like elements constituting the FETs Q6 and Q18 are formed in parallel with each other. In other words, the termination circuit of this embodiment can be easily configured simply by adding the MOSFETs Q7 and Q19 and the AND gate circuit AG1 and the OR gate OG1 to the conventional output buffer OB10 and the like, and has the same effect as the above-described multiple embodiments. Can be obtained. In this embodiment, a through current flows through the terminating resistor at the time of output switching. However, this can be prevented by configuring the AND gate circuit AG1 and the OR gate circuit OG1 with more complicated gate circuits.
以上の複数の実施例に示されるように、この発明を高
速ディジタルシステム等に含まれるバスの終端回路に適
用することで、次のような作用効果が得られる。すなわ
ち、 （１）終端回路を、信号線を介して伝達される信号の論
理レベルを識別するレベル判定回路と、信号線と上記信
号のハイレベル及びロウレベルに近接した電位とされる
第１及び第２の終端電圧供給点との間にそれぞれ設けら
れ上記レベル判定回路の出力信号に従って選択的に有効
とされる第１及び第２の抵抗手段とを基本として構成す
ることで、信号線が対応する終端抵抗を介して結合され
るべき終端電圧供給点の電位を、信号の論理レベルに近
接した二つの電位に選択的に切り換えることができると
いう効果が得られる。As shown in the above embodiments, the following operational effects can be obtained by applying the present invention to a bus terminating circuit included in a high-speed digital system or the like. That is, (1) a termination circuit is provided with a level determination circuit for identifying a logical level of a signal transmitted through a signal line, and a first and a second terminal which are set to a potential close to a high level and a low level of the signal line and the signal. The signal lines correspond to the first and second resistance means provided between the second termination voltage supply points and selectively enabled according to the output signal of the level determination circuit. The effect is obtained that the potential of the termination voltage supply point to be coupled via the termination resistor can be selectively switched to two potentials close to the logic level of the signal.
（２）上記（１）項により、信号線を介して伝達される
信号の反射及びリンギング等を抑制しつつ、終端抵抗に
よる無駄な電力消費を削減できるという効果が得られ
る。(2) According to the above item (1), it is possible to obtain an effect that unnecessary power consumption by the terminating resistor can be reduced while suppressing reflection and ringing of a signal transmitted via the signal line.
（３）上記（１）項及び（２）項により、終端回路の発
熱量を抑え、終端回路を上記信号線に結合されるデバイ
スと共通の半導体基板上に形成できるという効果が得ら
れる。(3) According to the above items (1) and (2), an effect is obtained that the amount of heat generated by the termination circuit can be suppressed, and the termination circuit can be formed on the same semiconductor substrate as the device coupled to the signal line.
（４）上記（１）項〜（３）項により、終端回路を含む
高速ディジタルシステム等の動作を安定化しつつ、低消
費電力化を図り、その実装効率を高めることができると
いう効果が得られる。(4) According to the above items (1) to (3), it is possible to stabilize the operation of a high-speed digital system including a terminating circuit, reduce power consumption, and increase the mounting efficiency. .
以上本発明者によってなされた発明の実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図にお
いて、遅延回路DL1及びDL2は、１個の遅延回路に共通化
してもよい。また、MOSFETQ1は、そのゲート入力が反転
されることを条件に、ＮチャンネルMOSFETに置き換える
ことができる。第１図と第２図ならびに第４図ないし第
６図において、信号線B0〜Bnを介して伝達される信号の
ハイレベルがその受信端で回路の電源電圧Vccに達しな
い場合、終端電圧VTの電位は、対応する所定の中間電位
に設定してもよい。また、各信号線を介して伝達される
信号の論理レベルを識別するためのレベル判定回路は、
入力バッファと独立して設けてもよい。第４図に含まれ
るMOSFETQ14は、直列形態の複数のMOSFETに置き換える
ことで、そのレベルシフト量を調整できる。第８図にお
いて、信号線は、特にバス形態を採る必要はないし、こ
れらを介して伝達される信号のレベルは、TTLレベルで
なくてもよい。また、終端回路は、デバイスを特定して
設けてもよい。デバイスDV1〜DVmは、１個又は複数個の
半導体基板上にまとめて配置してもよい。さらに、第１
図及び第２図ならびに第４図ないし第７図に示される終
端回路の具体的な回路構成や第８図に示される高速ディ
ジタルシステムの接続構成ならびに電源電圧及び制御信
号の組み合わせ等、種々の実施形態を採りうる。Although the present invention has been specifically described based on the embodiments of the invention made by the inventor, it is needless to say that the present invention is not limited to the above embodiments and can be variously modified without departing from the gist thereof. Nor. For example, in FIG. 1, the delay circuits DL1 and DL2 may be shared by one delay circuit. The MOSFET Q1 can be replaced with an N-channel MOSFET on the condition that its gate input is inverted. In FIGS. 1 and 2 and FIGS. 4 to 6, when the high level of the signal transmitted through the signal lines B0 to Bn does not reach the power supply voltage Vcc of the circuit at the receiving end, the termination voltage V The potential of T may be set to a corresponding predetermined intermediate potential. Further, a level determination circuit for identifying a logic level of a signal transmitted through each signal line includes:
It may be provided independently of the input buffer. The level shift amount of the MOSFET Q14 included in FIG. 4 can be adjusted by replacing the MOSFET Q14 with a plurality of MOSFETs in series. In FIG. 8, the signal lines do not need to take a bus form in particular, and the level of a signal transmitted through these does not have to be a TTL level. Further, the termination circuit may be provided by specifying a device. The devices DV1 to DVm may be collectively arranged on one or a plurality of semiconductor substrates. Furthermore, the first
Various implementations such as the specific circuit configuration of the termination circuit shown in FIGS. 2, 3 and 4 to 7, the connection configuration of the high-speed digital system shown in FIG. It can take the form.
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野である高速ディジタルシ
ステムの終端回路に適用した場合について説明したが、
それに限定されるものではなく、例えば、終端回路とし
て単体で構成されるものや同様なバス及び終端回路を含
む各種集積回路装置にも適用できる。本発明は、少なく
ともディジタル信号を伝達する信号線に供される終端回
路ならびにこのような終端回路を含むディジタル装置に
広く適用できる。In the above description, mainly the case where the invention made by the present inventor is applied to the terminating circuit of a high-speed digital system, which is the field of application as the background,
However, the present invention is not limited to this. For example, the present invention can be applied to various integrated circuit devices including a single terminal circuit and a similar bus and terminal circuit. INDUSTRIAL APPLICABILITY The present invention can be widely applied to at least a termination circuit provided for a signal line transmitting a digital signal and a digital device including such a termination circuit.
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、終端回路を、信号線を介して伝達され
る信号の論理レベルを識別するレベル判定回路と、信号
線と上記信号のハイレベル及びロウレベルに近接した電
位とされる第１及び第２の終端電圧供給点との間にそれ
ぞれ設けられ上記レベル判定回路の出力信号に従って選
択的に有効とされる第１及び第２の抵抗手段とを基本と
して構成することで、受信端における上記信号の反射及
びリンギング等を抑制しつつ、終端抵抗による無駄な電
力消費を削減できる。これにより、終端回路の発熱量を
抑え、終端回路を信号線に結合されるデバイスと共通の
半導体基板上に形成できる。その結果、終端回路を含む
高速ディジタルシステム等の低消費電力化を図り、その
実装効率を高めることができる。The effects obtained by the representative inventions among the inventions disclosed in the present application will be briefly described as follows. That is, a level determination circuit for identifying a logic level of a signal transmitted through a signal line, a first and a second termination which are set to a potential close to a high level and a low level of the signal line and the signal are provided. The first and second resistance means, which are respectively provided between the voltage supply points and are selectively enabled according to the output signal of the level determination circuit, reflect the signal at the receiving end and Unnecessary power consumption due to the terminating resistor can be reduced while suppressing ringing and the like. Thus, the amount of heat generated by the termination circuit can be suppressed, and the termination circuit can be formed on the same semiconductor substrate as the device coupled to the signal line. As a result, it is possible to reduce the power consumption of a high-speed digital system or the like including a termination circuit, and to improve the mounting efficiency.
第１図は、この発明が適用された終端回路の第１の実施
例を示す回路図、 第２図は、この発明が適用された終端回路の第２の実施
例を示す回路図、 第３図は、第１図の終端回路及び周辺部の一実施例を示
す信号波形図、 第４図は、この発明が適用された終端回路の第３の実施
例を示す回路図、 第５図は、この発明が適用された終端回路の第４の実施
例を示す回路図、 第６図は、この発明が適用された終端回路の第５の実施
例を示す回路図、 第７図は、この発明が適用された終端回路の第６の実施
例を示す回路図、 第８図は、この発明が適用された終端回路を含むディジ
タルシステムの一実施例を示す接続図、 第９図は、従来のディジタルシステムの一例を示す接続
図である。 BUS……バス、DV1〜DVm……デバイス、TC、TC10〜TC1n
ないしTCm0〜TCmn……終端回路、IB10〜IB1nないしIBm0
〜IBmn……入力バッファ、OB10〜OB1nないしOBm0〜OBmn
……出力バッファ。 DL1〜DL11……遅延回路、R1〜R6……抵抗、Q1〜Q7……
ＰチャンネルMOSFET、Q11〜Q19……ＮチャンネルMOSFE
T、N1〜N2……インバータ回路、NAG1……ナンドゲート
回路、NOG1……ノアゲート回路、AG1……アンドゲート
回路、OG1……オアゲート回路。FIG. 1 is a circuit diagram showing a first embodiment of a termination circuit to which the present invention is applied. FIG. 2 is a circuit diagram showing a second embodiment of a termination circuit to which the present invention is applied. FIG. 4 is a signal waveform diagram showing one embodiment of the termination circuit and the peripheral portion of FIG. 1, FIG. 4 is a circuit diagram showing a third embodiment of the termination circuit to which the present invention is applied, FIG. FIG. 6 is a circuit diagram showing a fourth embodiment of the termination circuit to which the present invention is applied, FIG. 6 is a circuit diagram showing a fifth embodiment of the termination circuit to which the present invention is applied, and FIG. FIG. 8 is a circuit diagram showing a sixth embodiment of a termination circuit to which the present invention is applied. FIG. 8 is a connection diagram showing one embodiment of a digital system including a termination circuit to which the present invention is applied. 1 is a connection diagram showing an example of a digital system. BUS: Bus, DV1 to DVm: Device, TC, TC10 to TC1n
To TCm0 to TCmn: Termination circuit, IB10 to IB1n to IBm0
~ IBmn ... Input buffer, OB10 to OB1n to OBm0 to OBmn
.... Output buffer. DL1 to DL11 delay circuits, R1 to R6 resistors, Q1 to Q7
P-channel MOSFET, Q11-Q19 ... N-channel MOSFE
T, N1 to N2: inverter circuit, NAG1: NAND gate circuit, NOG1: NOR gate circuit, AG1: AND gate circuit, OG1: OR gate circuit.
Claims (4)
に搭載されてなり、 信号線に接続される外部端子に一端が共通に接続されな
る第１と第２の終端抵抗と、 上記第１の終端抵抗の他端にドレインが接続されて、ソ
ースが上記信号線を通して伝送される信号振幅の一方の
レベルに対応した電圧端子に接続されてなる第１導電型
の第１スイッチMOSFETと、 上記第２の終端抵抗の他端にドレインが接続されて、ソ
ースが上記信号線を通して伝送される信号振幅の他方の
レベルに対応した電圧端子に接続されてなる第２導電型
の第２スイッチMOSFETと、 上記信号線を通して伝えられた信号を入力信号として取
り込む入力バッファと、 上記入力バッファの出力信号を上記受信信号によるリン
ギングが収束するのに相当する時間だけ遅延させて上記
第1MOSFETと第2MOSFETのゲートにそれぞれ伝える遅延回
路とを備え、 上記受信された入力信号のレベルと同一のレベルにされ
た電圧端子に設けられた上記第１又は第２のスイッチMO
SFETを上記遅延時間だけ遅れてオン状態にし、 かつ、上記第１の終端抵抗と上記オン状態のときの第１
スイッチMOSFET及び上記第２の終端抵抗と上記オン状態
のときの第２スイッチMOSFETとのそれぞれの合成抵抗値
が上記信号線の特性インピーダンスに整合するように設
定されてなることを特徴とする終端回路。1. A first and second terminating resistor mounted on a semiconductor integrated circuit device on which a receiving circuit is formed, one end of which is commonly connected to an external terminal connected to a signal line; A first conductivity type first switch MOSFET having a drain connected to the other end of the terminating resistor, and a source connected to a voltage terminal corresponding to one level of a signal amplitude transmitted through the signal line; A second conductive type second switch MOSFET having a drain connected to the other end of the second terminating resistor and a source connected to a voltage terminal corresponding to the other level of the signal amplitude transmitted through the signal line; An input buffer for receiving a signal transmitted through the signal line as an input signal, and an output signal of the input buffer delayed by a time corresponding to the convergence of ringing due to the received signal. An OSFET and a delay circuit for transmitting the signal to the gate of the second MOSFET, respectively, and the first or second switch MO provided at a voltage terminal at the same level as the level of the received input signal.
The SFET is turned on with a delay of the delay time, and the first termination resistor and the first
A termination circuit characterized in that respective combined resistance values of the switch MOSFET, the second termination resistor, and the second switch MOSFET in the on state are set to match the characteristic impedance of the signal line. .
に搭載されてなり、 信号線に接続される外部端子にその一端が接続されてな
る終端抵抗と、 上記終端抵抗の他端に交通接続されたドレインが接続さ
れて、ソースが上記信号線を通して伝送される信号振幅
の一方のレベルに対応した電圧端子に接続されてなる第
１導電型の第１スイッチMOSFET及びソースが上記信号線
を通して伝送される信号振幅の他方のレベルに対応した
電圧端子に接続されてなる第２導電型の第２スイッチMO
SFETと、 上記信号線を通して伝えられた信号を入力信号として取
り込む入力バッファと、 上記入力バッファの出力信号を上記受信信号によるリン
ギングが収束するのに相当する時間だけ遅延させて上記
第1MOSFETと第2MOSFETのゲートにそれぞれ伝える遅延回
路とを備え、 上記受信された入力信号のレベルと同一のレベルにされ
た電圧端子に設けられた上記第１又は第２のスイッチMO
SFETを上記遅延時間だけ遅れてオン状態にし、 かつ、上記終端抵抗と上記オン状態のときの第１スイッ
チMOSFET及び上記オン状態のときの第２スイッチMOSFET
とのそれぞれの合成抵抗値が上記信号線の特性インピー
ダンスに整合するように設定されてなることを特徴とす
る終端回路。2. A terminating resistor mounted on a semiconductor integrated circuit device on which a receiving circuit is formed, one end of which is connected to an external terminal connected to a signal line, and a traffic connection to the other end of the terminating resistor. Connected to a voltage terminal corresponding to one level of the signal amplitude transmitted through the signal line, the first switch MOSFET of the first conductivity type, and the source are connected through the signal line. Second conductivity type second switch MO connected to the voltage terminal corresponding to the other level of the signal amplitude to be applied.
An SFET, an input buffer that takes in a signal transmitted through the signal line as an input signal, and an output signal of the input buffer delayed by a time corresponding to the convergence of ringing due to the received signal, and the first MOSFET and the second MOSFET And a delay circuit for transmitting the signals to the respective gates of the first and second switches MO provided at a voltage terminal having the same level as the level of the received input signal.
The SFET is turned on with a delay of the delay time, and the termination resistor and the first switch MOSFET in the on state and the second switch MOSFET in the on state
Wherein the respective combined resistance values are set so as to match the characteristic impedance of the signal line.
に搭載されてなり、 信号線に接続される外部端子に一方のソース，ドレイン
経路が接続されて、他方のソース，ドレイン経路が上記
信号線を通して伝送される信号振幅の一方のレベルに対
応した電圧端子に接続されてなる第1MOSFETと、 上記外部端子に一方のソース，ドレイン経路が接続され
て、他方のソース，ドレイン経路が上記信号線を通して
伝送される信号振幅の他方のレベルに対応した電圧端子
に接続されてなる第2MOSFETと、 上記信号線を通して伝えられ、上記第1MOSFETと第2MOSF
ETが定抵抗性素子として動作させられるソース，ドレイ
ン間電圧に対応した低振幅の入力信号を取り込む入力バ
ッファと、 上記入力バッファの出力信号を上記受信信号によるリン
ギングが収束するのに相当する時間だけ遅延させて上記
第1MOSFETと第2MOSFETのゲートにそれぞれ伝える遅延回
路とを備えて、 上記受信された入力信号のレベルと同一のレベルにされ
た電圧端子に設けられた上記第１又は第２のMOSFETを上
記遅延時間だけ遅れてオン状態にし、かつ、上記第１及
び第2MOSFETのそれぞれのそのオン抵抗値を上記信号線
の特性インピーダンスに整合するように形成してなるこ
とを特徴とする終端回路。3. A semiconductor integrated circuit device on which a receiving circuit is formed, wherein one source / drain path is connected to an external terminal connected to a signal line, and the other source / drain path is connected to the signal line. A first MOSFET connected to a voltage terminal corresponding to one level of a signal amplitude transmitted through the line, one source / drain path connected to the external terminal, and the other source / drain path connected to the signal line A second MOSFET connected to a voltage terminal corresponding to the other level of the signal amplitude transmitted through the first MOSFET and the second MOSFET transmitted through the signal line;
An input buffer for receiving a low-amplitude input signal corresponding to a source-drain voltage at which the ET operates as a constant resistance element, and an output signal of the input buffer for a time corresponding to the convergence of the ringing due to the received signal. A delay circuit for delaying and transmitting the delayed signals to the gates of the first MOSFET and the second MOSFET, respectively, wherein the first or second MOSFET is provided at a voltage terminal having the same level as the level of the received input signal. Is turned on with a delay of the delay time, and the on-resistance value of each of the first and second MOSFETs is formed to match the characteristic impedance of the signal line.
に搭載されてなり、 信号線に接続される外部端子に一方のソース，ドレイン
経路が共通接続され、他方のソース，ドレイン経路が上
記信号線を通して伝送される信号振幅の一方のレベルに
対応した電圧端子にそれぞれ接続されてなる第1MOSFET
及び第3MOSFETと、 上記外部端子に一方のソース，ドレイン経路が共通接続
され、他方のソース，ドレイン経路が上記信号線を通し
て伝送される信号振幅の他方のレベルに対応した電圧端
子にそれぞれ接続されてなる第2MOSFET及び第4MOSFET
と、 上記信号線を通して伝えられる入力信号を取り込む入力
バッファと、 上記入力バッファの出力信号を第１遅延時間だけ遅延さ
せて上記第1MOSFETと第2MOSFETのゲートにそれぞれ伝え
る第１及び第２遅延回路と、 上記第１及び第２遅延回路の遅延信号を第２遅延時間だ
け遅延させて上記第３及び第4MOSFETのゲートにそれぞ
れ伝える第３及び第４遅延回路とを備え、 上記受信された入力信号のレベルと同一のレベルにされ
た電圧端子に設けられた上記第１、第３又は第２、第４
のMOSFETを上記第１遅延時間及び第２遅延時間だけ遅れ
てオン状態にするとともに、上記オン状態にされた２つ
のMOSFETの合成コンダクタンスが上記信号線の特性イン
ピーダンスに整合するように設定してなることをことを
特徴とする終端回路。4. A semiconductor integrated circuit device on which a receiving circuit is formed, wherein one of the source and drain paths is commonly connected to an external terminal connected to a signal line, and the other of the source and drain paths is the signal. First MOSFETs respectively connected to voltage terminals corresponding to one level of the signal amplitude transmitted through the wire
One source and drain path are commonly connected to the third MOSFET and the external terminal, and the other source and drain path is connected to a voltage terminal corresponding to the other level of the signal amplitude transmitted through the signal line. Second and fourth MOSFETs
An input buffer for receiving an input signal transmitted through the signal line; first and second delay circuits for delaying an output signal of the input buffer by a first delay time and transmitting the output signal to the gates of the first MOSFET and the second MOSFET, respectively; And third and fourth delay circuits for delaying the delay signals of the first and second delay circuits by a second delay time and transmitting the delayed signals to the gates of the third and fourth MOSFETs, respectively. The first, third or second, fourth, and fourth terminals provided at the voltage terminals having the same level as the level.
Is turned on with a delay of the first delay time and the second delay time, and the combined conductance of the two turned-on MOSFETs is set to match the characteristic impedance of the signal line. A termination circuit characterized in that:
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