JP2662779B2 - Electronic clock - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子時計特に高精度電子時計における水晶
発振器の遅れ又は進みを調整するための論理緩急回路に
関するものである。
〔発明の概要〕
本発明は、電子時計の論理緩急回路全体において、水
晶発振器の遅れ又は進み量を記憶保持する手段から出力
される調整データを時分割的に分配し、論理緩急手段へ
調整データを出力する調整データ分配器(以下単にデー
タ分配器と言う。)を追加し、論理緩急動作の周期を短
くする事により、電子時計の歩度測定法の一種である日
差測定の測定時間を長くすることなく日差測定の測定精
度を向上させる事が可能となるようにしたものである。
〔従来の技術〕
従来は第2図(a)のように遅れ進み量記憶保持手段
とプリセット回路との間には、ラッチなどが有るのみ
で、遅れ進み量記憶保持手段の出力するデータ(P0〜P
3)が直接プリセット回路へ与えられていた。
以下図面に従って従来の論理緩急動作を説明する。第
2図(a)及び(b)は、従来例を示すブロック図及び
そのタイムチャート図である。第2図(a)に示した従
来例においては、遅れ進み量記憶保持手段のデータが4b
itで示されているが、特に4bitである必要はなく、又論
理緩急手段は分周回路の一部を遅れ進み量記憶保持手段
に設定されている内容にプリセットするプリセット方式
で示されているが、発振回路と分周回路の間にゲートを
設け、このゲートに遅れ進み量記憶保持手段に設定され
ている数だけ割込み信号を発生させる割込み方式でもか
まわない。遅れ進み量記憶保持手段から出力されるデー
タ(P0〜P3)は通常リセット解除後0.5秒後に出力さ
れ、以後10秒周期で出力される信号LCL10によりラッチ
に保持される。ラッチの出力データ(V0〜V3)は4bitプ
リセット回路に出力され、4bitプリセット回路はPVCW10
の立ち上がりで分周回路の一部をデータ(V0〜V3)にセ
ット又はリセットすることにより、緩急動作を行ってい
る。通常発振回路の発振周波数は32768Hz,PVCW10の出力
周期は10秒であるから遅れ進み量記憶保持手段のデータ
をNとすると、10秒間の平均論理緩急量Δf/f()
は、式で表される。
Δf/f()=±N/327680 ……式により表された緩急量はあくまで10秒間の平均で
あり、1秒ごとの緩急量は第6図(a)のようになる。
つまり1秒ごとの緩急量は、T1においては式で表され
る。
Δf/f(T1)=±N/32768 ……
T1以外の1秒では式で表される。
Δf/f(T0)=0 ……
以上のような従来の論理緩急は、時計の実使用上は全
く問題ないが、日差測定上問題が生じる。
〔発明が解決しようとする問題点〕
日差測定は通常、高精度時計について行われる。その
方法は、1秒周期の基準信号と時計のモーター駆動の際
に生じる磁界を検出し、その時間差を測定し、約1日時
計を連続動作させ、再度基準信号と時計のモーター駆動
との時間差を測定することにより、1日の時計の遅れ進
みを測定するものである。この方法によると通常の瞬間
歩度測定による場合よりも、高精度高信頼で歩度を測定
する事が可能となる。
ところが基準信号が1秒周期である為に、基準信号と
モーター駆動との時間差測定は、第6図(a)のT0〜T9
のどのタイミングで測定されるか不定である。従って最
悪の場合2度の時間差測定の内一方がT1、他方がT2のタ
イミングで行われる。つまり10秒周期で行われる論理緩
急の直前と直後で時間差測定が行われると、緩急データ
Nによる誤差が生じてしまう。その誤差Δfg/fは最大で
遅れ進み量記憶保持手段が5bitであるとすると、Nが最
大31である場合、式で表される。
Δfg/f=31/32768〔sec/day〕 ……
この誤差は約年差0.4秒に相当し、高精度時計におい
ては無理出来ない量である。さらに高精度時計において
水晶の温度補償をも論理緩急で行う場合は、論理緩急手
段が2〜3系統となる為に誤差が2倍3倍になってしま
う。これらの誤差を小さくする為に基準信号を10秒周期
にして対応していたが、この方法だと時間差測定に時間
がかかってしまうという問題があった。
〔問題点を解決するための手段〕
前記問題点を解決するために、本発明においては、遅
れ進み量記憶保持手段とプリセット回路の間にデータ分
配器を追加することにより、調整データを時分割的に分
配し1秒ごとに論理緩急動作を行うようにした。
〔作用〕
前記のような構成によれば、調整データが1秒ごとに
分配されて論理緩急動作が行われるために、日差測定の
際に生じる誤差Δfg/fは基準信号を1秒周期にしても、
高々1/32768〔sec/day〕となる。
この誤差は約年差0.01秒に相当し、高精度時計におい
てもほとんど無理出来る量である。
〔実施例〕
以下に本発明の実施例を図面に基づいて説明する。
第1図は本発明による論理緩急回路全体の基本的構成
を示すブロック図である。第1図において、遅れ進み量
保持手段から出力されるバイナリーの調整データ(P0〜
P4)は2進10進変換回路を通過し、2進化10進数(10の
位と1の位)に変換されデータ分配器に入力される。2
進10進変換回路は一般的な既知の回路であり、又遅れ進
み量保持記憶手段から2進10進変換回路を通さずに直接
2進化10進数をデータ分配器に与えるような構成でもか
まわない。データ分配器は10の位と1の位の2進化10進
数を入力し、1秒ごとの論理緩急量をnbitプリセット回
路へ出力する。nbitプリセット回路はデータ分配器より
入力した論理緩急量に対応した状態に分周回路の一部を
プリセットする。一方、制御回路は周期的な信号をプリ
セット回路とデータ分配器へ出力している。
第3図(a)は第1図のAで示される点線内をより具
体的に示した回路図であり、第3図(b)はこれに必要
な制御信号の一例を示すタイムチャート図である。以
下、第3図(a)の動作を説明する。動作の概略は10の
位に与えられた回数だけ毎1秒ごとにプリセット回路が
動作し、1の位に与えられた回数だけ毎10秒ごとにプリ
セット回路が動作するというものである。2bitカウンタ
ー610は信号RESET1により1秒周期でリセットされ、信
号PVCW1/4の立ち上がりでアップカウントする。2bitカ
ウンターの内容と10の位の値とが一致するとゲート612
の出力がLowになり、信号PVCW1/4がゲート614により禁
止され、プリセット回路と2bitカウンター610へ伝達さ
れなくなる。従って、プリセット回路71へは1秒ごとに
10の位に与えられた回数だけ信号PVCW1/4が伝達され論
理緩急動作する。1の位の動作も10の位と同様であり、
信号RESET10が10秒周期、PVCW1が1秒周期で出力される
ため、プリセット回路71へは10秒ごとに1の位に与えら
れた回数だけ信号PVCW1が伝達され論理緩急動作する。
以上の回路動作により、10秒間の論理緩急量は10の位を
N10,1の位をN1とすると
(10×N10+N1)/32768〔sec〕
である。この場合の1秒ごとの論理緩急量はN10=1,N1
=3とすると、第6図(b)に示したようになる。
第4図(a)も第1図のAで示される点線内をより具
体的に示した別の回路図であり、第4図(b)はこれに
必要な制御信号の一例を示すタイムチャート図である。
動作の概略は10の位に与えられた数値で毎1秒ごとに2b
itプリセット回路が動作し、1の位に与えられた回数だ
け毎10秒ごとにプリセット回路が動作するというもので
ある。2bitプリセット回路72は入力端子Pが立ち上がっ
た時にデータ入力端子D0,D1に与えられている数値量だ
け論理緩急動作するという従来から既知の回路である。
2bitプリセット回路72のデータ入力端子Dφ,D1には信
号1QがHiのタイミングで10の位の数値が直接与えられ、
信号PVCWの立ち上がりでその数値量だけ論理緩急動作す
る。4bitカウンター620,ゲート621及びゲート626の動作
は第3図(a)のそれと同様であり、1秒ごとに信号UP
1によりカウンターの内容が増加し、1の位の内容と一
致するまでカウントアップする。
内容が一致するまではゲート621がHiを出力している
ため信号1QがLowのタイミングで2bitプリセット回路の
入力端子D0にHiを与え緩急量1で毎秒論理緩急動作す
る。以上の回路動作により、10秒間の論理緩急量は第3
図(a)の実施例1の同様に10の位をN10,1の位をN1と
すると
(10×N10+N1)/32768〔sec〕
である。この場合の1秒ごとの論理緩急量も実施例1と
同様に第6図(b)に示したようになる。
第5図(a)も第1図のAで示れる点線内をより具体
的に示した別の回路図であり、第5図(b)はこれに必
要な制御信号の一例を示すタイムチャート図である。動
作の概略は1秒ごとに10の位に与えられた数値が3bitプ
リセッタブルカウンター630にプリセットされ、4bitカ
ウンター631の内容と1の位の内容が一致するまでは、3
bitプリセッタブルカウンター630の内容が+1され、そ
の結果が3bitプリセット回路73に出力され、毎秒出力さ
れた数値量だけ論理緩急動作するというものである。3b
itプリセッタブルカウンター630は入力端子Pにワンパ
ルス入力されるとデータ入力端子Dφ,D1,D2に与えられ
ているデータがカウンターへプリセットされ、入力端子
Uが立ち下がるとカウンターの内容が+1されるという
従来から既知の回路である。3bitプリセッタブルカウン
ター630には毎秒出力される信号PRESET1により10位の内
容が毎秒プリセットされる。4bitカウンター631には10
秒ごとに出力される信号RESET10により、その内容はク
リヤーされ、1の位に与えられた数値と値が一致するま
で毎秒出力される信号PVCWにより+1される。4bitカウ
ンター631と1の位の内容が一致するまではゲート632は
Hiを出力しているので信号UP1は3bitプリセッタブルカ
ウンター630の入力端子Uへ伝達され、3bitプリセッタ
ブルカウンターの内容は+1される。毎秒出力される信
号PVCWにより3bitプリセット回路73は3bitプリセッタブ
ルカウンター630に保持されている数値量だけ論理緩急
動作する。以上の回路動作により、10秒間の論理緩急量
は第3図(a)の実施例1と同様に10の位をN10,1の位
をN1とすると、
(10×N10+N1)/32768〔sec〕
である。この場合の1秒ごとの論理緩急量も実施例1と
同様に第6図(b)に示したようになる。
以上の実施例の論理緩急手段は全てプリセット方式で
示されているが、発振回路と分周回路の間に割込み信号
を発生させる割込み方式でも実施することも可能であ
る。
〔発明の効果〕
本発明によれば、簡単な論理回路を追加するだけで日
差測定の測定時間を長くすることなく日差測定の測定精
度を飛躍的に向上させる事が可能となる。例えば日差測
定に用いる基準信号が1秒周期であり、5bitの遅れ進み
量記憶保持手段を有する従来の論理緩急では最大で約年
差0.4秒の測定誤差が生じてしまうのに対し、本発明に
よる論理緩急を用いれば同一測定条件で最大でも約年差
0.01秒の測定誤差にすることが可能である。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit for adjusting the delay or advance of a crystal oscillator in an electronic timepiece, particularly in a high-accuracy electronic timepiece. [Summary of the Invention] The present invention distributes, in a time-division manner, adjustment data output from a means for storing and holding a delay or advance amount of a crystal oscillator in an entire logic slow / fast circuit of an electronic timepiece, and adjusts the adjusted data to a logic slow / fast means. By adding an adjustment data distributor (hereinafter simply referred to as a data distributor) that outputs the clock, and shortening the cycle of the logical slowing / starting operation, the measurement time of the day-to-day measurement, which is a type of electronic clock rate measurement method, can be extended. Thus, it is possible to improve the measurement accuracy of the day difference measurement without performing the measurement. [Prior Art] Conventionally, as shown in FIG. 2 (a), only a latch or the like is provided between the delay / advance amount storage and holding means and the preset circuit, and data (P0 ~ P
3) was given directly to the preset circuit. Hereinafter, the conventional logic operation will be described with reference to the drawings. 2 (a) and 2 (b) are a block diagram showing a conventional example and a time chart thereof. In the conventional example shown in FIG. 2 (a), the data of the delay / advance amount storage and holding means is 4b.
Although it is indicated by it, it is not particularly required to be 4 bits, and the logic deceleration means is shown by a preset method in which a part of the frequency dividing circuit is preset to the content set in the delay advance amount storage means. However, an interrupt method may be used in which a gate is provided between the oscillation circuit and the frequency dividing circuit, and the number of interrupt signals generated in the gate is equal to the number set in the delay / advance amount storage means. The data (P0 to P3) output from the delay / lead amount storage and holding means is normally output 0.5 seconds after the reset is released, and thereafter held in a latch by a signal LCL10 output at a cycle of 10 seconds. The latch output data (V0 to V3) is output to the 4-bit preset circuit, and the 4-bit preset circuit is PVCW10
By setting or resetting a part of the frequency dividing circuit to the data (V0 to V3) at the rise of, the slow / fast operation is performed. Since the oscillation frequency of the normal oscillation circuit is 32768 Hz and the output cycle of the PVCW10 is 10 seconds, assuming that the data of the delay / advance amount storage means is N, the average logical change amount Δf / f for 10 seconds
Is represented by an equation. Δf / f () = ± N / 327680 The amount of acceleration / deceleration represented by the equation is merely an average for 10 seconds, and the amount of acceleration / acceleration every second is as shown in FIG. 6 (a).
That is, the acceleration / deceleration amount per second is represented by an equation at T1. Δf / f (T1) = ± N / 32768 In one second other than T1, it is expressed by an equation. Δf / f (T0) = 0... The above-described conventional logic regulation does not cause any problem in the actual use of the clock, but causes a problem in the day-to-day measurement. [Problems to be Solved by the Invention] The day difference measurement is usually performed on a high-precision timepiece. The method detects a reference signal having a one-second cycle and a magnetic field generated when the clock of the clock is driven, measures a time difference between the signals, continuously operates the clock for about one day, and again determines a time difference between the reference signal and the motor drive of the clock. Is measured to measure the advance of the clock in one day. According to this method, the rate can be measured with higher accuracy and reliability than in the case of normal instantaneous rate measurement. However, since the reference signal has a one-second cycle, the time difference measurement between the reference signal and the motor drive is performed according to T0 to T9 in FIG.
It is uncertain at what timing of measurement. Therefore, in the worst case, one of the two time difference measurements is performed at the timing of T1, and the other is performed at the timing of T2. That is, if the time difference measurement is performed immediately before and immediately after the logical acceleration / deceleration performed in a cycle of 10 seconds, an error due to the acceleration / deceleration data N occurs. The error Δfg / f is expressed by an equation when N is 31 at the maximum, assuming that the delay / advance amount storage and holding means is 5 bits at the maximum. Δfg / f = 31/32768 [sec / day] …… This error is equivalent to about 0.4 seconds per year, which is too much for a high precision timepiece. Further, in the case where the temperature of the crystal is also compensated for in a high-accuracy timepiece by logic slowing or slowing, the error is doubled and tripled because the number of logic slowing and slowing means is two or three. In order to reduce these errors, the reference signal is set at a period of 10 seconds. However, this method has a problem in that the time difference measurement takes a long time. [Means for Solving the Problems] In order to solve the above problems, in the present invention, by adding a data distributor between the delay lead amount storage and holding means and the preset circuit, the adjustment data is time-divided. Logically, and a logical acceleration / deceleration operation is performed every second. [Operation] According to the configuration as described above, since the adjustment data is distributed every second and the logical acceleration / deceleration operation is performed, the error Δfg / f generated at the time of measuring the day difference is determined by setting the reference signal to a one-second cycle. Even
It is at most 1/32768 [sec / day]. This error is equivalent to about 0.01 second per year, which is almost impossible even for a high-precision watch. Embodiment An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the basic configuration of the entire logic regulation circuit according to the present invention. In FIG. 1, binary adjustment data (P0 to
P4) passes through a binary-decimal conversion circuit, is converted into a binary-coded decimal number (a tens place and a ones place), and is input to a data distributor. 2
The decimal-to-decimal conversion circuit is a general known circuit, and may have a configuration in which a binary-coded decimal number is directly supplied to the data distributor without passing through the binary-decimal conversion circuit from the delay / lead amount storage means. . The data distributor inputs the binary digit of the tens place and the ones place, and outputs the amount of logical acceleration / deceleration every second to the nbit preset circuit. The n-bit preset circuit presets a part of the frequency dividing circuit in a state corresponding to the amount of logical acceleration / deceleration input from the data distributor. On the other hand, the control circuit outputs a periodic signal to the preset circuit and the data distributor. FIG. 3 (a) is a circuit diagram more specifically showing the inside of the dotted line indicated by A in FIG. 1, and FIG. 3 (b) is a time chart showing an example of a control signal required for this. is there. Hereinafter, the operation of FIG. 3A will be described. The outline of the operation is that the preset circuit operates every tenth of the number given to the tens place, and the preset circuit operates every ten seconds of the number given to the ones place. The 2-bit counter 610 is reset every 1 second by the signal RESET1, and counts up at the rising edge of the signal PVCW1 / 4. When the content of the 2-bit counter matches the value of the tens place, gate 612
Becomes low, the signal PVCW1 / 4 is inhibited by the gate 614, and is not transmitted to the preset circuit and the 2-bit counter 610. Therefore, the preset circuit 71 is
The signal PVCW1 / 4 is transmitted the number of times given in the tens place, and the logic operates slowly. The operation of the tens place is the same as that of the tens place,
Since the signal RESET10 is output at a cycle of 10 seconds and the PVCW1 is output at a cycle of 1 second, the signal PVCW1 is transmitted to the preset circuit 71 the number of times given to the first place every 10 seconds, and the logic circuit operates slowly.
With the above circuit operation, the amount of logical acceleration / deceleration for 10 seconds is in the tens place
Assuming that the place of N 10 and 1 is N 1 , (10 × N 10 + N 1 ) / 32768 [sec]. In this case, the logical acceleration / deceleration amount per second is N 10 = 1, N 1
If = 3, the result is as shown in FIG. 6 (b). FIG. 4 (a) is another circuit diagram more specifically showing the inside of the dotted line indicated by A in FIG. 1, and FIG. 4 (b) is a time chart showing an example of control signals required for this. FIG.
The outline of the operation is a numerical value given in the tens place, 2b every second
The it preset circuit operates, and the preset circuit operates every ten seconds for the number of times given to the first place. The 2-bit preset circuit 72 is a conventionally known circuit in which when the input terminal P rises, the logic operation is performed by a numerical value given to the data input terminals D0 and D1.
The data input terminals Dφ and D1 of the 2-bit preset circuit 72 are given a tens digit directly at the timing when the signal 1Q is Hi,
At the rise of the signal PVCW, the logical operation is performed by the numerical value. The operation of the 4-bit counter 620, the gate 621, and the gate 626 is the same as that of FIG.
The content of the counter increases by 1 and counts up until it matches the content of the first place. Until the contents match, since the gate 621 outputs Hi, Hi is applied to the input terminal D0 of the 2-bit preset circuit at the timing when the signal 1Q is Low, and the logical slowing / fastening operation is performed every second at a slack amount of 1. With the above circuit operation, the amount of logical acceleration / deceleration for 10 seconds is the third
In the same manner as in the first embodiment in FIG. 9A, assuming that the tens place is N 10 and the ones place is N 1 , (10 × N 10 + N 1 ) / 32768 [sec]. In this case, the amount of logical acceleration / deceleration for each second is also as shown in FIG. 6B as in the first embodiment. FIG. 5 (a) is another circuit diagram more specifically showing the inside of the dotted line indicated by A in FIG. 1, and FIG. 5 (b) is a time chart showing an example of control signals necessary for this. FIG. The outline of the operation is as follows. The value assigned to the tens place every second is preset in the 3-bit presettable counter 630. Until the contents of the 4-bit counter 631 match the contents of the ones place, 3
The content of the bit presettable 630 is incremented by one, and the result is output to the 3-bit preset circuit 73, and the logic operation is performed by the numerical value output every second. 3b
The it presettable counter 630 is configured such that when one pulse is input to the input terminal P, the data supplied to the data input terminals Dφ, D1 and D2 are preset to the counter, and when the input terminal U falls, the content of the counter is incremented by +1. This is a conventionally known circuit. The content of the tenth place is preset to the 3-bit presettable 630 every second by the signal PRESET1 output every second. 10 for 4bit counter 631
The content is cleared by a signal RESET10 output every second and is incremented by 1 by a signal PVCW output every second until the value matches the value given in the ones place. Until the contents of the 4-bit counter 631 and the ones digit match, the gate 632 remains
Since Hi is output, the signal UP1 is transmitted to the input terminal U of the 3-bit presettable counter 630, and the contents of the 3-bit presettable counter are incremented by 1. The signal PVCW output every second causes the 3-bit preset circuit 73 to operate logically faster and slower by the numerical value held in the 3-bit presettable counter 630. By the circuit operation described above, the amount of logical acceleration / deceleration for 10 seconds is obtained by assuming that the tens place is N 10 and the 1 place is N 1 as in the first embodiment of FIG. 3 (a). (10 × N 10 + N 1 ) / 32768 [sec]. In this case, the amount of logical acceleration / deceleration for each second is also as shown in FIG. 6B as in the first embodiment. Although the logic moderating means of the above embodiments are all shown in the preset system, it is also possible to carry out the present invention by an interrupt system in which an interrupt signal is generated between the oscillation circuit and the frequency dividing circuit. [Effects of the Invention] According to the present invention, it is possible to dramatically improve the measurement accuracy of daylight measurement without increasing the measurement time of daylight measurement simply by adding a simple logic circuit. For example, while the reference signal used for measuring the day difference has a one-second cycle, the conventional logic having a 5-bit delay lead amount storage and holding means causes a measurement error of about 0.4 second at a maximum in contrast to the present invention. If the logic slowdown is used, the maximum difference is about a year under the same measurement conditions.
A measurement error of 0.01 seconds is possible.
【図面の簡単な説明】
第1図は本発明による実施例を示すブロック図。第2図
(a)は従来例を示すブロック図、第2図(b)はその
制御信号を示すタイムチャート図、第3図(a),第4
図(a)及び第5図(a)はそれぞれ本発明によるデー
タ分配器の実施例1,実施例2及び実施例3を示す回路
図。
第3図(b),第4図(b)及び第5図(b)はそれぞ
れ本発明によるデータ分配器の実施例1、実施例2及び
実施3の制御信号を示すタイムチャート図。
第6図(a)は従来例の緩急量の一例を示すタイムチャ
ート図。
第6図(b)は本発明による緩急量の一例を示すタイム
チャート図。
1……水晶発振回路
2……分周回路
3……遅れ進み量記憶保持手段
4……制御回路
5……2進10進変換回路
6……データ分配器
7……nbitプリセット回路BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment according to the present invention. 2 (a) is a block diagram showing a conventional example, FIG. 2 (b) is a time chart showing the control signals, and FIGS. 3 (a) and 4 (b).
5 (a) and 5 (a) are circuit diagrams showing Embodiment 1, Embodiment 2 and Embodiment 3 of a data distributor according to the present invention, respectively. FIGS. 3 (b), 4 (b) and 5 (b) are time charts showing control signals of the first, second and third embodiments of the data distributor according to the present invention, respectively. FIG. 6A is a time chart showing an example of the amount of acceleration and deceleration in the conventional example. FIG. 6B is a time chart showing an example of the amount of acceleration and deceleration according to the present invention. 1 ... Crystal oscillation circuit 2 ... Division circuit 3 ... Delay / lead amount storage / holding means 4 ... Control circuit 5 ... Binary / decimal conversion circuit 6 ... Data distributor 7 ... Nbit preset circuit
Claims (1)
整するための論理緩急手段と、 1秒より長い所定時間周期における前記水晶発振器の遅
れ又は進み量を複数の桁からなる調整データとして記憶
保持する遅れ進み量記憶保持手段を有する電子時計にお
いて、 前記調整データを下位桁と上位桁に分割し、かつ、それ
ぞれの桁に対応する数値を時分割的に分割して前記論理
緩急手段に出力する調整データ分配器を有し、 前記論理緩急手段は、前記所定時間周期を構成する前記
所定時間周期より短い複数の周期の全てにわたり前記時
分割的に分割された上位桁データに応答し、かつ、前記
所定時間周期を構成する前記所定時間周期より短い複数
の周期の一部で前記時分割的に分割された下位桁データ
に応答して、時分割的に平均化された論理緩急動作を行
う構成である事を特徴とする電子時計。 2.前記所定時間周期は10秒である請求項1記載の電子
時計。 3.前記所定時間周期より短い周期は1秒である請求項
1記載の電子時計。(57) [Claims] A crystal oscillator, a logic controller for adjusting the delay or advance of the crystal oscillator, and a delay for storing and holding the amount of delay or advance of the crystal oscillator in a predetermined time period longer than 1 second as adjustment data composed of a plurality of digits. An electronic timepiece having an advance amount storage and holding means, wherein the adjustment data is divided into a lower digit and an upper digit, and a numerical value corresponding to each digit is divided in a time-division manner and output to the logical acceleration / deceleration means. A distributor, wherein the logic moderator responds to the time-division-divided upper digit data over all of a plurality of periods shorter than the predetermined time period constituting the predetermined time period, and In response to the lower-order data divided in a time-division manner in a part of a plurality of periods shorter than the predetermined time period constituting a time period, a time-averaged logical moderation is performed in response to the lower-order data. Electronic timepiece characterized in that it is configured to perform the work. 2. 2. The electronic timepiece according to claim 1, wherein the predetermined time period is 10 seconds. 3. 2. The electronic timepiece according to claim 1, wherein the period shorter than the predetermined time period is one second.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61252367A JP2662779B2 (en) | 1986-10-23 | 1986-10-23 | Electronic clock |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP61252367A JP2662779B2 (en) | 1986-10-23 | 1986-10-23 | Electronic clock |
Publications (2)
Publication Number | Publication Date |
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JPS63106595A JPS63106595A (en) | 1988-05-11 |
JP2662779B2 true JP2662779B2 (en) | 1997-10-15 |
Family
ID=17236311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61252367A Expired - Fee Related JP2662779B2 (en) | 1986-10-23 | 1986-10-23 | Electronic clock |
Country Status (1)
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JP (1) | JP2662779B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3062995B2 (en) * | 1997-03-27 | 2000-07-12 | セイコーインスツルメンツ株式会社 | Electronic clock |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5563786A (en) * | 1978-11-07 | 1980-05-14 | Seiko Epson Corp | Logic slow/fast circuit in electronic watch |
-
1986
- 1986-10-23 JP JP61252367A patent/JP2662779B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPS63106595A (en) | 1988-05-11 |
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