JP2659715B2 - Decoder circuit - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、バイポーラトランジスタとMOSトランジス
タとを組合わせた高速デコーダ回路に係る。The present invention relates to a high-speed decoder circuit in which a bipolar transistor and a MOS transistor are combined.

〔従来の技術〕[Conventional technology]

高速のデコーダ回路の１つとしてバイポーラ・トラン
ジスタで構成された、第２図の構成（特開昭59−165291
号）の回路が知られている。この回路は高速ではある
が、出力の高レベルがV_CC（この図ではアース）から約3
V_BE以上低下したレベルとなるため、5V程度の電源を使
用した場合出力最大振幅は電源電圧の1/2程度にしかで
きない。FIG. 2 shows a configuration of a high-speed decoder circuit composed of bipolar transistors (Japanese Patent Laid-Open No. 59-165291).
Circuit is known. This circuit is fast, but the high level of the output is about 3 _Vcc (ground in this figure).
Since the level is lower than V _{BE, the} maximum output amplitude can only be about 1/2 of the power supply voltage when a power supply of about 5 V is used.

〔発明が解決しようとする問題点〕[Problems to be solved by the invention]

上記従来技術は、バイポーラ型のメモリセルを駆動す
ることを主目的としているため、出力としてECLまたは
それに近いレベルしか発生できない。つまり、約5Vとい
う典型的な電源電圧を使用した場合、発生できる出力振
動は2V程度が上限となる。一方、MOSトランジスタを主
体とするメモリセルを駆動する場合には、読出し及び書
込みの高速性やα線によるソフトエラーの発生確率を低
下させるために、駆動信号はほぼ電源電圧一杯の振幅を
持つことが望ましい。The prior art described above mainly aims at driving a bipolar memory cell, and therefore can generate only an ECL or a level close to ECL as an output. That is, when a typical power supply voltage of about 5 V is used, the maximum output vibration that can be generated is about 2 V. On the other hand, when driving a memory cell mainly composed of MOS transistors, the drive signal should have an amplitude almost full of the power supply voltage in order to reduce the speed of reading and writing and the probability of occurrence of soft errors due to α rays. Is desirable.

本発明の目的は、電源電圧とほぼ等しい出力振幅をも
つ、高速かつ低消費電力のデコーダ回路を提供すること
である。一般に高速メモリLSIの入出力信号はECLレベル
であるので、本発明のデコーダ回路系（バツフア回路お
よびデコーダ回路）の入力信号（外部からの入力信号）
のレベルもECLレベルとする。An object of the present invention is to provide a high-speed and low-power-consumption decoder circuit having an output amplitude substantially equal to the power supply voltage. In general, since the input / output signals of the high-speed memory LSI are at the ECL level, the input signals (external input signals) of the decoder circuit system (buffer circuit and decoder circuit) of the present invention
Is also the ECL level.

〔問題点を解決するための手段〕[Means for solving the problem]

上記目的は、MOSトランジスタとバイポーラトランジ
スタとを組合せ、ゲート信号およびソース信号が一致し
た時に論理ゲートとして働くように接続することにより
達成できる。これらのゲートおよびソースに印加する信
号は、npnトランジスタまたはpnpトランジスタまたは両
者を組合せたバイポーラトランジスタによるバッファ回
路またはバイポーラトランジスタとMOSトランジスタと
を組合せたバッファ回路により発生され、その振幅は電
源電圧よりかなり小さい。The above object can be achieved by combining a MOS transistor and a bipolar transistor and connecting them so as to function as a logic gate when a gate signal and a source signal match. The signals applied to these gates and sources are generated by a buffer circuit composed of an npn transistor or a pnp transistor or a bipolar transistor combining them, or a buffer circuit composed of a bipolar transistor and a MOS transistor, the amplitude of which is considerably smaller than the power supply voltage. .

〔作用〕[Action]

バツフア回路は、ECL入力に応答してその肯定および
否定出力を発生するとともに、ECL入力を所望のデコー
ダ入力信号レベルとレベル変換する。これらの出力は、
適当なものを組合わせて部分的にデコードしたデコーダ
回路のMOSトランジスタのゲートとソースに印加され
る。これらのデコーダ入力信号レベルは、高速化を図る
ために、適当に小さな振幅（典型的には2V程度）にす
る。デコーダ回路は、ゲートとソースの信号が一致した
時に出力を出す論理積回路であるとともに、比較的低振
幅の入力をほぼ電源電圧にまで増幅する増幅器として働
く。The buffer circuit generates its positive and negative outputs in response to the ECL input and translates the ECL input to the desired decoder input signal level. These outputs are
It is applied to the gate and source of the MOS transistor of the decoder circuit partially decoded by combining appropriate components. These decoder input signal levels are set to an appropriately small amplitude (typically about 2 V) in order to increase the speed. The decoder circuit is an AND circuit that outputs when the gate and source signals match, and also functions as an amplifier that amplifies a relatively low-amplitude input to approximately the power supply voltage.

〔実施例〕〔Example〕

第１図は、本発明の一実施例である。このデコーダ回
路は、ｐ−MOSトランジスタ11,npnトランジスタ12,抵抗
13で構成されている。pMOSトランジスタ11のソースおよ
びnpnトランジスタ12のコレクタは行デコーダ線D_l1に、
pMOSトランジスタ11のゲートは列デコーダ線D_C1にそれ
ぞれ接続されている。行デコーダ線を選択するにはアド
レス・バツフア（後述）でデコーダ線の電位を非選択レ
ベル（例えば−2.0V）から選択レベル（例えば0V）に切
換える。また、列デコーダを選択するには非選択レベル
（例えば−0.8V:pMOSのスレツシヨルド電圧により異な
る）から選択レベル（例えば−2.8V）に切換える。選択
される行および列デコーダ線の個数は常にそれぞれ１個
のみであり、残りのデコーダ線は全てそれぞれの非選択
レベルに保たれる。従つて、選択された行デコーダ線と
選択された列デコーダ線との交点にあるpMOSトランジス
タ11のゲート・ソース間には−2.8Vかかり、そのpMOSト
ランジスタ11はオンとなる。一方、その他のpMOSトラン
ジスタ11のゲート・ソース間には最大で−0.8Vしかかか
らず、全てオフとなる（オフのpMOSトランジスタにかか
る最大電圧は、pMOSトランジスタのスレツシヨルド電圧
により調整する必要がある）。選択されオンとなったpM
OSトランジスタ11はnpnトランジスタ12にベース電流を
供給するのでnpnトランジスタ12もオンとなる。一般に
小さなMOSトランジスタな電流供給能力は小さいが、npn
トランジスタと組合わせることで電流供給能力、言い換
えれば相互コンダクタンスg_mが等価的にh_FE倍（典型的
には約100倍）に大きくなる。従つて、pMOSトランジス
タとnpnトランジスタとを組合わせることで、小占有面
積のデコーダで大電流を流すことが可能となる。また、
大電流を流すのは選択された唯一個のデコーダ回路であ
るので（例えば64kbでは256個中１個）、大電流を流し
ても消費電力の増加は無視できる程少ない。また、デコ
ーダ線D_l1の高レベルは0Vであるので、選択されたnpnト
ランジスタ12のベースは0Vにまで上昇するので、デコー
ダ出力14の高レベルは−V_BE−0.8Vとなる。一方、非
選択のデコーダ出力はV_EE（典型的には−5.2Vまたは−5
V）であるので、デコーダ出力として−0.8V〜V_EEとほぼ
電源電圧一杯の振幅が得られる。なお、出力の高レベル
として−0.8Vより低い電圧で構わない場合（つまり、振
幅として電源電圧V_CC−V_EEよりかなり小さくてもよい場
合）には、デコーダ線V_C1,V_l1等に印加する信号の電位
を相対的に下げればよい。このことは、以下の実施例に
おいても同様である。FIG. 1 shows an embodiment of the present invention. This decoder circuit comprises a p-MOS transistor 11, an npn transistor 12, a resistor
It consists of thirteen. The source of the pMOS transistor 11 and the collector of the npn transistor 12 are connected to a row decoder line _D11 .
The gate of the pMOS transistor 11 is connected to the column decoder line _DC1 . To select a row decoder line, the potential of the decoder line is switched from a non-selection level (for example, -2.0 V) to a selection level (for example, 0 V) by an address buffer (described later). To select a column decoder, the level is switched from a non-selection level (for example, -0.8 V: depending on the threshold voltage of the pMOS) to a selection level (for example, -2.8 V). The number of selected row and column decoder lines is always only one each, and all the remaining decoder lines are kept at their respective unselected levels. Therefore, -2.8 V is applied between the gate and the source of the pMOS transistor 11 at the intersection of the selected row decoder line and the selected column decoder line, and the pMOS transistor 11 is turned on. On the other hand, only a maximum of -0.8 V is applied between the gate and source of the other pMOS transistors 11 and they are all turned off (the maximum voltage applied to the off pMOS transistors must be adjusted by the threshold voltage of the pMOS transistors) ). PM selected and turned on
Since the OS transistor 11 supplies a base current to the npn transistor 12, the npn transistor 12 is also turned on. Generally, the current supply capability of a small MOS transistor is small, but npn
Current supply capability by combining a transistor, increases the mutual conductance g _m is equivalently h _FE times (typically about 100-fold) in other words. Therefore, by combining a pMOS transistor and an npn transistor, a large current can flow through a decoder having a small occupation area. Also,
Since a large current flows through only one selected decoder circuit (for example, one out of 256 circuits at 64 kb), an increase in power consumption is negligibly small even when a large current flows. Since the high level of the decoder line _D11 is 0 V, the base of the selected npn transistor 12 rises to 0 V, and the high level of the decoder output 14 is -V _BE -0.8 V. On the other hand, the unselected decoder output is V _EE (typically -5.2V or -5V).
Since a V), the amplitude of approximately the power supply voltage full and -0.8V～V _EE is obtained as a decoder output. When the output high level may be a voltage lower than −0.8 V (that is, when the amplitude may be much smaller than the power supply voltage V _CC −V _EE ), the voltage is applied to the decoder lines V _C1 , V _{11, and the} like. It is only necessary to relatively lower the potential of the signal to be transmitted. This is the same in the following embodiments.

第３図は本発明の別の実施例であり、第１図のデコー
ダに更に抵抗15を追加したものである。この抵抗15によ
り、npnトランジスタ12がオフになる時、npnトランジス
タ12のベースに蓄積した正孔を引抜き高速でオフにする
働きをする。FIG. 3 shows another embodiment of the present invention, in which a resistor 15 is added to the decoder of FIG. When the npn transistor 12 is turned off, the resistor 15 serves to extract holes accumulated in the base of the npn transistor 12 and turn off the npn transistor 12 at high speed.

第４図は本発明のもう１つの実施例で、npnトランジ
スタ12のコレクタがV_CCに接続されている。この場合、n
pnトランジスタ12に流れる大電流はデコーダ線D_l1には
流れないので、デコーダ線での電圧降下は極く僅かとな
る。FIG. 4 shows another embodiment of the present invention, in which the collector of npn transistor 12 is connected to V _CC . In this case, n
Since a large current flowing through the pn transistor 12 does not flow through the decoder line _D11 , the voltage drop on the decoder line is extremely small.

第５図は本発明のもう１つの実施例で、npnトランジ
スタ12のベースとV_EEとの間に抵抗15を挿入している。
この抵抗15は、npnトランジスタ12のオフ切換時間を短
縮するのが目的である。Figure 5 is a another embodiment of the present invention, and a resistor 15 between the base and the V _EE of the npn transistor 12.
The purpose of this resistor 15 is to reduce the off-switching time of the npn transistor 12.

第６図は本発明のもう１つの実施例で、出力の高レベ
ルとしてV_CC（0V）が望ましい場合の実施例である。デ
コーダ線D_l1の高レベルをV_CC（0V）にとると出力の高レ
ベルはV_CCとなる。しかし、pMOSトランジスタだけではg
_mが小さく高速動作が不可能である。FIG. 6 shows another embodiment of the present invention, in which V _CC (0 V) is desired as the high level of the output. When the high level of the decoder line _Dl1 is set to V _CC (0 V), the high level of the output becomes V _CC . However, the pMOS transistor alone has g
_m is too small to operate at high speed.

第７図は出力の高レベルをV_CCとするもう１つの実施
例である。11〜14で構成される回路部分は第５図と同一
であるが、この回路部分と並列にpMOSトランジスタ16が
付加されている。つまり、負荷の大部分はnpnトランジ
スタ12で駆動するが、出力が−V_BE（−0.8V）まで上昇
した後はpMOSトランジスタ16で駆動し、出力をV_CC（0
V）まで持ち上げる。FIG. 7 shows another embodiment in which the high level of the output is set to V _CC . The circuit portion composed of 11 to 14 is the same as that of FIG. 5, but a pMOS transistor 16 is added in parallel with this circuit portion. That is, most of the load is driven by the npn transistor 12, but after the output rises to -V _BE (-0.8V), the load is driven by the pMOS transistor 16 and the output is V _CC (0
V).

この実施例では、並列に付加されたpMOSトランジスタ
16を第５図の実施例と組合せたが、勿論その他の実施例
と並列に付加されるpMOSトランジスタ16とを組合わせて
出力の高レベルをV_CCとすることは可能である。In this embodiment, a pMOS transistor added in parallel
Although the embodiment 16 is combined with the embodiment of FIG. 5, it is of course possible to combine the other embodiment with a pMOS transistor 16 which is added in parallel to make the output high level _Vcc .

以上の実施例では、選択されたデコーダ回路にのみ、
大きな電流を流す回路構成となつているが、第８図は、
この電流を大幅に低減した実施例である。すなわち、デ
コーダ出力が高レベルの時はnMOSトランジスタ21がオン
となりnpnトランジスタ22のベース電圧をV_EEにするた
め、npnトランジスタ22はオフとなり定常電流は流れな
い。出力低レベル（V_EE）になるとpMOSトランジスタ20
がオンとなりnpnトランジスタ22はオンとなり出力14は
急速にV_EEに向かうが出力がV_EEになつてしまうともはや
電流は流れなくなる。つまり、この実施例では、抵抗15
に流れる電流（第１図等の抵抗13に流れる電流に比べる
と少ない）以外の定常電流は流れない。この実施例で
も、出力の高レベルは−V_BEだが、破線に示すようにpMO
Sトランジスタを並列に接続することにより高レベルをV
_CCとできることは前述した通りである。In the above embodiment, only the selected decoder circuit
Although the circuit configuration is such that a large current flows, FIG.
This is an embodiment in which this current is greatly reduced. That is, since when the decoder output is high is that the base voltage of npn transistor 22 becomes an nMOS transistor 21 is turned on V _EE, the npn transistor 22 is constant current turned off does not flow. When the output goes low (V _EE ), the pMOS transistor 20
Turns on, the npn transistor 22 turns on, and the output 14 rapidly goes to _VEE , but when the output reaches _VEE , current no longer flows. That is, in this embodiment, the resistance 15
(A small current compared to the current flowing through the resistor 13 in FIG. 1) does not flow. Also in this embodiment, the high level of the output is −V _BE, but the pMO
High level V by connecting S transistor in parallel
What you can do with _CC is as described above.

第９図は、本願の列デコーダ線駆動用のアドレス・バ
ツフア及び部分デコーダ回路である。この回路は、アド
レス入力A1等のレベルをシフトするためのレベル・シフ
ト回路LSと、カレント・スイツチ・トランジスタ20,2
1、負荷抵抗22,23とエミツタホロワ24,25などで構成さ
れている。A1等に印加されたアドレス入力はレベル・シ
フト回路を経てカレントスイツチ回路により肯定，否定
出力がエミツタホロワ24,25等より発生される。この出
力は、ワイヤド・オアされて部分デコード出力となる。
第９図に例示している場合について説明すると、An,A1
に低レベルが入力された場合、エミツタホロワ24,24′
が低レベル、25,25′が高レベルを出力する。従つて図
示したようなワイヤド・オアを行なうと、出力▲
▼，▲▼のみが低レベルとなり残りの３出力は高レ
ベルとなる。高レベルは回路構成上、−V_BE以下の値と
なる。低レベルは設計で広範囲に変え得る。実際には、
アドレス入力数は２個以上であるため、エミツタホロワ
数を増やし多数個のワイヤド・オアをとる必要がある
が、この方法は専門家に周知であるので詳わしくは触れ
ない。FIG. 9 shows an address buffer and a partial decoder circuit for driving a column decoder line according to the present invention. This circuit comprises a level shift circuit LS for shifting the level of the address input A1 and the like, and current switch transistors 20, 2
1. Consists of load resistors 22 and 23 and emitter followers 24 and 25. The address input applied to A1 and the like is passed through a level shift circuit, and the current switch circuit generates positive and negative outputs from the emitter followers 24 and 25. This output is wired-ORed to become a partially decoded output.
The case illustrated in FIG. 9 will be described.
If a low level is input to the
Outputs a low level, and 25 and 25 'output a high level. Therefore, when performing wired OR as shown in the figure, the output ▲
Only ▼ and ▲ ▼ are at the low level, and the remaining three outputs are at the high level. The high level has a value of -V _BE or less due to the circuit configuration. Low levels can vary widely in design. actually,
Since the number of address inputs is two or more, it is necessary to increase the number of emitters and take a large number of wired ORs. However, since this method is well known to experts, it will not be described in detail.

第10図は、デコーダの行アドレス線（第１図のD_l1等
を駆動するためのアドレス・バツフアおよび部分デコー
ダ回路である。この回路は、レベル・シフト回路とカレ
ントスイツチおよびpMOSトランジスタのソースフオロワ
より構成されている。この回路も第９図と類似の動作を
する。たとえば、A1,Anに低レベルが入力されると、ソ
ースホロワ30,31に低レベル、32,33に高レベルが印加さ
れる。同様に30′,31′に低レベル、32′,33′に高レベ
ルが印加される。ソースホロワは、pMOSトランジスタ34
とnpnトランジスタ35とから成り、npnトランジスタ35は
pMOSトランジスタ34の実効g_mを向上させるために使用さ
れている。抵抗36はnpnトランジスタ35がオフになる
時、ベースに蓄積された電荷を引抜くためのもので、高
速化に効果があるが基本的な動作には影響ない。これら
のソースホロワはｐチヤネルであるので、高レベル出力
のみがワイヤド・オアされている組合わせつまり出力40
のみが高レベルとなり、その他の出力は低レベルとな
る。なお、pMOSトランジスタのスレツシヨルド電圧だけ
カレントスイツチの出力レベルをずらすため、カレント
・スイツチの負荷は３個の抵抗R1,R2,R3で構成されてお
り、R1での電圧降下だけレベルがシフトするようになつ
ている。Figure 10 is a address buffer and partial decoder circuit for driving the D _l1 like row address lines (first diagram of a decoder. This circuit, from Sosufuorowa of level shifting circuit and the current Sui Tutsi and pMOS transistors This circuit operates similarly to Fig. 9. For example, when a low level is input to A1 and An, a low level is applied to the source followers 30 and 31, and a high level is applied to 32 and 33. Similarly, a low level is applied to 30 'and 31' and a high level is applied to 32 'and 33'.
And npn transistor 35, and npn transistor 35
It has been used to improve the effective g _m of the pMOS transistor 34. When the npn transistor 35 is turned off, the resistor 36 is used to extract the electric charge stored in the base, and is effective in increasing the speed but does not affect the basic operation. Since these source followers are p-channels, only the high-level outputs are wired-ORed or output 40.
Only the high level and the other outputs are low. In order to shift the output level of the current switch by the threshold voltage of the pMOS transistor, the load of the current switch is composed of three resistors R1, R2 and R3, and the level is shifted by the voltage drop at R1. I'm sorry.

第11図は、行デコーダ線駆動回路のもう１つの実施例
である。この実施例では第10図の抵抗36の代りにnMOSト
ランジスタ46が使用されている。この場合、抵抗36に流
れる定常電流を省くことができる。なお、この場合も第
10図と同様にソースホロワは肯定および否定側に複数個
備えワイヤド・オアされるのであるが、図面を簡単にす
るため省略している。FIG. 11 shows another embodiment of the row decoder line drive circuit. In this embodiment, an nMOS transistor 46 is used in place of the resistor 36 shown in FIG. In this case, the steady current flowing through the resistor 36 can be omitted. In this case,
As in FIG. 10, a plurality of source followers are provided on the positive and negative sides and wired OR, but are omitted for simplicity of the drawing.

第12図は、行デコーダ線駆動回路のもう１つの実施例
であり、第10図で抵抗R1で行なつていたレベルシフトを
カレントスイツチでは行なわずエミツタホロワEFで行な
つている。従つて、エミツタホロワのV_BEとpMOSトラン
ジスタのスレツシヨルドがほぼ同じ場合に有効である。
この場合、抵抗での電圧降下量が全体的に少なくなるた
め、設計が簡単になる。なお、この図でもワイヤド・オ
アの部分は図面を簡単にするために省略している。FIG. 12 shows another embodiment of the row decoder line driving circuit, in which the level shift performed by the resistor R1 in FIG. 10 is not performed by the current switch but by the emitter follower EF. Therefore, it is effective when the V _{BE of} the emitter follower and the threshold of the pMOS transistor are almost the same.
In this case, since the amount of voltage drop at the resistor is reduced as a whole, the design is simplified. In this figure, the wired or part is omitted for simplifying the drawing.

第13図は、第11図におけるR1でのレベルシフトの代り
にエミツタホロワEFで行なつた実施例である。FIG. 13 shows an embodiment in which the level shift at R1 in FIG. 11 is performed by Emmitta-Follower EF.

第14図は、第10図においてpMOSトランジスタ34の代り
にpnpトランジスタを使用した実施例である。この例で
も、抵抗R1での電圧降下でpnpトランジスタのV_BEに相当
する電圧をシフトしている。出力の高レベルはpMOSトラ
ンジスタのソースホロワの場合と同様のV_CC（0V）とな
る。なお、この図でも、簡単にするため複数個のエミツ
タホロワとワイヤド・オアの部分を省略している。FIG. 14 shows an embodiment in which a pnp transistor is used instead of the pMOS transistor 34 in FIG. Also in this example, the voltage corresponding to the V _BE of the pnp transistor is shifted by the voltage drop at the resistor R1. The high level of the output becomes V _CC (0 V) similar to the case of the source follower of the pMOS transistor. In this figure, a plurality of emitter followers and a wired or part are omitted for simplification.

第15図は、第14図での抵抗R1によるレベルシフトの代
りにエミツタホロワEFのレベルシフトを用いた実施例で
ある。この例でも、複数個のエミツタホロワおよびワイ
ヤド・オアの部分は図面を簡単にするため省略してい
る。FIG. 15 shows an embodiment in which the level shift of the emitter follower EF is used instead of the level shift by the resistor R1 in FIG. Also in this example, a plurality of emitter followers and wired OR parts are omitted for simplicity of the drawing.

次に、第１図，第３図〜第８図に示したデコーダ回路
の主要部分の構造について述べる。これらの実施例にお
いて各デバイスをそれぞれ単独に構成し、必要な端子を
結線することで本願を実施可能なことは言うまでもな
い。しかし、これらの実施例における主要部分つまり、
pMOSトランジスタ11とnpnトランジスタ12を複合化でき
る。その実施例を第16図に示す。バイポーラ・トランジ
スタ12は、ｎ＋層（エミツタ）50,p層（ベース）51,n−
層（コレクタ）52より成り、ｎ＋埋込み層53はコレクタ
引出し層となつている。また、pMOS11はソース54,ゲー
ト55,ドレーン51とから成り、断面からわかるように領
域51,52がnpnトランジスタとpMOSトランジスタとで共通
に使用され、全体として非常にコンパクトにレイアウト
可能となる。Next, the structure of the main part of the decoder circuit shown in FIGS. 1, 3 to 8 will be described. In these embodiments, it is needless to say that the present invention can be implemented by individually configuring each device and connecting necessary terminals. However, the main part in these examples, namely
The pMOS transistor 11 and the npn transistor 12 can be combined. An example is shown in FIG. The bipolar transistor 12 has an n + layer (emitter) 50, a p layer (base) 51, n−
A layer (collector) 52, and the n + buried layer 53 is a collector lead layer. The pMOS 11 includes a source 54, a gate 55, and a drain 51. As can be seen from the cross section, the regions 51 and 52 are used in common by the npn transistor and the pMOS transistor, so that the layout can be made very compact as a whole.

第16図（ｂ）は特に第３図の実施例に適した実施例
で、npnトランジスタおよびpMOSトランジスタの構成は
（ａ）と同一であるが、npnトランジスタのコレクタとp
MOSトランジスタのソースとの接続は電極58により行な
われている。一方、行デコーダ線D_l1等は電極57であ
り、npnに大電流を流した際のｎ＋埋込み層での電圧降
下は電極57からエミツタ50の下方までのｎ＋埋込み層53
の部分で生じ、エミツタ下方から電極58までの間のｎ＋
埋込み層での電圧降下は少ない。従つて、このような構
造では、いわゆるラツチアツプが生じにくくなる。ま
た、抵抗15は、ｐ層51をｎ＋層56でピンチして作る構造
になつているため、小面積で構成できる。FIG. 16 (b) is an embodiment particularly suitable for the embodiment of FIG. 3. The configuration of the npn transistor and the pMOS transistor is the same as that of FIG. 16 (a).
The connection to the source of the MOS transistor is made by the electrode 58. On the other hand, the row decoder line _{D11 and the} like are the electrodes 57, and when a large current flows through npn, the voltage drop in the n + buried layer is lower than the n + buried layer 53 from the electrode 57 to below the emitter 50.
And n + between the emitter below and the electrode 58
The voltage drop in the buried layer is small. Therefore, in such a structure, what is called a latch-up hardly occurs. Further, since the resistor 15 has a structure in which the p layer 51 is pinched by the n + layer 56, it can be configured with a small area.

以上、本発明の実施例を、たとえばデコーダ回路につ
いてはpMOSトランジスタとnpnトランジスタとして説明
してきたが、nMOSトランジスタとpnpトランジスタの組
合わせでも同様な回路を構成できることは当業者には明
らかであろう。As described above, the embodiments of the present invention have been described as, for example, a pMOS transistor and an npn transistor for a decoder circuit. However, it will be apparent to those skilled in the art that a similar circuit can be formed by combining an nMOS transistor and a pnp transistor.

〔発明の効果〕〔The invention's effect〕

本発明によれば、簡単な回路でECLレベルのアドレス
入力に対応してほぼ電源電圧一杯のデコーダ出力を得る
ことができ、また、回路構成を全体として非常にコンパ
クトにレイアウト可能となる。これにより、極めて高速
でCMOSメモリセルを駆動でき、高速のBiMOSメモリLSIを
実現する上で非常に効果的である。According to the present invention, it is possible to obtain a decoder output almost at full power supply voltage corresponding to an ECL level address input with a simple circuit, and it is possible to lay out a very compact circuit configuration as a whole. As a result, the CMOS memory cell can be driven at a very high speed, which is very effective in realizing a high-speed BiMOS memory LSI.

【図面の簡単な説明】[Brief description of the drawings]

第１図は、本発明の実施例を示す図、第２図は、従来型
のECLデコーダ回路図、第３図乃至第８図は本発明のデ
コーダ回路の実施例を示す図、第９図は、本発明の列デ
コーダ線駆動回路の実施例を示す図、第10図乃至第15図
は、本発明の行デコーダ線駆動回路の実施例を示す図、
第16図（ａ），（ｂ）は、本発明のデコーダ回路の主要
部分の構造の実施例を示す図である。 11……ｐ−MOSトランジスタ、12……npnトランジスタ、
13……抵抗。FIG. 1 is a diagram showing an embodiment of the present invention, FIG. 2 is a diagram of a conventional ECL decoder circuit, FIGS. 3 to 8 are diagrams showing an embodiment of the decoder circuit of the present invention, FIG. Is a diagram showing an embodiment of a column decoder line drive circuit of the present invention, FIGS. 10 to 15 are diagrams showing an embodiment of a row decoder line drive circuit of the present invention,
FIGS. 16 (a) and (b) are diagrams showing an embodiment of the structure of the main part of the decoder circuit of the present invention. 11 ... p-MOS transistor, 12 ... npn transistor,
13 ... resistance.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中村 徹 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 出井 陽治 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 櫻井 義彰 千葉県茂原市早野3681番地 日立デバイ スエンジニアリング株式会社内 (56)参考文献 特開 昭59−165291（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Toru Nakamura 1-280 Higashi-Koigabo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory of Hitachi, Ltd. Central Research Laboratory (72) Inventor Yoshiaki Sakurai 3681 Hayano Mobara-shi, Chiba Hitachi Devices Engineering Co., Ltd. (56) References JP-A-59-165291 (JP, A)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】正極性（または負極性）で電源電圧より小
さい振幅の行選択信号を発生する行デコーダ線駆動回路
と、負極性（または正極性）で電源電圧より小さい振幅
の列選択信号を発生する列デコーダ線駆動回路と、行デ
コーダ線と列デコーダ線の各交点に配置された一致回路
よりなるデコーダ回路において、 前記一致回路は、そのゲートが前記列デコーダ線に接続
され、そのソースが前記行デコーダ線に接続されたpMOS
トランジスタ（またはnMOSトランジスタ）と、そのベー
スが前記pMOSトランジスタのドレイン（またはnMOSトラ
ンジスタのソース）に接続されたnpnトランジスタ（ま
たはpnpトランジスタ）を具備し、 前記pMOSトランジスタのドレイン（またはnMOSトランジ
スタのソース）および前記npnトランジスタ（またはpnp
トランジスタ）のベースが共通のｐ形半導体領域（また
はｎ形半導体領域）から成ることを特徴とするデコーダ
回路。1. A row decoder line drive circuit for generating a row selection signal having a positive polarity (or a negative polarity) and smaller in amplitude than a power supply voltage, and a column selection signal having a negative polarity (or a positive polarity) having a smaller amplitude than the power supply voltage. In a decoder circuit including a generated column decoder line driving circuit and a matching circuit arranged at each intersection of a row decoder line and a column decoder line, the matching circuit has a gate connected to the column decoder line, and a source connected to the column decoder line. PMOS connected to the row decoder line
A transistor (or nMOS transistor), and an npn transistor (or pnp transistor) whose base is connected to the drain of the pMOS transistor (or the source of the nMOS transistor). The drain of the pMOS transistor (or the source of the nMOS transistor) And the npn transistor (or pnp
A transistor circuit wherein a base of the transistor is formed of a common p-type semiconductor region (or n-type semiconductor region).