JP2656737B2 - ビデオ情報を処理するためのデータ処理装置 - Google Patents

ビデオ情報を処理するためのデータ処理装置

Info

Publication number
JP2656737B2
JP2656737B2 JP6247422A JP24742294A JP2656737B2 JP 2656737 B2 JP2656737 B2 JP 2656737B2 JP 6247422 A JP6247422 A JP 6247422A JP 24742294 A JP24742294 A JP 24742294A JP 2656737 B2 JP2656737 B2 JP 2656737B2
Authority
JP
Japan
Prior art keywords
video
odd
field
data
frame
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP6247422A
Other languages
English (en)
Other versions
JPH07191660A (ja
Inventor
ディビッド・ロニー・ドウィン
ウィリアム・ロバート・リー
ディビッド・ウィリアム・ヌクタレイン
ジョセフ・マイケル・ペニーシ
ポウル・スチュワート・ヨーシム
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPH07191660A publication Critical patent/JPH07191660A/ja
Application granted granted Critical
Publication of JP2656737B2 publication Critical patent/JP2656737B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/64—Circuits for processing colour signals
    • H04N9/641—Multi-purpose receivers, e.g. for auxiliary information
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
    • G09G2340/125—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels wherein one of the images is motion video

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computer Hardware Design (AREA)
  • Controls And Circuits For Display Device (AREA)
  • Television Systems (AREA)
  • Studio Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ワークステーション全
般に関し、具体的には、フル・モーション・ビデオ画像
とコンピュータ生成情報（グラフィックおよび非グラフ
ィック）が表示装置に表示されるマルチメディア・ワー
クステーションに関する。
【０００２】
【従来の技術】マルチメディア・ワークステーションが
増加したため、マルチメディア情報を処理するための新
しい技術と装置が必要になっている。一般に、マルチメ
ディア・ワークステーションは、音声、データおよびビ
デオ情報を表す電気信号を処理する能力を有する。一般
的な提案として、異なるタイプの情報（すなわちデー
タ、音声またはビデオ）が、共通の伝送媒体を介して送
られる。
【０００３】従来のワークステーションは、通常はパー
ソナル・コンピュータ（ＰＣ）であるコントローラと１
つまたは複数の入出力装置からなる。入出力装置には、
プリンタ、表示装置などが含まれる。おそらく、表示装
置が、すべての入出力装置のうちで最も重要である。こ
れは、システムに入力された情報や、ユーザからの照会
の結果の視覚イメージをユーザに与える。一般にビデオ
・アダプタと称する従来の装置が、表示装置をＰＣのバ
スに結合する。ＯＳ／２Rなどのオペレーティング・シ
ステムが、ＰＣ上で実行され、ビデオ・アダプタ経由で
表示装置上に情報を提供するのに必要な機能（たとえば
インターフェース、プロトコル、フォーマットなど）を
提供する。ＯＳ／２R製品は、表示画面を別々の区域ま
たはウィンドウに区分し、このウィンドウに、選択され
た情報を挿入し、ユーザに表示することができる。
【０００４】マルチメディア・アプリケーションでは、
ウィンドウ環境で従来のコンピュータ・グラフィック情
報と同時にフル・モーション・ビデオを表示することが
望ましい。フル・モーション・ビデオの主な供給源の多
くは、ＮＴＳＣと称するフォーマットになっている。Ｎ
ＴＳＣ規格のビデオ画像は、連続するフレームからな
る。各フレームは、インタレースされた偶数フィールド
と奇数フィールドからなる。各フィールドは、２６２．
５本の走査線を有し、そのうちの２４０本にビデオ情報
が含まれる。したがって、各フレームは、４８０本のイ
ンタレースされたビデオ情報を有する。
【０００５】４８０本のビデオ情報をウィンドウ環境で
コンピュータ・グラフィックスと統合するためには、ユ
ーザ定義の高さを有するウィンドウに収まるサイズにビ
デオ画像をスケーリングする必要がある。スケーリング
のほかに、ウィンドウ環境で表示するために、インタレ
ース画像からインタレースを除去する必要がある。
【０００６】既知のスケーリング技法の１つが、デシメ
ーション（ｄｅｃｉｍａｔｉｏｎ）である。この技法で
は、情報をフィールド単位でデシメート（破棄）し、最
大で２４０のスケーリングされたウィンドウ高さをもた
らす。フィールド・ベースで情報をデシメートする時、
偶数フィールドと奇数フィールドの両方が、この２つの
間に有り得るオフセットを除いて同様に取り扱われ、同
じ本数のビデオ情報が、各フィールドから破棄される。
デシメーションによるフィールド・ベースのスケーリン
グは、デシメーション・アーチファクトをもたらす傾向
がある。デシメーション・アーチファクトは、入力画像
の重要な視覚的てがかりが、スケーリングされた出力画
像で完全に破棄される時に、出力画像の品質を低下させ
る。
【０００７】米国特許第４９４７２５７号明細書に、高
品位（ＨＤ）ＴＶで表示するために、テキストやグラフ
ィックスなどの静止画像と複数のビデオ信号を組み合わ
せるためのシステムが記載されている。このビデオ信号
は、表示画面の特定のウィンドウに収まるようにスケー
リングされる。このスケーリングは、プロセッサが垂直
および水平の３次スプライン補間アルゴリズムを実行す
ることによって行われる。
【０００８】
【発明が解決しようとする課題】本発明の主目的は、フ
ル・モーション・ビデオ情報をスケーリングするための
改良された機能を有するアダプタを提供することであ
る。
【０００９】本発明のもう１つの目的は、複数の異なる
スケーリング・モードを有するビデオ・アダプタを提供
することである。各モードはプログラム可能であり、異
なるウィンドウ高さを提供し、これまでに可能であった
以上の画像品質をもたらす。
【００１０】
【課題を解決するための手段】このビデオ・アダプタに
は、コンピュータ表示画面上の領域に対応する指定区域
を有するメモリ・バッファが含まれる。指定区域には、
画面に表示するためのデータが含まれる。制御マイクロ
プロセッサを含むグラフィック制御モジュールが、ＰＣ
などのホスト・システムのバスに、このメモリ・バッフ
ァを相互接続する。マッピング機能を提供し、ディジタ
ルＲＧＢ信号またはディジタルＹＵＶ信号をアナログＲ
ＧＢ信号に変換するための従来のモジュールが、メモリ
・バッファを表示装置に相互接続する。フル・モーショ
ン・ビデオを処理するためのモジュール（ビデオ統合プ
ロセッサと称する）が、グラフィック制御モジュールと
メモリ・バッファの中間のノードに結合される。このモ
ジュールは、インタレース式フル・スケールＴＶビデオ
画像を、２つのフィールド（以下、奇数フィールドおよ
び偶数フィールドと称する）を含む連続フレームである
かのように扱うスケーリング装置が含まれる。この装置
は、現在受け取っている（たとえば偶数）ビデオ・フィ
ールドからの表示すべき現在ラインと、後に受け取られ
るもう１つの（たとえば奇数）ビデオ・フィールドから
の表示すべき将来のラインとを同時に選択する。この装
置は、現在受け取っているビデオ・フィールドから選択
された現在ラインをビデオ・バッファに置き、後に受け
取る他方のビデオ・フィールドの将来のラインのために
ビデオ・バッファ内の空間を予約する。他方のビデオ・
フィールドが到着した際に、選択されたラインをそれぞ
れの予約された空間に記憶する。奇数フィールドおよび
偶数フィールドの選択されないラインは、破棄される。
【００１１】具体的に言うと、スケーリング装置または
スケーラは、所望のスケーリング係数を表す種または初
期値を記憶するための複数のレジスタを含む回路構成要
素から構成される。選択された値は、プログラム制御の
下でロードされる。選択されたレジスタを組み合わせる
ためのカウント手段に、１対のセレクタ回路が含まれ、
このセレクタ回路は、加算器回路の入力を、レジスタ
と、セレクタ回路の対のうちの指定された１つへ加算器
の出力を相互接続する直列接続されたセレクタ／アキュ
ムレータ対のうちのそれぞれの１つとに結合する。加算
器のオーバーフロー（キャリー・アウト）端子が、１対
のフラグ・レジスタに結合され、コントローラが、選択
された時間間隔で回路構成要素のうちのそれぞれの１つ
をイネーブルする制御信号を生成する。フラグ・レジス
タの状態が、現フィールドと隣接フィールドからのどの
ラインを保持するかを示す。
【００１２】本発明の１実施例では、フル・スケール・
ビデオ情報を処理する際に、二重累算方法を使用する。
二重累算処理の結果として、結果のビデオ画像の品質
が、他の技法によって作られるビデオ画像より良くな
る。簡単に言うと、二重累算処理では、受け取られ処理
されるビデオ・ラインごとに、選択された増分値の内容
を用いてアキュムレータの内容を２回調節（加算）す
る。これによって、１時にフレームの１フィールドだけ
を受け取っているにもかかわらず、ビデオ情報の非イン
タレース式（progressive：前進的）フレームを受け取
っているかのような効果が得られる。
【００１３】
【実施例】図１は、本発明の教示を含むシステム図であ
る。このシステムには、説明のためにそのバスであるＰ
Ｃバス１１を外部に示されているパーソナル・コンピュ
ータ（ＰＣ）１０が含まれる。ビデオ・アダプタ２６
が、ＰＣバス１１に結合され、通常のグラフィックス表
示画面２２上に、コンピュータ・グラフィックスまたは
テキスト・データと同時に表示されるスケーリングされ
たリアル・タイムのテレビジョン画像を提供する。ＰＣ
１０は、ビデオ画像とグラフィックスまたはテキスト・
データが表示されるグラフィック表示装置上でのウィン
ドウ操作と多重タスク機能を提供するオペレーティング
・システム１４を実行する。ＯＳ／２Rなど従来の多重
タスク・オペレーティング・システムであればどれで
も、多重タスク環境とグラフィックス表示画面２２のウ
ィンドウ区分を提供するためにＰＣ１０内で使用でき
る。さらに、ユーザ提供項目であるアプリケーション・
プログラム１２が、ＰＣ１０内のオペレーティング・シ
ステム１４上で実行される。後に説明するように、アプ
リケーション・プログラムは、ビデオ・プロセッサ２４
内で走行するスケーリング装置（後に説明する）に所定
の値をロードするのに使用できる。
【００１４】さらに図１を参照すると、ビデオ・アダプ
タ２６には、グラフィックス・コントローラ１６、グラ
フィックス・ビデオ・バッファ１８、カラー・ルックア
ップ・テーブル／ディジタル・アナログ・コンバータ
（ＣＬＵＴ／ＤＡＣ）２０、ビデオ・デコーダ１５およ
びビデオ・プロセッサ２４が含まれる。ここで名前を挙
げた機構の相互接続は、図１に示されており、簡潔のた
めに繰り返さない。グラフィックス・コントローラ１６
は、標準項目として購入できる。これは、ＰＣバス１１
などのシステム・バスに取り付けられ、これによって、
ＰＣ１０内で走行中のアプリケーション・プログラム１
２などのアプリケーション・プログラムが、グラフィッ
クス・ビデオ・バッファ１８の内容を変更し、ビデオ・
プロセッサ２４の動作を制御できるようにする（または
それを援助する）。
【００１５】グラフィックス・ビデオ・バッファ１８
は、そのデータの大部分がグラフィックス表示画面２２
の諸領域に対応するメモリ・バッファである。メモリ・
バッファのうちでグラフィックス・データまたはビデオ
・データを含む区域を、通常はフレーム・バッファと称
する。カラー・ルックアップ・テーブル／ディジタル・
アナログ・コンバータ（ＣＬＵＴ／ＤＡＣ）２０は、特
定のフレーム・バッファ表現からグラフィックス表示画
面２２の駆動に必要なアナログＲＧＢ信号への最終マッ
ピングを行う。ビデオ・デコーダ１５は、コンポジット
・ビデオ信号またはＳビデオ信号をアナログのＲＧＢま
たはＹＵＶに復号し、それをディジタル化して、出力に
その信号のディジタルＲＧＢ表現またはディジタルＹＵ
Ｖ表現を作る、標準デバイスである。端子２３のビデオ
信号は、ＮＴＳＣフォーマットまたはＰＡＬフォーマッ
トで供給できる。端子２３のビデオ画像のほかに、コー
デック（ｃｏｄｅｃ＝ｃｏｍｐｒｅｓｓｉｏｎ／ｄｅｃ
ｏｍｐｒｅｓｓｉｏｎ（圧縮／伸長）の略）供給源（図
示せず）から伸長されたビデオ画像を端子２５に供給で
きる。端子２５のビデオ画像またはビデオ・デコーダ１
５から出力されたビデオ画像は、ビデオ・プロセッサ２
４に転送される。ビデオ・プロセッサ２４は、両方向バ
ス２７によって、グラフィックス・コントローラ１６と
グラフィックス・ビデオ・バッファ１８に相互接続され
る。後に詳細に説明するように、ビデオ・プロセッサ２
４は、リアル・タイムのビデオ画像を受け取り、画像を
縦横に刈り込み、画像を縦横にスケーリングし、画像デ
ータを所望の色空間に（ＲＧＢからＹＵＶへまたはＹＵ
ＶからＲＧＢへ）変換する。その後、ビデオ・プロセッ
サは、スケーリングされ色空間変換された画像を、グラ
フィックス表示画面２２への表示のためにフレーム・バ
ッファ内の正しい位置に転送する。
【００１６】上の説明に基づいて、ＴＶチューナ、ビデ
オ・テープ・レコーダまたはビデオ・カメラからＮＴＳ
ＣまたはＰＡＬの標準フォーマットで提示されるか、ビ
デオ・コーデックからの伸長されたビデオ・ストリーム
として供給されるビデオ入力信号は、ビデオ・プロセッ
サ２４によるスケーリングを含む処理を受け、表示装置
上の他のグラフィックスまたはテキスト・データと同時
にグラフィックス表示画面２２上の寸法調節可能なウィ
ンドウに表示されると結論できる。
【００１７】図２および図３は、ビデオ・プロセッサ２
４の詳細ブロック図である。前に述べたように、ビデオ
・プロセッサは、ビデオ情報を処理し、グラフィックス
表示画面２２の選択されたウィンドウに対応するビデオ
・バッファの選択された区域に情報を置き、選択された
ウィンドウにその情報を表示する。本明細書で使用する
用語「処理」は、コンピュータ生成のグラフィック情報
またはデータと同時にビデオ画面にビデオ情報を表示で
きるように、「ビデオ・プロセッサ」がビデオ情報を準
備することを意味する。
【００１８】ビデオ・プロセッサ２４には、フレーム・
バッファ・データ・バス２７'およびフレーム・バッフ
ァ・アドレス・バス２７"を介してフレーム・バッファ
に結合されるフレーム・バッファ・インターフェース手
段２８が含まれる。フレーム・バッファ・データ・バス
２７'とフレーム・バッファ・アドレス・バス２７"は、
図１では符号２７によって示されていることに留意され
たい。フレーム・バッファ・インターフェース手段２８
は、高速ビデオ情報をグラフィックス・ビデオ・バッフ
ァ１８（図１）の選択された区域に挿入するための機構
および機能を提供する。ビデオ情報処理手段３０は、変
換手段３４から高速ビデオ情報を受け取り、その情報を
処理し、バス３２を介してフレーム・バッファ・インタ
ーフェース手段２８に伝送する。レジスタ・インターフ
ェース手段３６は、バス３８および３８'を介してフレ
ーム・バッファ・インターフェース手段２８に接続され
る。レジスタ・インターフェース手段３６へのアクセス
は、データ・バス４０および４０'を介して得られる。
変換手段３４へのビデオ情報は、入力切取り（croppin
g）手段４２またはデータ同期化手段４４からの導体を
介して供給される。データ同期化手段４４への情報は、
ディジタル化インターフェース手段４６を介して供給さ
れ、入力切取り手段４２へのデータは、コーデック・イ
ンターフェース手段４３またはディジタル化インターフ
ェース手段４６からの導体を介して供給される。データ
同期化手段４４、ディジタル化インターフェース手段４
６およびコーデック・インターフェース手段４３から出
入りする信号は、それぞれ矢印によって図示され、それ
ぞれ相応の名前が付けられている。
【００１９】さらに図２および図３を参照すると、フレ
ーム・バッファ・インターフェース手段２８には、出力
ＦＩＦＯバッファ５２に接続されたメモリ・シーケンサ
５０が含まれる。メモリ・シーケンサ５０は、端子５５
の信号を介して、メモリ・インターフェース手段の制御
または管理をイネーブルされる。端子５５の信号は、グ
ラフィックス・コントローラ１６（図１）によって供給
される。
【００２０】この目的のため、メモリ・シーケンサ５０
は、出力ＦＩＦＯバッファ５２の読取りの制御と、アド
レス生成手段５６（後に説明する）を介するアドレスの
前進の制御と共に、直接メモリ制御信号のすべてを提供
する。出力ＦＩＦＯバッファ５２からの出力は、バス５
８、５８'および５８"を介してマルチプレクサ手段６０
に供給される。マルチプレクサ手段６０からの出力は、
フレーム・バッファ・データ・バス２７'を介して供給
される。マルチプレクサ手段６０へのもう１つの入力
は、バス３８'を介してレジスタ・インターフェース手
段３６（詳細は後に説明する）から供給される。出力Ｆ
ＩＦＯバッファ５２は、ビデオ・データを緩衝記憶し、
このビデオ・データは、メモリ・シーケンサ５０がフレ
ーム・バッファ・インターフェース手段２８を介するビ
デオ・バッファの制御またはアクセスを得るまで保持さ
れる。アクセスまたは制御を得たならば、出力ＦＩＦＯ
バッファ５２の内容が、グラフィックス・ビデオ・バッ
ファ１８（図１）に伝送される。
【００２１】アドレス生成手段５６には、垂直インター
バル・アドレス・ジェネレータ６４とウィンドウ・アド
レス・ジェネレータ６６が含まれる。これらのジェネレ
ータのそれぞれからの出力信号は、アドレス・マルチプ
レクサ手段６８に供給される。アドレス・マルチプレク
サ手段６８には、直列に接続された２つのアドレス・マ
ルチプレクサ６８'および６８"が含まれる。ウィンドウ
・アドレス・ジェネレータ６６は、ライン・ビデオ・ウ
ィンドウ・データをグラフィックス・ビデオ・バッファ
１８に書き込むのに必要なアドレスを供給する。
【００２２】垂直インターバル・アドレス・ジェネレー
タ６４は、取り込まれた垂直帰線消去インターバル・デ
ータ・ストリームをグラフィックス・ビデオ・バッファ
１８に書き込むのに必要なアドレスを供給する。
【００２３】アドレス・マルチプレクサ６８'は、メモ
リ・サイクルのアドレスをグラフィックス・ビデオ・バ
ッファに供給するアドレス・ジェネレータを選択する。
アドレス・マルチプレクサ６８'は、１８ビット２対１
マルチプレクサであり、その選択は、メモリ・シーケン
サ５０から供給され、単一の１８ビット・アドレスを提
供する。
【００２４】アドレス・マルチプレクサ６８"は、１８
ビット・アドレスのどちらの半分をグラフィックス・ビ
デオ・バッファ１８に出力するかを選択する。グラフィ
ックス・ビデオ・バッファは、９ビット多重化アドレス
を使用するＤＲＡＭまたはＶＲＡＭのいずれかによって
構成される。アドレス・マルチプレクサ６８"は、メモ
リ・シーケンサ５０から供給される選択を用いて正しい
９ビット・アドレスを供給する。レジスタ・インターフ
ェース手段３６は、データ経路と主インターフェース制
御を提供して、システムＰＣまたはグラフィックス・コ
ントローラが、ビデオ・プロセッサ２４内の構成レジス
タの全セットへアクセスできるようにする。データ・バ
ス４０および４０'上のレジスタ・インターフェース手
段３６へ出入りするデータは、システムＰＣまたはグラ
フィックス・コントローラ内で生成される。
【００２５】さらに図２および図３を参照すると、ビデ
オ情報処理手段３０に、スケーリング手段７０と、出力
Ｈ／Ｖ切取り手段７２と、ディザおよびモード・ジェネ
レータ手段７４が含まれる。スケーリング手段７０は、
その入力に高速ビデオ情報を受け取り、コンピュータ・
グラフィックス表示装置上の選択されたウィンドウに収
まるようにその情報の寸法をスケーリングまたは縮小す
る。出力Ｈ／Ｖ切取り手段７２は、スケーリングされた
ウィンドウの寸法を、コンピュータ・オペレーティング
・システム環境で所望される正確な画素境界に合わせる
のに必要な最終切捨を実行する。この機能が必要なの
は、スケーリング・アルゴリズム（詳細は後で説明す
る）が単一画素の粒度を有しないからである。ディザお
よびモード・ジェネレータ手段７４は、１画素あたりＲ
ＧＢ２４ビットからＲＧＢ１６ビットまたはＲＧＢ８ビ
ットへのディザリング（縮小）をもたらす。ディザリン
グは、最小限の品質低下で画像に必要な記憶域を縮小す
るための周知の高品質な方法であることに留意された
い。変換手段３４は、その入力にＹＵＶビデオ信号を受
け取り、これをディジタルＲＧＢに変換し、スケーリン
グ手段７０に送る。変換手段３４へのデータは、データ
同期化手段４４または入力切取り手段４２からの導体を
介して供給される。入力切取り手段４２は、ディジタル
化されたビデオの供給源から活動状態のビデオ・データ
を抽出する。活動状態のビデオ・データが存在しない時
間（水平帰線消去インターバルと垂直帰線消去インター
バル）が存在する。入力切取り手段４２は、活動状態の
データを取り込み、データが存在しない帰線消去インタ
ーバルをスキップする。ディジタル化インターフェース
手段４６は、ＮＴＳＣ信号からデータを復号し、取り込
む電子回路と直接インターフェースするのに必要な制御
を提供する。コーデック・インターフェース手段４３
は、ビデオ・コーデックへ直接インターフェースするの
に必要な制御を提供する。データ同期化手段４４は、バ
スから２４ビット画素を受け取るが、この２４ビット
は、赤８ビット、緑８ビット、青８ビットのディジタル
値か、Ｙ（輝度）８ビット、Ｖ８ビット、Ｕ８ビット
（クロミナンス）のディジタル値のいずれかである。輝
度（Ｙ）とクロミナンス（Ｕ、Ｖ）は、ＰＡＬおよびＮ
ＴＳＣテレビジョン信号の基本構成要素である。この画
素データ・バスは、コーデック手段（端子２５）または
ＴＶ供給源手段（端子２３）のいずれかから供給され
る。画素データのすべてが、このバスを介してビデオ・
プロセッサに入る。
【００２６】２つの別々のクロックが、データ同期化手
段に供給される。コーデック・クロックは、入力画素バ
スを取り込み、コーデック画素を伝播するタイミングを
供給する。同じ形で、デジタイザ・コーデックは、入力
画素バスを取り込み、デジタイザ画素を伝播するタイミ
ングを供給する。
【００２７】コーデック・インターフェース手段は、唯
一の入力であるＣＨＳＹＮＣまたはコーデックＣＨＳＹ
ＮＣを受け取る。この入力が、ビデオ・プロセッサに、
コーデック・ビデオ・データの１入力ライン全体が完了
したことを知らせるタイミングを供給する。垂直同期
は、常にビデオ・デジタイザから供給され、コーデック
は、ビデオ・デジタイザに垂直同期しなければならな
い。
【００２８】ディジタル化インターフェース手段は、ビ
デオ・デコーダ１５の位相ロック・ループから直接駆動
される入力クロックＣＬＫＩＮを受け取る。この入力の
周波数は、３３ＭＨｚから１７ＭＨｚまで変化して、位
相ロック・ループのＶＣＯ出力として動作する。ＤＩＶ
ＯＵＴは、プログラム可能分周信号であり、位相ロック
・ループに対する基準信号としてビデオ・デコーダの位
相ロック・ループに出力される。ロック状態の時、ＤＩ
ＶＯＵＴの立ち下がりエッジが、ビデオ・デコーダの水
平同期に対して一定の位相になる。サンプルは、ビデオ
・デジタイザのアナログ・ディジタル変換器へのクロッ
クであり、ビデオ・プロセッサへディジタル化された画
素を供給するようビデオ・デジタイザに指令する信号で
ある。
【００２９】ＶＥＲＴＩＮは、ビデオ・デジタイザから
の垂直同期信号である。この信号は、ビデオ・プロセッ
サに対するリセットとして働き、ビデオの現フィールド
が完了し、次のフィールドの処理を開始することをビデ
オ・プロセッサに指令する信号である。
【００３０】図５および図６は、スケーリング手段７０
（図２）の詳細な回路図である。前に述べたように、ス
ケーリング手段は、フル・スケールのビデオ情報を受け
取り、コンピュータ・グラフィック表示手段内の特定の
ウィンドウに収まるようにその情報の寸法を調節する。
スケーリング手段には、多重化された加算器手段７８に
それぞれの導体を介して相互接続されるプログラム可能
なレジスタの組７６が含まれる。プログラム可能なレジ
スタには、奇数種レジスタ７６'、奇数増分レジスタ７
６"、偶数増分レジスタ７６'"および偶数種レジスタ７
６""が含まれる。「ＲＥＧＩＳＴＥＲ ＤＡＴＡ ＢＵ
Ｓ（レジスタ・データ・バス）」と名付けられた導線
が、レジスタにデータを供給し、レジスタのそれぞれ
は、「ＬＯＡＤ ＯＤＤ ＳＥＥＤ ＲＥＧＩＳＴＥＲ
（奇数種レジスタ・ロード）」、「ＬＯＡＤ ＯＤＤ
ＩＮＣＲ． ＲＥＧ．（奇数増分レジスタ・ロー
ド）」、「ＬＯＡＤ ＥＶＥＮ ＩＮＣＲ． ＲＥＧ．
（偶数増分レジスタ・ロード）」および「ＬＯＡＤ Ｅ
ＶＥＮ ＳＥＥＤ ＲＥＧ．（偶数種レジスタ・ロー
ド）」と名付けられた導線の制御信号によってイネーブ
ルされる。制御線上の制御信号とデータ・バス上のデー
タ信号は、システムＰＣ上で実行されているアプリケー
ション・プログラムによって供給される。本明細書で使
用する用語「種」は、アキュムレータの初期設定に使用
される値である。プログラム可能なレジスタの組７６
は、所望のスケーリング比に関する値を保持する。
【００３１】多重化された加算器手段７８は、奇数増分
レジスタ７６"および偶数増分レジスタ７６'"のうちの
選択された１つからの値と、奇数アキュムレータ回路８
０または偶数アキュムレータ回路８２に記憶された出力
値とを加算する。アキュムレータ回路からの出力は、セ
レクタ８４に接続され、セレクタ８４からの出力は、加
算器手段８６に供給される。同様に、奇数増分レジスタ
７６"および偶数増分レジスタ７６'"からの出力は、セ
レクタ８８に供給される。セレクタ８８からの出力は、
加算器手段８６に供給される。加算器手段８６からの出
力は、セレクタ９０およびセレクタ９２に供給される。
セレクタ９０からの出力は、奇数アキュムレータ回路８
０に供給され、セレクタ９２からの出力は、偶数アキュ
ムレータ回路８２に供給される。奇数アキュムレータ回
路８０からの出力は、セレクタ８４に供給され、偶数ア
キュムレータ回路８２からの出力も、セレクタ８４に供
給される。加算器手段８６のＣＡＲＲＹ ＯＵＴ（キャ
リー・アウト）出力またはオーバーフロー端子は、現ラ
イン保持レジスタ９８と隣接ライン保持レジスタ１００
に供給される。後に説明するように、現ライン保持レジ
スタ９８内のビットが真の時、ビデオ・フィールド内の
処理中のラインが保持される。同様に、隣接ライン保持
レジスタ１００内のビットが真であり、信号ＩＮＴＥＲ
ＬＡＣＥＤＩＮＰＵＴ ＦＬＡＧ（インタレース式入力
フラグ）が真の時には、信号が論理和回路１０２から出
力され、もう一方のフィールドで隣接ラインが到着した
時にその隣接ラインを記憶するためにビデオ・バッファ
内で空間を予約しなければならないことが示される。現
ライン保持レジスタ９８は、信号ＫＥＥＰ ＦＬＡＧ
（保持フラグ）を供給する。この信号は、出力Ｈ／Ｖ切
取り手段７２の垂直部分に入る。信号ＫＥＥＰ ＦＬＡ
Ｇが偽の時には、ビデオのラインが「切取られ（cro
p）」、ビデオ・プロセッサのフレーム・バッファ・イ
ンターフェース手段２８に渡されなくなる。信号ＫＥＥ
Ｐ ＦＬＡＧが真の時には、ビデオの入力ラインが、出
力Ｈ／Ｖ切取り手段を通過し、フレーム・バッファ・イ
ンターフェース手段２８によって処理される。隣接ライ
ン保持レジスタ１００は、メモリ・シーケンサ５０に接
続されている。メモリ・シーケンサが、グラフィックス
・ビデオ・バッファへの１ラインのビデオ・データの転
送を完了した時、メモリ・シーケンサは、ウィンドウ・
アドレス・ジェネレータに、グラフィックス・ビデオ・
バッファ内のビデオの次の順番のラインのアドレスを計
算するよう指令する。隣接ライン保持レジスタ１００が
発生するＫＥＥＰ ＡＤＪＡＣＥＮＴ ＦＬＡＧ信号が
真の時には、メモリ・シーケンサは、ウィンドウ・アド
レス・ジェネレータに、フレーム・バッファ内のビデオ
の次の順番のラインのアドレスを計算するよう指令す
る。ＫＥＥＰ ＡＤＪＡＣＥＮＴ ＦＬＡＧ信号が偽の
場合、この追加アドレス計算をスキップする。これは、
ビデオの隣接フィールド・ラインにメモリ内の予約済み
位置を与え、フル・フレーム・ベースでスケーリングさ
れた画像を提供するための手段である。
【００３２】図５および図６をさらに参照すると、セレ
クタ、アキュムレータおよび保持レジスタのそれぞれを
イネーブルするための信号は、コントローラ手段１０４
によって生成される。本発明の好ましい実施例では、コ
ントローラ手段１０４に、下で説明するプログラムを走
行させる有限状態機械が含まれる。コントローラ手段１
０４からの出力は、内容に応じた名前と頭字語が付けら
れている。頭字語は、その信号がアクティブにする構成
要素の制御線に書き込まれている。たとえば、信号ＬＯ
ＡＤ ＯＤＤ ＡＣＣＵＭ（奇数アキュムレータ・ロー
ド）は、頭字語ＬＯＡＣＣによって識別される。同様
に、信号ＬＯＡＤ ＥＶＥＮ ＡＣＣＵＭ（偶数アキュ
ムレータ・ロード）は、ＬＥＡＣＣと省略される。この
信号ＬＥＡＣＣが、偶数アキュムレータ回路８２を活動
化する。コントローラ手段１０４を活動化する入力条件
は、コントローラ手段１０４の左側の端子に記されてい
る。ＴＶカメラ撮像管をビデオ供給源の例として使用す
るが、これは、歴史上、ＴＶカメラ撮像管がＴＶ標準開
発の中心となった最初のビデオ供給源であり、後続のビ
デオ・デバイスがその挙動をエミュレートしているから
である。
【００３３】本発明の好ましい実施例では、第１の入力
に、ＤＯＵＢＬＥ ＡＣＣＵＭＵＬＡＴＥ ＦＬＡＧ
（二重累算フラグ）という名前が付けられている。この
信号は、ユーザがフレーム・ベース・スケーリング・モ
ードを使用したい時にアクティブになる。同様に、ＶＥ
ＲＴ． ＲＥＴＲＡＣＥ（垂直帰線）と名付けられた信
号は、ビデオ供給源（カメラ撮像管など）が入力画像の
下から上へ移動する時、すなわち垂直帰線と称する期間
の間にアクティブになる。後で説明するように、カメラ
のビームは、その目標から１フィールドのデータを走査
する前に垂直帰線を行う。ＨＯＲＩＺ． ＲＥＴＲＡＣ
Ｅ（水平帰線）と名付けられた信号は、水平走査に備え
てカメラ・ビームが水平帰線を行っている時にアクティ
ブになる。水平帰線が発生するのは、ビームが画像の右
端から左端に移動している時である。この期間の間、有
用な情報は走査されず、表示画面上のビデオ・ウィンド
ウに書き込まれない。
【００３４】有限状態機械またはコントローラ手段（図
５および図６）を駆動するのに使用される論理の流れ図
を説明する前に、図４のインタレース式スケーリング処
理の絵図を説明する。この説明によって、本発明のスケ
ーリングの基礎となる理論がより明瞭になると思われ
る。
【００３５】図４は、インタレース式供給源から到着す
る画像をスケーリングする際に使用される基本ステップ
を示す図である。インタレース式供給源は、完全な画像
（入力に大きな「×」として示されている）を見ている
が、１時に１フィールドしか供給しない。ステップ１で
は、第１フィールドからのラインを取り込み、スケーラ
に提示する。第１フィールドには、第１ラインから始め
て、画像の１ラインおきのラインが含まれる。第１フィ
ールドからのラインを、実線で示す。ステップ２では、
スケーラが、第１フィールドのどのラインを破棄し、ど
のラインを保持して表示フレーム・バッファに書き込む
かを決定するためのアルゴリズムを実行する。どのライ
ンを保持するかを決定するだけではなく、それを表示フ
レーム・バッファのどこに書き込むかも決定する必要が
ある。これは、単にラスタ順にラインを次々に書き込む
という問題ではない。仮にそうだとすると、第１入力フ
ィールドから保持される第２ラインは、入力フィールド
の第１保持ラインが書き込まれた場所の真下に書き込ま
れることになる。実際には、フレーム・バッファの２ラ
インをスキップする。これは、これから供給される第２
フィールドから保持されるラインの余地を作るためであ
る。このスケーリング・アルゴリズムは、前もって第２
フィールドのどのラインを保持するかを予測する必要が
ある。
【００３６】ステップ３に、インタレース式供給源によ
って提示された入力フレームからの第２フィールドを示
す。第２フィールドのラインは、破線で示す。これらが
取り込まれ、スケーラに提示される。やはり、スケーリ
ング・アルゴリズムは、第２フィールドのどのラインを
破棄し、どのラインを保持するかを決定しなければなら
ない。また、スケーラは、第２フィールドの保持される
ラインを単にラスタ順に書き込むことはできない。とい
うのは、それによって、そのフレームの第１フィールド
を処理した時にスケーラがフレーム・バッファに書き込
んだラインが上書きされる可能性があるからである。こ
の図では、ステップ３の最初の２ラインと最後の２ライ
ンが保持されるが、このアルゴリズムは、最後の２ライ
ンをフレーム・バッファに書き込む前に、フレーム・バ
ッファ上で３ラインをスキップしなければならない。こ
のスキップされる３ラインは、ステップ２に示されるよ
うに第１フィールドから既に供給されている。
【００３７】ステップ４に示された、フレーム・バッフ
ァ内の結果の画像を観察すると、このスケーラが、入力
を２つの別々のフィールドとして処理しなければならな
かったことは明白でなく、入力が１つの完全なフレーム
として提示されたかのように見える。多くの場合に、こ
れは所望の最終目標である。スケーリング・アルゴリズ
ムの中には、他のアルゴリズムよりうまくこの目標を達
成するものがある。本明細書に記載のスケーリング論理
は、複数のスケーリング・アルゴリズムをサポートす
る。サポートされるアルゴリズムのうちの１つを、フレ
ーム・ベース・スケーリング・アルゴリズムと称する。
というのは、このアルゴリズムが、２つのインタレース
されたフィールドではなく、１つの非インタレース式フ
レームを供給されたかのように入力を扱うからである。
フレーム・ベース・スケーリング・アルゴリズムでは、
この目標を達成するために、どの入力ラインを保持する
かを決定する時に二重累算（double accumulation）と
称する技法を使用する。二重累算は、後で説明する。
【００３８】もう一度図５および図６を参照すると、こ
の論理の動作をプログラミングするために、プログラム
可能なレジスタの組７６として複数のプログラム可能な
レジスタが設けられている。具体的に言うと、偶数種と
奇数種の初期値を保持するためのレジスタがある。さら
に、偶数と奇数の増分値を保持するためのレジスタがあ
る。アキュムレータ値を使用して、２つのフィールドの
それぞれのスケーリングを独立に制御する。スケーリン
グは、インタレースされた時に図４に概略的に示された
フレームを形成する偶数フィールドと奇数フィールドの
両方で行われることに留意されたい。また、所望のスケ
ーリング・サイズを達成するためにビデオ・データの走
査線を破棄する異なるスケーリング・アルゴリズムを用
いて動作するように、図５および図６に示された共通の
ハードウェア・セットをプログラミングできることに留
意されたい。
【００３９】本発明の好ましい実施例では、４つの異な
るトレード・オフの組を有する４つの異なるスケーリン
グ・アルゴリズムを提供する。図１０に、４つのスケー
リング・アルゴリズムのうちの３つの質の比較を示す。
１本の斜線からなる画像を、０．３倍にスケーリングす
る。元の斜線を破線として示し、画像を実線として示
す。スケーリング・アルゴリズムのよさまたは有効性
は、画像が元の線にどれだけよく一致するかによって測
定される。完全なスケーリング・アルゴリズムがあれ
ば、２つの線（画像と元の線）が、ある倍率で互いに重
なりあうはずである。出力画素を三角形の点として示
し、偶数フィールドと奇数フィールドのどちらから導出
されたかに関してＥ（偶数）またはＯ（奇数）の符号を
付けた。破線は、完全にスケーリングされた出力線を表
す。破線と三角形の点の間の垂直距離が、誤差を表す。
フレーム・ベース・スケーリングは、明らかに最も正確
であり、この方法によってスケーリングされた画像は、
最少の「ジャギー（ぎざぎざ）」を有する。フィールド
・ベース・スケーリングでは、スケーリングされた画像
に使用される奇数走査線の数と偶数走査線の数が平衡す
ることが保証される。これは、スケーリングされた出力
をハードウェアまたはソフトウェアのコーデックによっ
て圧縮する時に重要である。動画の再インタレース化の
間に導入される櫛様アーチファクトは、フィールド・ベ
ースの方法を使用すると目立たなくなる。
【００４０】全フィールド破棄方法は、すべてのスケー
リング・サイズに使用可能ではないが、櫛様アーチファ
クトがないという長所を有する。
【００４１】斜線の座標を計算するための周知のブレゼ
ンハム（Bresenham）・アルゴリズムが、入力寸法に対
する特定の出力スケール係数を得るためにどの画素また
はラインを保持するかを判定する最近近傍スケーリング
・アルゴリズムの基礎を形成する。具体的に言うと、こ
れは垂直スケーリングに使用できる。
【００４２】アキュムレータを、特定の開始（種）値に
初期設定した後に、新しいラインを処理するごとに増分
を加算する。加算の結果、加算器からキャリーが発生し
ない場合、そのラインを破棄する。キャリーが発生する
場合、そのラインを保持する。アキュムレータと加算器
は固定サイズであるから、キャリー発生後、アキュムレ
ータには、和の少数部分の残りが格納されている。
【００４３】ごく単純で具体的な例として、加算器が和
≧１の場合にキャリーを生成し、３から１にスケール・
ダウンするために種を０にセットし、増分を１／３にセ
ットした場合を検討する。この場合、アキュムレータは
０に初期設定され、１／３に増分され、２／３に増分さ
れ、３／３に増分され、最終的にここでキャリーが発生
し、第３の増分でキャリーを発生したことが示され、し
たがって１ライン保持が発生する。その前の２つの増分
はキャリーを発生せず、したがって、関連するラインの
保持はなされなかった。その結果、３ラインのうちの１
ラインだけが保持され、１／３のスケーリング係数がも
たらされる。
【００４４】本発明は、プログラム可能スケーラのさま
ざまなパラメータを初期設定することによって、スケー
ラに複数の異なる種類のスケーラのうちの１つとして機
能させることができるという観察結果を利用する。ある
場合には、スケーラの実際の動作を簡単な方法でさらに
修正して、より正確なスケーリング結果を達成する。
【００４５】非インタレース式フレームが、実際には２
つのインタレースされたフィールドとして供給されると
いう事実から、２つの別々の結果が生ずる。その１つ
は、どの入力ラインを保持し、どのラインを破棄するか
を決定するアルゴリズムに寄与するために、他方のフィ
ールドのラインを直接使用できないということである。
もう１つは、フレーム・バッファに書き込まれ、最終的
に表示される時に、現フィールドからのラインが、現在
使用不能なもう一方のフィールドからのラインと混在す
る可能性があり、したがって、使用不能なラインのため
に空間を残さなければならないことである。
【００４６】図９は、下記のアルゴリズムのそれぞれを
実施するようにスケーラを構成するために、スケーリン
グ構成レジスタにロードする必要のある値の例を示す図
である。この図は、４列の表からなっている。各列に
は、列の頭部に名前を示された指定されたスケーリング
・アルゴリズムを達成するためにプログラムしなければ
ならない５つの関連パラメータが含まれる。４つのアル
ゴリズムとは、１）フレーム・ベース、２）フィールド
・ベース、３）フィールド破棄および４）フィールド保
持である。５つの関連パラメータは、増分値、種値およ
び、二重累算を実行するかどうかを示すフラグから構成
される。具体的に言うと、これら５つのパラメータは、
偶数フィールド増分ＩＮＣＲ（ＥＶＥＮ）、奇数フィー
ルド増分ＩＮＣＲ（ＯＤＤ）、偶数フィールドの種値Ｓ
ＥＥＤ（ＥＶＥＮ）、奇数フィールドの種値ＳＥＥＤ
（ＯＤＤ）および二重累算フラグＤＯＵＢＬＥ ＡＣＣ
ＵＭＵＬＡＴＥ ＦＬＡＧである。たとえば、フレーム
・ベース・スケーリングを望む場合、偶数および奇数の
増分レジスタは、スケール係数（ＳＦ）に等しい値をロ
ードし、偶数種レジスタに、１から偶数増分レジスタに
ロードした値を引いた値をロードし、奇数種レジスタ
に、０の値をロードし、二重累算フラグに、「真」に対
応する値をロードしなければならない。この表に示され
た値は、１に正規化される。すなわち、特定のレジスタ
に実際にロードされる値は、加算器の剰余サイズに正規
化される。この表の偶数種と奇数種の欄に示された値
は、実際に動作する例である。種の値としては、これ以
外にも同等の結果をもたらすものや、異なるが使用可能
な結果をもたらすものが存在する。図中、ＦＲＡＣは少
数部分を表す。
【００４７】アルゴリズム１： フレーム・ベース・ス
ケーリング（０≦スケール係数≦１） このアルゴリズムは、通常のインタレース式フィールド
で動作するが、非インタレース式フレームの特性を伝え
るために特殊な形でフィールドを扱う。インタレース式
フィールドは、非インタレース式フレームの１つおきの
ラインを表し、したがって、それぞれフレームのライン
の半数が欠けた偶数フィールドと奇数フィールドのシー
ケンスになって非インタレース式フレームを再生するこ
とを想起されたい。
【００４８】他のアルゴリズムでも典型的に見られると
おり、１ラインを処理するために、アルゴリズム１で
は、特定の増分をアキュムレータに加算し、加算器から
キャリーが発生するかどうかに基づいてライン保持動作
を実行する。しかし、このアルゴリズム特有の動作とし
て、アキュムレータに増分をもう一度加算するが、この
時は加算器からのキャリーを無視する。アキュムレータ
に２回連続して増分を加算することを、本明細書では二
重累算と称する。第２の加算は、そのフレームのもう一
方のフィールドからの入力ラインを勘定に入れるために
行われる。その入力ラインは、現フィールドに存在しな
いので現時点では物理的に入手不能であり、したがって
必要な場合でも保持することができないが、非インタレ
ース式フレームが提供された場合にカウントされるのと
同じ形でカウントされる。
【００４９】別の観点からこの着想を見ると、非インタ
レース式フレームが供給されたならば、そのフレームの
連続するラインのそれぞれが、アキュムレータへの増分
の加算を引き起こし、その加算からキャリーが生じたな
らばそのラインが保持されるはずである。このスケーリ
ングは、増分の関数である。何らかの理由で、入力ライ
ンが多少後になるまで保持を許可されないとしても、そ
れをカウントすることが重要になるはずである。第１ラ
インをカウントする時、第２ラインは、アキュムレータ
の値が第１ラインがカウントされなかった場合と異なる
状態でスタートし、したがって、第１ラインをカウント
するか否かが、第２ラインを保持するかどうかに影響す
る。第２ラインを保持するかどうかは、第１ラインを保
持するかどうかには依存せず、第１ラインがカウントさ
れたかどうかに依存する。フレームの代わりにフィール
ドが供給される時、次のフィールドになるまで、そのフ
レームのラインが１つおきにスキップされるが、１フィ
ールドを処理するたびに、そのフレームのすべてのライ
ンをカウントする必要がある。
【００５０】特殊効果を得るために、１フレームを構成
する２つのフィールドを、異なるスケール係数を用いて
スケーリングすることも可能である。その効果が不要な
場合、奇数フィールドの増分と偶数フィールドの増分を
同一の値として扱うことによって、工学的単純化を行う
ことができる。
【００５１】アルゴリズム２： フィールド・ベース・
スケーリング（０≦スケール係数≦１） このアルゴリズムでは、フレーム・バッファ内にもう一
方のフィールドからのラインの余地を与えるのではな
く、もう一方のフィールドが存在しないかのように、各
フィールドをスケーリングする。カウント処理では、現
フィールドからのラインだけをカウントする。２つのフ
ィールドは、保持されるラインが空間的により均等に分
散されるように、あるフィールドの種値に他方のフィー
ルドに対するオフセットを与える可能性がある点を除い
て、同等に扱われる。各フィールドは、同じ本数のライ
ンが出力に寄与する。
【００５２】アルゴリズム３： フィールド破棄スケー
リング（０≦スケール係数≦０．５） このアルゴリズムで最初に行われるのは、２つのフィー
ルドの一方の増分値に０をセットすることによって、そ
のフィールドを破棄することである。アキュムレータに
必ず０を加算することによって、キャリーが絶対に生成
されなくなり、そのフィールドからはラインがまったく
保持されなくなる。そのフィールドのアキュムレータ
が、そのフィールドの種によってどのような値に初期設
定されても、実際には関係ない。フィールド・ベース・
スケーリングと同様に、もう一方のフィールドは独立に
スケーリングされる。破棄されるフィールドに関して考
慮しなければならないのは、もう一方のフィールドの増
分値を調節する際に、破棄されるフィールドによって既
に２対１の実効スケーリングが発生していることを考慮
に入れることだけである。これは、このアルゴリズムの
スケール係数の適用範囲が制限される理由でもある。増
分は、スケール係数と逆相関であることに留意された
い。
【００５３】アルゴリズム４： フィールド保持スケー
リング（０．５≦スケール係数≦１） このアルゴリズムで最初に行われるのは、２つのフィー
ルドの一方の増分値を１にセットすることによって、そ
のフィールドを完全に保持することである。アキュムレ
ータに必ず１を加算することによって、キャリーの発生
が保証され、したがって、そのフィールドから全てのラ
インが保持される。前のアルゴリズムと同様に、そのフ
ィールドの種によってそのフィールドのアキュムレータ
がどのような値に初期設定されても、実際には関係な
い。前の２つのアルゴリズムと同様に、もう一方のフィ
ールドは独立にスケーリングされる。保存されるフィー
ルドに関して考慮しなければならないのは、もう一方の
フィールドからラインを破棄することによって行われる
スケーリングの量が、保存されるフィールドによって減
らされることを考慮に入れて、もう一方のフィールドの
増分を調節することである。これは、このアルゴリズム
のスケール係数の適用範囲が制限される理由でもある。
【００５４】図７は、ビデオ供給源が垂直帰線を実行し
ている時に状態機械（図５および図６）内で実行される
論理の流れ図である。図８は、水平帰線によって区切ら
れる入力ラインのそれぞれについて実行される論理の流
れ図である。一般的な規則として、現ライン保持レジス
タ（図５および図６）内のフラグが真すなわち論理１の
時には、現入力ラインがフレーム・バッファ内の次に使
用可能なスロットにセーブされることに留意されたい。
ＫＥＥＰ ＡＤＪＡＣＥＮＴ ＦＬＡＧ（図５および図
６）が真の場合、これによって、フレーム・バッファ内
の次に使用可能なスロットが、もう一方のフィールドか
らのラインによって満たされるか、既に満たされている
ことが示される。
【００５５】これを念頭に置いて図７を参照すると、末
端ブロック１０８で、ビデオ供給源が垂直帰線期間の時
にプログラムがこのアルゴリズムに進入する。この状態
を示すため、ある信号が供給源から生成され、ＶＥＲ
Ｔ． ＲＥＴＲＡＣＥ（図５および図６）と記された線
に置かれる。次に、プログラムはブロック１１０に進ん
で、２ステップの処理を実行する。すなわち、偶数アキ
ュムレータを偶数種レジスタの値に初期設定し、奇数ア
キュムレータを奇数種レジスタの値に初期設定する。こ
れは、有限状態機械（図５および図６のコントローラ手
段１０４）が、適切な信号を生成し、その結果、偶数種
レジスタ内のデータが偶数アキュムレータに転送され、
奇数種レジスタ内の情報が奇数アキュムレータに転送さ
れるようにすることによって行われる。その後、プログ
ラムは、判断ブロック１１２に進む。ブロック１１２で
は、プログラムが作業している現フィールドが偶数フィ
ールドと奇数フィールドのどちらであるかを調べる。偶
数フィールドの場合、終了の末端ブロック１２０に進
む。奇数フィールドの場合、ブロック１１４に進み、そ
こで、偶数アキュムレータを増分して、奇数フィールド
の入力ラインが偶数フィールド入力ラインの後に始まる
という事実を考慮に入れる。その後、プログラムは判断
ブロック１１６に進む。ブロック１１６では、テストに
よって二重累算フラグがセットされているかどうかを調
べることによって、フレーム・ベースの方法を使用して
いるかどうかを判定する。そうでない場合、プログラム
は終了の末端ブロック１２０に進む。フレーム・ベース
の方法を使用している場合、プログラムはブロック１１
８に進み、そこで、偶数アキュムレータをもう一度増分
する。二重累算の２回目の累算は、もう一方のフィール
ドからの入力ラインを考慮に入れるためのものであるか
ら、理論的にはもう一方のフィールドに関連する増分値
が使用されるはずであるが、実際問題として、２つのフ
ィールドのスケール係数は、フレーム・ベースの方法が
適用される場合には同一と仮定することができ、したが
って、反対のフィールドではなく同一のフィールドに関
連する増分をアキュムレータとして加算するという単純
化を行うことができる。その後、プログラムは終了の末
端ブロック１２０に進む。終了の末端ブロック１２０
は、現フィールドからのラインの受け取りに備えた予備
処理が終わったことだけを表す。
【００５６】フィールド準備の開始を完了したので、こ
の論理は、スケーリングされるビデオの最初の活動状態
ラインの開始を意味する水平帰線が到着するのを待つ。
その後、図８のアルゴリズムが、そのラインとそのフィ
ールドの後続の全ての活動状態ラインに対して実行され
る。
【００５７】図８を参照すると、水平帰線信号がアサー
トされるや否や、この論理は末端ブロック１２２からブ
ロック１２４に進み、そこで、現フィールドに関連する
アキュムレータの内容に現フィールドの増分を加算し、
結果をそのアキュムレータ自体にストアする。これは、
有限状態機械が図５および図６のそれぞれの制御線をア
クティブにし、その結果、特定のアキュムレータに特定
の増分レジスタとそのアキュムレータ内にあった値の和
をロードすることによって行われる。
【００５８】プログラムは、ブロック１２６に進み、そ
こで、前のブロック１２４での動作で加算器からオーバ
ーフローがあったならば、現在のラインを保持する。そ
の後、プログラムはブロック１２８に進む。ブロック１
２８では、プログラムが、テストを行って、二重累算フ
ラグがセットされているかどうかを調べる。そうでない
場合、プログラムはブロック１３２に進む。セットされ
ている場合、プログラムはブロック１３０に進み、そこ
で、現フィールドのアキュムレータをもう一度増分す
る。増分子の選択に関しては、図７のブロック１１８と
同じ説明がここにもあてはまる。その後、プログラム
は、加算器のキャリー・アウトの状態に無関係に、ブロ
ック１３２に進む。ブロック１３２では、もう一方のフ
ィールドのアキュムレータを、もう一方のフィールドに
関連する増分値だけ増分する。プログラムは、ブロック
１３４に進み、そこで、前のブロック１３２での動作で
加算器からオーバーフローがあったならば、ＫＥＥＰ
ＡＤＪＡＣＥＮＴ ＦＬＡＧをセットし、その結果、現
ラインの処理を完了した時（フレーム・バッファにスト
アされても破棄されても）に、もう一方の入力フィール
ドからの出力ラインのために、フレーム・バッファ内に
空間が作られる。その後、プログラムはブロック１３６
に進む。ブロック１３６では、やはりテストして二重累
算フラグがセットされているかどうかを調べることによ
って、フレーム・ベースの方法を使用しているかどうか
を判定する。そうでない場合、プログラムは末端ブロッ
ク１４０に進む。使用中の場合、プログラムはブロック
１３８に進み、そこで、もう一方のフィールドのアキュ
ムレータをもう一度増分する。増分子の選択に関して
は、図７のブロック１１８と同じ説明がここにもあては
まる。その後、プログラムは、加算器のキャリー・アウ
トの状態に無関係に、末端ブロック１４０に進む。終了
の末端ブロック１４０は、現フィールドからの活動状態
ラインの受け取りに備えた予備処理が終わったことだけ
を表す。そのフィールドの残りの活動状態ラインに対し
て、図８に示されたアルゴリズムを繰り返す。
【００５９】動作中、スケーリング回路は、現フィール
ドからの１ラインを破棄するか保持するかを判定するた
めにそのラインを処理した後に、フレーム・バッファ内
の次のラインがもう一方のフィールドから来るかどうか
に関する判定を行うようになっている。この動作は、も
う一方のフィールドから来る保持される走査線のために
ビデオ・バッファ内の記憶域を予約するために必要であ
る。オーバーフロー検出付きのプログラム可能なカウン
タ（図５および図６）を、ビデオ・データのスケーリン
グに使用する。水平帰線消去期間（ビデオ情報がない期
間）ごとに１回、この論理動作をサイクルして、次に受
け取る走査線を処理するか破棄するかを決定する。現走
査線に隣接するように見える走査線は、もう一方のフィ
ールドから来る（ＮＴＳＣ走査線の場合２６２．５本離
れている）可能性があるので、現フィールド内の次の走
査線を処理する前に、もう一方のフィールドの走査線を
処理するか破棄するかに関する決定を行い、その結果、
その走査線のためにビデオ・メモリ内の区域を予約でき
るようにしなければならない。これによって、１時に１
フィールドずつビデオ・データを処理する場合であって
も、両方のフィールドからのビデオ・データを提示する
ことによって、スケーリングされた絵の最大の画像解像
度を維持できるようになる。
【００６０】さまざまな供給源とそのそれぞれの画質に
応じて、所望のスケール係数（ＳＦ）と、偶数フィール
ドと奇数フィールドの間の視覚情報の相関すなわち上で
説明し図示した複数のモードのうちのいずれかが、最適
の画質をもたらすはずである。
【００６１】活動状態の全てのラインに関して、アキュ
ムレータ値と増分値の和を使用して、正しいフラグ値を
生成する。
【００６２】加算の結果キャリーが生じる（和≧１）ご
とに、１ラインを保持（すなわち処理）する。たとえ
ば、増分に１／３の値を与えると、フィールドに含まれ
るラインのうちの２／３が破棄され、そのフィールドの
ラインの１／３が表示される。さらに、種値によって、
それぞれのフィールドから初めてラインを保持する前に
破棄されるラインの本数が決定される。たとえば、スケ
ール係数１／５でのフレーム・ベース・スケーリングを
望む場合、奇数増分と偶数増分を１／５にセットし、奇
数種を４／５、偶数種を０にセットする。これによっ
て、ライン０、５、１０、１５、２０、…が保持され
る。したがって、このアルゴリズムは、垂直帰線と水平
帰線の間に実行されるので、この回路は、走査線データ
を受け取る前に、現フィールドの走査線を処理するか破
棄するかと、もう一方のフィールドからの走査線のため
に空間を予約する必要があるかどうかを判定している。
【００６３】まとめとして、本発明の構成に関して以下
の事項を開示する。
【００６４】（１）表示するデータを記憶するためのビ
デオ・バッファ手段と、ビデオ・バッファ内の情報を変
更するためワークステーション上で実行されるアプリケ
ーション・プログラムに応答して信号を供給するための
グラフィック・コントローラと、ビデオ・バッファ手段
とグラフィック・コントローラとに結合され、フル・モ
ーション・ビデオ信号に応答して、前記フル・モーショ
ン・ビデオ信号内のフレームの奇数フィールドおよび偶
数フィールドから同時にラインを選択し、選択されたラ
インをビデオ・バッファ手段に記憶するビデオ・プロセ
ッサ手段とを含む、マルチメディア・ワークステーショ
ン内で使用するためのデータ処理装置。 （２）バスを介して前記グラフィック・コントローラに
結合されたコンピュータ・システムを含む、上記（１）
に記載の装置。 （３）前記ビデオ・バッファ手段に結合されたインター
フェース回路配置と、インターフェース回路配置に結合
されたグラフィック表示装置とを含む、上記（２）に記
載の装置。 （４）前記ビデオ・プロセッサ手段が、前記ビデオ・バ
ッファ手段内のアドレスであって表示装置上のウィンド
ウを定義するアドレスまたは画面外メモリ内のアドレス
を表すアドレス信号を生成するためのアドレス生成手段
と、前記アドレス信号に応答し、前記ビデオ・バッファ
手段のアドレス・バス上に前記アドレス信号のうちの選
択された１つを出力するための選択回路と、スケーリン
グされたビデオ情報を記憶するためのＦＩＦＯバッファ
と、前記ＦＩＦＯバッファと前記アドレス生成手段とに
結合されたメモリ・シーケンサ回路とを含み、前記メモ
リ・シーケンサ回路が、前記アドレス生成手段を前進さ
せるための制御信号と、前記ビデオ・バッファ手段のデ
ータ・バス上にＦＩＦＯバッファからデータを転送させ
るための制御信号とを生成し、前記ＦＩＦＯバッファに
結合された、ビデオ情報をスケーリングするためのスケ
ーリング手段を含む、上記（１）に記載の装置。 （５）前記スケーリング手段が、少なくとも１つの所望
のスケール係数に関連するデータを記憶するための複数
のレジスタと、現カウント値を保持するための少なくと
も１つのアキュムレータと、前記レジスタとアキュムレ
ータとに結合され、前記レジスタのうちのそれぞれの１
つから選択されたデータと、前記アキュムレータのうち
のそれぞれの１つから選択されたデータとを加算し、そ
の和を同一のアキュムレータにストアするように動作可
能な加算器手段と、前記加算器手段のオーバーフロー端
子に結合された１対のレジスタと、前記加算器手段、ア
キュムレータおよび１対のレジスタを制御する信号を生
成するためのコントローラ手段とを含む、上記（４）に
記載の装置。 （６）前記複数のレジスタが、プログラム可能である、
上記（５）に記載の装置。 （７）表示装置の表示画面を複数のウィンドウに区分
し、コンピュータ・グラフィックスまたはデータを前記
ウィンドウのうちの選択された１つに挿入し表示させる
ためのコンピュータと表示装置とを有するマルチメディ
ア・ワークステーションにおいて、フル・スケール・モ
ーション・ビデオ情報を受け取り、前記ビデオ情報を処
理して、前記表示装置の画面上にコンピュータ・グラフ
ィックス情報と同時に表示させるためのデータ処理装置
であって、ウィンドウが定義されているビデオ・バッフ
ァ内のアドレスを表すアドレス信号を生成する手段と、
前記アドレス信号のうちの選択された１つを、前記ビデ
オ・バッファのアドレス・バス上に出力するための選択
手段と、スケーリングされたビデオ情報を記憶するため
のＦＩＦＯバッファと、前記ＦＩＦＯバッファに結合さ
れ、アドレス信号を生成する前記手段を前進させるため
の制御信号と、前記ビデオ・バッファのデータ・バス上
にＦＩＦＯバッファからデータを転送するための制御信
号とを生成するように動作可能な、メモリ・シーケンサ
手段と、ビデオ情報を受け取り、現在受け取っているビ
デオ・フレームの第１フィールドから前記ビデオ・バッ
ファに記憶するためにラインを選択し、続いて受け取る
ビデオ・フレームの第２フィールドからラインを記憶す
るために前記ビデオ・バッファ内に空間を予約する、ス
ケーリング手段とを含むデータ処理装置。 （８）表示装置の表示画面を複数のウィンドウに区分
し、コンピュータ・グラフィックスまたはデータを前記
ウィンドウのうちの選択された１つに挿入し表示させる
ためのコンピュータと表示装置とを有するマルチメディ
ア・ワークステーションにおいて、フル・モーション・
ビデオ情報をスケーリングし、その結果、前記フル・モ
ーション・ビデオ情報が、前記画面上のウィンドウに収
まる所望の寸法に縮小されるようにするための回路構成
であって、データを記憶するための複数のレジスタと、
カウント値を保持するための１対のアキュムレータと、
前記レジスタとアキュムレータとに結合され、複数のレ
ジスタのうちのそれぞれの１つから選択されたデータ
と、前記アキュムレータのうちのそれぞれの１つから選
択されたデータとを加算し、その和を選択されたアキュ
ムレータに記憶するように動作可能な加算器手段と、前
記加算器手段のオーバーフロー端子に結合され、ビデオ
・フレームのどのラインを記憶するかを示す情報を記憶
する１対のフラグ・レジスタと、前記加算器手段、アキ
ュムレータおよびフラグ・レジスタを制御する信号を生
成するためのコントローラ手段とを含む回路構成。 （９）前記複数のレジスタがプログラム可能である、上
記（７）に記載の装置。 （１０）前記複数のプログラム可能なレジスタに、フル
・モーション・ビデオ・フレームの奇数フィールドと偶
数フィールドとに関連するデータがロードされる、上記
（９）に記載の装置。 （１１）前記加算器手段が、出力端子、１対の入力端子
およびオーバーフロー端子を有する加算器と、前記入力
端子の対の一方に結合された第１セレクタ回路と前記入
力端子の対の他方に結合された第２セレクタ回路と前記
出力端子に結合された第３および第４のセレクタ回路と
を含む、上記（８）に記載の回路構成。 （１２）表示装置の表示画面を複数のウィンドウに区分
し、コンピュータ・グラフィックスまたはデータを前記
ウィンドウのうちの選択された１つに挿入し表示させる
ためのコンピュータと表示装置とを有するマルチメディ
ア・ワークステーションにおいて、フル・モーション・
ビデオ情報をスケーリングし、その結果、前記フル・モ
ーション・ビデオ情報が、前記画面のウィンドウに収ま
る寸法に縮小されるようにするための方法であって、
（ａ）ビデオ供給源からスケーリングされるフル・スケ
ールのビデオ情報を供給するステップと、（ｂ）加算器
と少なくとも１つのアキュムレータを設け、どのライン
を保持するかを決定するためにビデオ情報のラインの走
行カウントの勘定を保持するステップと、（ｃ）ビデオ
供給源の垂直帰線期間の間に、２フィールド・ビデオ・
フレームの第２フィールドを受け取ろうとしている場合
には、アキュムレータ内で保持される第１の隣接カウン
トを生成するため走行カウントに対して第１の調節を行
い、フレーム・ベース・スケーリングが選択されている
場合には、第１の調節が行われたカウントに対して第２
の調節を行うステップと、（ｄ）その後、ビデオ供給源
の水平帰線期間のそれぞれの間に、フレームの現在受け
取られているフィールドと、別の時刻に受け取った他の
フィールドとからのラインを、前記バッファにセーブす
るかどうかを決定するステップとを含むフル・モーショ
ン・ビデオ情報の処理方法。 （１３）前記アキュムレータ内の走行カウントが、ステ
ップ（ｃ）でビデオ・ラインを保持するごとに２回調節
される、上記（１２）に記載の方法。 （１４）前記第１の調節の後、加算器からのキャリー・
アウトがある場合に、そのキャリー・アウトを生じたビ
デオ・ラインが保持される、上記（１３）に記載の方
法。 （１５）前記第２の調節の後、加算器からのキャリー・
アウトがある場合に、ラインがセーブされず、バッファ
内に空間が予約される、上記（１４）に記載の方法。 （１６）ステップ（ｃ）実行の結果としてラインがセー
ブされる場合に、現在受け取っているラインをビデオ・
バッファに挿入し、別の時刻に受け取った他のフィール
ドからのラインを記憶するための空間を予約するステッ
プを含む、上記（１２）に記載の方法。 （１７）（ａ）フル・スケール・ビデオ情報のフレーム
を供給するステップと、（ｂ）各フレームについて、バ
ッファに記憶するため、前記各フレームの奇数フィール
ドおよび偶数フィールドからのビデオ情報のラインを同
時に選択するステップと（ｃ）ウィンドウ式表示画面に
表示される情報をバッファに記憶するステップと、を含
む、ウィンドウ式表示画面に表示するためビデオ情報を
スケーリングする方法。 （１８）表示装置の表示画面を複数のウィンドウに区分
し、コンピュータ・グラフィックスまたはデータをビデ
オ・バッファに挿入し、その後前記ウィンドウのうちの
選択された１つに表示させるためのコンピュータと表示
装置とを有するマルチメディア・ワークステーションに
おいて、フル・スケール・モーション・ビデオ情報を処
理し、前記ビデオ情報をコンピュータ・グラフィックス
情報と同時に画面上に表示させるためのデータ処理装置
であって、フル・スケール・モーション・ビデオ情報を
受け取るための第１インターフェース手段と、コンピュ
ータから情報を受け取り記憶するため少なくとも１つの
レジスタを含む、第２インターフェース手段と、ビデオ
・バッファに結合するための第３インターフェース手段
と、フル・スケール・ビデオ情報を生成する装置によっ
て供給される制御信号に応答して、１組のプログラムさ
れた命令を実行し、少なくとも１つの制御信号を出力す
るコントローラ手段と、少なくとも１つの前記制御信号
に応答して、カウント手段内の現カウントと、前記コン
ピュータによって少なくとも１つの前記レジスタにセッ
トされた値とを組み合わせ、現カウントと前記値との組
合せの結果としてオーバーフロー状態が発生する場合
に、受取中のフル・スケール・ビデオ情報のラインを表
示画面へ表示するためにセーブしなければならないこと
を示す「セーブ・フラグ」を出力する、前記カウント手
段とを含むデータ処理装置。
【００６５】
【発明の効果】本発明により、プログラム可能な複数の
異なるスケーリング・モードで、フル・モーション・ビ
デオ情報をスケーリングすることができ、高画質で当該
情報を表示することが可能になる。
【図面の簡単な説明】
【図１】マルチメディア・ワークステーションなど、本
発明の教示によるシステムのブロック図である。
【図２】フル・モーション・ビデオを処理するのに使用
される図１のビデオ・プロセッサ・モジュールのブロッ
ク図である。
【図３】フル・モーション・ビデオを処理するのに使用
される図１のビデオ・プロセッサ・モジュールのブロッ
ク図である。
【図４】本発明の教示による、インタレース式ビデオ・
フレーム処理を表す絵図である。
【図５】本発明の教示による、マルチメディア・スケー
リング回路を示す図である。
【図６】本発明の教示による、マルチメディア・スケー
リング回路を示す図である。
【図７】スケーリング回路コントローラに使用されるプ
ログラムの流れ図である。
【図８】スケーリング回路コントローラに使用されるプ
ログラムの流れ図である。
【図９】スケーリング装置のプログラム関連レジスタに
使用される式の例を示す図である。
【図１０】４つのスケーリング・アルゴリズムのうちの
３つの品質を比較した図である。
【符号の説明】
１０ パーソナル・コンピュータ（ＰＣ） １１ ＰＣバス １２ アプリケーション・プログラム １４ オペレーティング・システム １５ ビデオ・デコーダ手段 １６ グラフィックス・コントローラ １８ グラフィックス・ビデオ・バッファ ２０ カラー・ルックアップ・テーブル／ディジタル・
アナログ・コンバータ（ ＣＬＵＴ／ＤＡＣ） ２２ グラフィックス表示画面 ２３ 端子 ２４ ビデオ・プロセッサ ２５ 端子 ２６ ビデオ・アダプタ
フロントページの続き (72)発明者 ウィリアム・ロバート・リー アメリカ合衆国 ノースカロライナ州エ イペックス、ティーバリィ・コート1224 (72)発明者 ディビッド・ウィリアム・ヌクタレイン アメリカ合衆国 ノースカロライナ州ダ ーハム、クィーンスバリィ・サークル 1205 (72)発明者 ジョセフ・マイケル・ペニーシ アメリカ合衆国 フロリダ州ココナッ ツ・クリーク、フォーティ・セカンド・ レーン5501 ノース・ウェスト (72)発明者 ポウル・スチュワート・ヨーシム アメリカ合衆国 フロリダ州 ボカ・ラ トン、ケープ・セーバー・ドライブ 18750 (56)参考文献 特開 平５−284422（ＪＰ，Ａ) 特開 昭63−250688（ＪＰ，Ａ) 特開 平５−35248（ＪＰ，Ａ)

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】表示装置の表示画面を複数のウィンドウに
    区分し、コンピュータ・グラフィックスまたはデータを
    前記ウィンドウのうちの選択された１つに挿入し表示さ
    せるためのコンピュータと表示装置とを有するマルチメ
    ディア・ワークステーションにおいて、フル・モーショ
    ン・ビデオ情報をスケーリングし、その結果、前記フル
    ・モーション・ビデオ情報が、前記画面上のウィンドウ
    に収まる所望の寸法に縮小されるようにするためのデー
    タ処理装置であって、 フル・モーション・ビデオ・フレームの所望のスケール
    係数に関連するデータを記憶するために前記フレームの
    奇数フィールド及び偶数フィールドに対して設けられた
    プログラム可能な奇数フィールド・レジスタ及び偶数フ
    ィールド・レジスタと、 カウント値を保持するために前記フレームの奇数フィー
    ルド及び偶数フィールドに対して設けられた奇数フィー
    ルド・アキュムレータ及び偶数フィールド・アキュムレ
    ータと、 前記レジスタとアキュムレータとに結合され、ビデオ・
    フレームの各ライン毎に前記奇数及び偶数フィールド・
    レジスタからのそれぞれのデータを前記奇数及び偶数ア
    キュムレータからのデータとそれぞれ加算し、その和を
    それぞれのアキュムレータに記憶するように動作可能な
    加算器手段と、 前記加算器手段のオーバーフロー端子に結合され、前記
    オーバーフローの発生に応答してビデオ・フレームのど
    のラインを記憶するかを示す情報を記憶する１対のフラ
    グ・レジスタと、 前記加算器手段、アキュムレータおよびフラグ・レジス
    タを制御する信号を生成するためのコントローラ手段と
    を含むデータ処理装置。
  2. 【請求項２】前記奇数及び偶数フィールド・レジスタが
    それぞれ奇数及び偶数種レジスタ及び奇数及び偶数増分
    レジスタを含み、前記加算器手段がフィールドの最初の
    加算において前記奇数及び偶数種レジスタからのデータ
    をそれぞれ前記奇数及び偶数アキュムレータに置数し、
    その後の加算において前記奇数及び偶数増分レジスタか
    らのデータをそれぞれ前記奇数及び偶数アキュムレータ
    に累算することを特徴とする請求項１に記載のデータ処
    理装置。
  3. 【請求項３】前記加算器手段が、 出力端子、１対の入力端子およびオーバーフロー端子を
    有する加算器と、 前記入力端子の対の一方に結合された第１セレクタ回路
    と前記入力端子の対の他方に結合された第２セレクタ回
    路と前記出力端子に結合された第３および第４のセレク
    タ回路とを含む、請求項２に記載のデータ処理装置。
JP6247422A 1993-11-12 1994-10-13 ビデオ情報を処理するためのデータ処理装置 Expired - Lifetime JP2656737B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/153,004 US5517612A (en) 1993-11-12 1993-11-12 Device for scaling real-time image frames in multi-media workstations
US153004 1993-11-12

Publications (2)

Publication Number Publication Date
JPH07191660A JPH07191660A (ja) 1995-07-28
JP2656737B2 true JP2656737B2 (ja) 1997-09-24

Family

ID=22545392

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6247422A Expired - Lifetime JP2656737B2 (ja) 1993-11-12 1994-10-13 ビデオ情報を処理するためのデータ処理装置

Country Status (3)

Country Link
US (1) US5517612A (ja)
EP (1) EP0653742A3 (ja)
JP (1) JP2656737B2 (ja)

Families Citing this family (93)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0728689A (ja) * 1993-07-09 1995-01-31 Hitachi Ltd 情報処理装置
GB9417138D0 (en) * 1994-08-23 1994-10-12 Discovision Ass Data rate conversion
US5838380A (en) * 1994-09-30 1998-11-17 Cirrus Logic, Inc. Memory controller for decoding a compressed/encoded video data frame
US6014125A (en) * 1994-12-08 2000-01-11 Hyundai Electronics America Image processing apparatus including horizontal and vertical scaling for a computer display
JPH08331472A (ja) * 1995-05-24 1996-12-13 Internatl Business Mach Corp <Ibm> 共有フレーム・バッファを含むマルチメディア表示装置においてビデオ・データとグラフィック・データの同期をとる方法及び装置
US5920327A (en) * 1995-06-06 1999-07-06 Microsoft Corporation Multiple resolution data display
US5734362A (en) * 1995-06-07 1998-03-31 Cirrus Logic, Inc. Brightness control for liquid crystal displays
US5896140A (en) * 1995-07-05 1999-04-20 Sun Microsystems, Inc. Method and apparatus for simultaneously displaying graphics and video data on a computer display
US5812144A (en) * 1995-09-08 1998-09-22 International Business Machines Corporation System for performing real-time video resizing in a data processing system having multimedia capability
US5805173A (en) * 1995-10-02 1998-09-08 Brooktree Corporation System and method for capturing and transferring selected portions of a video stream in a computer system
JP3378710B2 (ja) * 1995-10-16 2003-02-17 三洋電機株式会社 縮小画像の書き込み／読み出し方法及び縮小画像処理回路
JPH09114443A (ja) 1995-10-20 1997-05-02 Seiko Epson Corp 映像スケーリング装置
US6108015A (en) * 1995-11-02 2000-08-22 Cirrus Logic, Inc. Circuits, systems and methods for interfacing processing circuitry with a memory
US5940089A (en) * 1995-11-13 1999-08-17 Ati Technologies Method and apparatus for displaying multiple windows on a display monitor
US5703618A (en) * 1995-11-22 1997-12-30 Cirrus Logic, Inc. Method and apparatus for upscaling video images when pixel data used for upscaling a source video image are unavailable
US5990982A (en) * 1995-12-21 1999-11-23 Texas Instruments Incorporated DMD-based projector for institutional use
US5808629A (en) * 1996-02-06 1998-09-15 Cirrus Logic, Inc. Apparatus, systems and methods for controlling tearing during the display of data in multimedia data processing and display systems
CA2201679A1 (en) 1996-04-15 1997-10-15 Raju C. Bopardikar Video data storage
GB2312319B (en) 1996-04-15 1998-12-09 Discreet Logic Inc Video storage
US6034689A (en) * 1996-06-03 2000-03-07 Webtv Networks, Inc. Web browser allowing navigation between hypertext objects using remote control
GB2317067A (en) * 1996-09-05 1998-03-11 Discreet Logic Inc Image processing
KR100233388B1 (ko) * 1996-10-11 1999-12-01 구자홍 티브이 및 피씨화면 동시 디스플레이장치
US6185625B1 (en) 1996-12-20 2001-02-06 Intel Corporation Scaling proxy server sending to the client a graphical user interface for establishing object encoding preferences after receiving the client's request for the object
US6469633B1 (en) * 1997-01-06 2002-10-22 Openglobe Inc. Remote control of electronic devices
US6008811A (en) * 1997-02-28 1999-12-28 International Business Machines Corporation Drag and drop metaphors for non-programmable emulation environments
US6215774B1 (en) 1997-03-25 2001-04-10 Intel Corporation System for dynamically determining effective speed of a communication link
US6311215B1 (en) 1997-03-25 2001-10-30 Intel Corporation System for dynamic determination of client communications capabilities
US6421733B1 (en) 1997-03-25 2002-07-16 Intel Corporation System for dynamically transcoding data transmitted between computers
US6345303B1 (en) 1997-03-25 2002-02-05 Intel Corporation Network proxy capable of dynamically selecting a destination device for servicing a client request
US6345300B1 (en) 1997-03-25 2002-02-05 Intel Corporation Method and apparatus for detecting a user-controlled parameter from a client device behind a proxy
US6237031B1 (en) 1997-03-25 2001-05-22 Intel Corporation System for dynamically controlling a network proxy
US6396805B2 (en) 1997-03-25 2002-05-28 Intel Corporation System for recovering from disruption of a data transfer
US6892226B1 (en) 1997-03-27 2005-05-10 Intel Corporation System for delivery of dynamic content to a client device
US6742047B1 (en) 1997-03-27 2004-05-25 Intel Corporation Method and apparatus for dynamically filtering network content
US6304904B1 (en) 1997-03-27 2001-10-16 Intel Corporation Method and apparatus for collecting page-level performance statistics from a network device
US6772200B1 (en) 1997-05-15 2004-08-03 Intel Corporation System for providing non-intrusive dynamic content to a client device
US6457054B1 (en) 1997-05-15 2002-09-24 Intel Corporation System for reducing user-visibility latency in network transactions
US6072548A (en) * 1997-07-28 2000-06-06 Lsi Logic Corporation Video decoder dynamic memory allocation system and method allowing variable decoded image size
JP4105257B2 (ja) * 1997-07-30 2008-06-25 ソニー株式会社 記憶装置および記憶方法
US6247050B1 (en) 1997-09-12 2001-06-12 Intel Corporation System for collecting and displaying performance improvement information for a computer
US6281873B1 (en) * 1997-10-09 2001-08-28 Fairchild Semiconductor Corporation Video line rate vertical scaler
US5943064A (en) * 1997-11-15 1999-08-24 Trident Microsystems, Inc. Apparatus for processing multiple types of graphics data for display
US6088803A (en) * 1997-12-30 2000-07-11 Intel Corporation System for virus-checking network data during download to a client device
US6785784B1 (en) 1997-12-30 2004-08-31 Intel Corporation Method for protective cache replacement
US6389149B1 (en) * 1997-12-31 2002-05-14 Intel Corporation Method and apparatus to improve video processing in a computer system or the like
US6101328A (en) * 1997-12-31 2000-08-08 Intel Corporation System for preventing multiple instances of the same dynamic executable module
DE19807257C2 (de) * 1998-02-20 2000-05-11 Siemens Ag Anzeigevorrichtung und Verfahren zur Darstellung von analogen Bildsignalen
EP0954171A1 (en) * 1998-04-29 1999-11-03 CANAL+ Société Anonyme Receiver/decoder and method of processing video data
US6498868B1 (en) 1998-06-11 2002-12-24 Xerox Corporation Image scaling using pattern matching to select among scaling algorithms
EP0967588A1 (fr) * 1998-06-23 1999-12-29 Koninklijke Philips Electronics N.V. Controleur d'ecran avec circuit d'animation
US6252576B1 (en) * 1998-08-06 2001-06-26 In-System Design, Inc. Hardware-efficient system for hybrid-bilinear image scaling
EP0999728A1 (en) 1998-11-04 2000-05-10 TELEFONAKTIEBOLAGET L M ERICSSON (publ) An electrical component and an electrical circuit module having connected ground planes
US6806885B1 (en) * 1999-03-01 2004-10-19 Micron Technology, Inc. Remote monitor controller
US6762798B1 (en) 1999-07-13 2004-07-13 Sun Microsystems, Inc. Methods and apparatus for providing video control for television applications
US7257812B1 (en) 1999-12-16 2007-08-14 Sun Microsystems, Inc. Methods and apparatus for managing an application
US7065287B1 (en) 1999-12-02 2006-06-20 Digital Networks North America, Inc. Apparatus, method and database for control of audio/video equipment
JP3797838B2 (ja) * 1999-12-15 2006-07-19 三菱電機株式会社 画像表示装置
US6549211B1 (en) * 1999-12-29 2003-04-15 Intel Corporation System and method for increasing the efficiency and reliability of the storage of sequential data
US7475404B2 (en) 2000-05-18 2009-01-06 Maquis Techtrix Llc System and method for implementing click-through for browser executed software including ad proxy and proxy cookie caching
US8086697B2 (en) 2005-06-28 2011-12-27 Claria Innovations, Llc Techniques for displaying impressions in documents delivered over a computer network
KR100374567B1 (ko) * 2000-09-29 2003-03-04 삼성전자주식회사 컬러 디스플레이장치를 구비한 휴대용 이동 전화기의 컬러디스플레이 구동장치
GB2374775B (en) * 2001-04-19 2005-06-15 Discreet Logic Inc Rendering animated image data
GB2374749B (en) * 2001-04-20 2005-04-06 Discreet Logic Inc Image data processing
US7116841B2 (en) 2001-08-30 2006-10-03 Micron Technology, Inc. Apparatus, method, and product for downscaling an image
TW576105B (en) * 2002-07-11 2004-02-11 Realtek Semiconductor Corp Method and device for sampling digital image
US7603341B2 (en) 2002-11-05 2009-10-13 Claria Corporation Updating the content of a presentation vehicle in a computer network
US8749561B1 (en) 2003-03-14 2014-06-10 Nvidia Corporation Method and system for coordinated data execution using a primary graphics processor and a secondary graphics processor
JP2005077501A (ja) * 2003-08-28 2005-03-24 Toshiba Corp 情報処理装置、表示制御用半導体装置およびビデオストリームデータの表示制御方法
JP2006030911A (ja) 2004-07-21 2006-02-02 Toshiba Corp 情報処理装置および表示制御方法
JP4880884B2 (ja) * 2004-07-21 2012-02-22 株式会社東芝 情報処理装置および表示制御方法
US8255413B2 (en) 2004-08-19 2012-08-28 Carhamm Ltd., Llc Method and apparatus for responding to request for information-personalization
US8078602B2 (en) 2004-12-17 2011-12-13 Claria Innovations, Llc Search engine for a computer network
JP4709519B2 (ja) 2004-09-30 2011-06-22 株式会社東芝 情報処理装置および表示制御方法
US7693863B2 (en) 2004-12-20 2010-04-06 Claria Corporation Method and device for publishing cross-network user behavioral data
US8073866B2 (en) 2005-03-17 2011-12-06 Claria Innovations, Llc Method for providing content to an internet user based on the user's demonstrated content preferences
US7710426B1 (en) * 2005-04-25 2010-05-04 Apple Inc. Buffer requirements reconciliation
US8687016B2 (en) * 2005-06-10 2014-04-01 Hewlett-Packard Development Company, L.P. Method and system for enhancing the quality of video prompts in an interactive media response system
JP2007025060A (ja) 2005-07-13 2007-02-01 Toshiba Corp 情報処理装置、および映像信号出力制御方法
US7974485B1 (en) * 2005-10-27 2011-07-05 Nvidia Corporation Split-frame post-processing in a programmable video pipeline
US8775704B2 (en) * 2006-04-05 2014-07-08 Nvidia Corporation Method and system for communication between a secondary processor and an auxiliary display subsystem of a notebook
TW200947350A (en) * 2008-05-09 2009-11-16 Nexcom Int Co Ltd Video signal processing system and method
US8736617B2 (en) * 2008-08-04 2014-05-27 Nvidia Corporation Hybrid graphic display
US8799425B2 (en) * 2008-11-24 2014-08-05 Nvidia Corporation Configuring display properties of display units on remote systems
US9075559B2 (en) * 2009-02-27 2015-07-07 Nvidia Corporation Multiple graphics processing unit system and method
US9135675B2 (en) * 2009-06-15 2015-09-15 Nvidia Corporation Multiple graphics processing unit display synchronization system and method
US8766989B2 (en) * 2009-07-29 2014-07-01 Nvidia Corporation Method and system for dynamically adding and removing display modes coordinated across multiple graphics processing units
US8780122B2 (en) * 2009-09-16 2014-07-15 Nvidia Corporation Techniques for transferring graphics data from system memory to a discrete GPU
US9111325B2 (en) * 2009-12-31 2015-08-18 Nvidia Corporation Shared buffer techniques for heterogeneous hybrid graphics
US20110191679A1 (en) * 2010-02-02 2011-08-04 Futurewei Technologies, Inc. System and Method for Online Media Preview
US9818379B2 (en) 2013-08-08 2017-11-14 Nvidia Corporation Pixel data transmission over multiple pixel interfaces
US9842532B2 (en) 2013-09-09 2017-12-12 Nvidia Corporation Remote display rendering for electronic devices
KR102214028B1 (ko) 2014-09-22 2021-02-09 삼성전자주식회사 가변구조형 스케일러를 포함하는 애플리케이션 프로세서와 이를 포함하는 장치들
JP7073634B2 (ja) * 2017-06-09 2022-05-24 富士フイルムビジネスイノベーション株式会社 電子装置及びプログラム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2202718B (en) * 1987-03-27 1991-09-18 Ibm Display adapter
US4947257A (en) * 1988-10-04 1990-08-07 Bell Communications Research, Inc. Raster assembly processor
EP0384419B1 (en) * 1989-02-24 1995-07-12 International Business Machines Corporation Color-television window for a video-display unit
US5245322A (en) * 1990-12-11 1993-09-14 International Business Machines Corporation Bus architecture for a multimedia system
JPH0535248A (ja) * 1991-07-30 1993-02-12 Mitsubishi Electric Corp ビデオ表示装置
JPH05284422A (ja) * 1992-03-31 1993-10-29 Matsushita Electric Ind Co Ltd 垂直画像縮小装置
GB2271700B (en) * 1992-04-10 1996-02-28 Videologic Ltd Multimedia display

Also Published As

Publication number Publication date
US5517612A (en) 1996-05-14
EP0653742A2 (en) 1995-05-17
EP0653742A3 (en) 1995-09-06
JPH07191660A (ja) 1995-07-28

Similar Documents

Publication Publication Date Title
JP2656737B2 (ja) ビデオ情報を処理するためのデータ処理装置
US7236648B2 (en) Scaling images for display
EP0744731B1 (en) Method and apparatus for synchronizing video and graphics data in a multimedia display system including a shared frame buffer
US5694148A (en) Vertically scaling image signals using selected weight factors
US6788309B1 (en) Method and apparatus for generating a video overlay
US5764964A (en) Device for protecting selected information in multi-media workstations
US5633687A (en) Method and system for providing an interlaced image on an display
EP0454414B1 (en) Video signal display
US5784047A (en) Method and apparatus for a display scaler
US4878117A (en) Video signal mixing unit for simultaneously displaying video signals having different picture aspect ratios and resolutions
US5742272A (en) Accelerated full screen video playback
EP0419765A1 (en) Color television window expansion and overscan correction for high-resolution raster graphics displays
US5880741A (en) Method and apparatus for transferring video data using mask data
JPH0432593B2 (ja)
US6084568A (en) System and methods for both 2-tap and 3-tap flicker filtering of non-interlaced computer graphics to interlaced lines for television display
JPH1097231A (ja) コンピュータシステムにおいてテレビジョンシステム上に表示するスケールダウンされたイメージを生成するための方法および装置
US6747656B2 (en) Image processing apparatus and method of the same, and display apparatus using the image processing apparatus
US6552750B1 (en) Apparatus for improving the presentation of graphics data on a television display
US5815143A (en) Video picture display device and method for controlling video picture display
JPH07262367A (ja) デジタル画像信号処理装置および方法
GB2165719A (en) Split-screen display arrangement
US6710810B1 (en) Video signal processing apparatus with resolution enhancing feature
JP3253778B2 (ja) 表示システム、表示制御方法及び電子機器
JP3484763B2 (ja) 映像データ転送装置およびコンピュータシステム
US5689436A (en) Apparatus for compressing and decompressing video signal