JP2656563B2 - 多重・分離装置 - Google Patents
多重・分離装置Info
- Publication number
- JP2656563B2 JP2656563B2 JP20939488A JP20939488A JP2656563B2 JP 2656563 B2 JP2656563 B2 JP 2656563B2 JP 20939488 A JP20939488 A JP 20939488A JP 20939488 A JP20939488 A JP 20939488A JP 2656563 B2 JP2656563 B2 JP 2656563B2
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- Japan
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- circuit
- interface circuit
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- pattern
- spare
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- Detection And Prevention Of Errors In Transmission (AREA)
- Monitoring And Testing Of Exchanges (AREA)
- Time-Division Multiplex Systems (AREA)
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ｎ個の伝送路（但しｎは複数）をそれぞれ
対応した入側インタフェース回路を介した後、多重化し
て時間スイッチに取り込み、そこでタイムスロットの入
れ替えを行い、その後分離してそれぞれ対応した出側イ
ンタフェース回路を介し出力する多重・分離装置に関す
るものである。
対応した入側インタフェース回路を介した後、多重化し
て時間スイッチに取り込み、そこでタイムスロットの入
れ替えを行い、その後分離してそれぞれ対応した出側イ
ンタフェース回路を介し出力する多重・分離装置に関す
るものである。
第３図にかかる従来の多重・分離装置の構成例を示す
ブロック図である。
ブロック図である。
同図において、IFはインタフェース回路、MUXは多重
化部、PTN・GENはチエック用のバスパターン発生回路、
SWはスイッチ部、DMUXは分離部、PTN・CHKはパターンチ
エック回路、である。
化部、PTN・GENはチエック用のバスパターン発生回路、
SWはスイッチ部、DMUXは分離部、PTN・CHKはパターンチ
エック回路、である。
ｎ個の図示せざる伝送路（但しｎは複数）がそれぞれ
対応した入側のインタフェース回路IF（１）〜IF（ｎ）
を介した後、多重化部MUXにおいて多重化され、二重化
されたスイッチ部SWでタイムスロットの入れ替えを行
い、その後分離部DMUXで分離してそれぞれ対応した出側
インタフェース回路IF（１）〜IF（ｎ）を介し出力して
いる。
対応した入側のインタフェース回路IF（１）〜IF（ｎ）
を介した後、多重化部MUXにおいて多重化され、二重化
されたスイッチ部SWでタイムスロットの入れ替えを行
い、その後分離部DMUXで分離してそれぞれ対応した出側
インタフェース回路IF（１）〜IF（ｎ）を介し出力して
いる。
装置内における障害発生の有無監視のために多重化部
MUXにチエック用のパスパターン発生回路PTN・GENを設
けておき、これから伝送路のフレーム中の空きスロット
にチエック用のパスパターンを挿入し、これをスイッチ
部SWで他の空きスロットにタイムスロット交換をし、他
方分離部DMUXに設けてあるパターンチエック回路PTN・C
HKでこれを受信してチエックすることにより障害発生の
有無の監視を行っている。また伝送する情報のチエック
は、スイッチ部SWの入力側よりパリティを挿入し、出力
側でこれを検出することにより行っている。
MUXにチエック用のパスパターン発生回路PTN・GENを設
けておき、これから伝送路のフレーム中の空きスロット
にチエック用のパスパターンを挿入し、これをスイッチ
部SWで他の空きスロットにタイムスロット交換をし、他
方分離部DMUXに設けてあるパターンチエック回路PTN・C
HKでこれを受信してチエックすることにより障害発生の
有無の監視を行っている。また伝送する情報のチエック
は、スイッチ部SWの入力側よりパリティを挿入し、出力
側でこれを検出することにより行っている。
以上説明した如き従来の多重・分離装置では、障害発
生の有無監視は、多重化部MUX、分離部DMUX、スイッチ
部SWについてだけ行われており、インタフェース部につ
いてはその障害発生の有無監視は全く行われていなかっ
た。このためインタフェース部において障害が発生する
と、障害を発生した故障個所の特定に時間を要し、その
間、回線断となることからサービスに悪影響を及ぼすと
いう問題があった。
生の有無監視は、多重化部MUX、分離部DMUX、スイッチ
部SWについてだけ行われており、インタフェース部につ
いてはその障害発生の有無監視は全く行われていなかっ
た。このためインタフェース部において障害が発生する
と、障害を発生した故障個所の特定に時間を要し、その
間、回線断となることからサービスに悪影響を及ぼすと
いう問題があった。
本発明の目的は、かかる従来技術における問題点を解
決し、インタフェース部において障害が発生した場合で
も、可及的速やかにその故障個所の特定化が可能であ
り、故障したインタフェース回路に代えて予備のインタ
フェース回路を用い得るようにして万全のサービスを可
能とする多重・分離装置を提供することにある。
決し、インタフェース部において障害が発生した場合で
も、可及的速やかにその故障個所の特定化が可能であ
り、故障したインタフェース回路に代えて予備のインタ
フェース回路を用い得るようにして万全のサービスを可
能とする多重・分離装置を提供することにある。
上記目的達成のため、本発明では、ｎ個の伝送路（但
しｎは複数）をそれぞれ対応した入側インタフェース回
路を介した後、多重化して時間スイッチに取り込み、そ
こでタイムスロットの入れ替えを行い、その後分離して
それぞれ対応した出側インタフェース回路を介し出力す
る多重・分離装置において、入側インタフェース回路の
全体に対して共通の予備インタフェース回路を、任意の
入側インタフェース回路と置き換え可能に設けると共
に、出側インタフェース回路の全体に対して共通の予備
インタフェース回路を、任意の出側インタフェース回路
と置き換え可能に設け、更に前記入側インタフェース回
路と入側予備インタフェース回路の各々に障害検出用の
チエックパターン発生回路を設け、かつ前記出側インタ
フェース回路と出側予備インタフェース回路の各々にパ
ターンチエック回路を設けた。
しｎは複数）をそれぞれ対応した入側インタフェース回
路を介した後、多重化して時間スイッチに取り込み、そ
こでタイムスロットの入れ替えを行い、その後分離して
それぞれ対応した出側インタフェース回路を介し出力す
る多重・分離装置において、入側インタフェース回路の
全体に対して共通の予備インタフェース回路を、任意の
入側インタフェース回路と置き換え可能に設けると共
に、出側インタフェース回路の全体に対して共通の予備
インタフェース回路を、任意の出側インタフェース回路
と置き換え可能に設け、更に前記入側インタフェース回
路と入側予備インタフェース回路の各々に障害検出用の
チエックパターン発生回路を設け、かつ前記出側インタ
フェース回路と出側予備インタフェース回路の各々にパ
ターンチエック回路を設けた。
入側インタフェース回路と入側予備インタフェース回
路の各々に設けた障害検出用のチエックパターン発生回
路から各フレーム毎に発生せしめるパターンを、該フレ
ーム中の特定の空きタイムスロットに挿入するが、その
際、各入側インタフェース回路では、ｎフレーム毎に１
回休むほかは、残りの（ｎ−１）フレームにおいて挿入
し、入側予備インタフェース回路では、各入側インタフ
ェース回路で休みとなるそのフレーム毎に挿入するよう
に、前記各パターン発生回路の出力をスイッチ回路によ
り切り替える。他方出側インタフェース回路と出側予備
インタフェース回路の各々に設けたパターンチエック回
路では各フレームの特定タイムスロット毎に挿入されタ
イムスロット交換されてくる前記パターンを取り込んで
チエックするが、その際、各出側インタフェース回路で
は、ｎフレーム毎に１回休むほかは、残りの（ｎ−１）
フレームにおいてチエックし、出側予備インタフェース
回路では、各出側インタフェース回路で休みとなるその
フレーム毎にチエックするように、前記各パターンチエ
ック回路の入力をスイッチ回路により切り替える。
路の各々に設けた障害検出用のチエックパターン発生回
路から各フレーム毎に発生せしめるパターンを、該フレ
ーム中の特定の空きタイムスロットに挿入するが、その
際、各入側インタフェース回路では、ｎフレーム毎に１
回休むほかは、残りの（ｎ−１）フレームにおいて挿入
し、入側予備インタフェース回路では、各入側インタフ
ェース回路で休みとなるそのフレーム毎に挿入するよう
に、前記各パターン発生回路の出力をスイッチ回路によ
り切り替える。他方出側インタフェース回路と出側予備
インタフェース回路の各々に設けたパターンチエック回
路では各フレームの特定タイムスロット毎に挿入されタ
イムスロット交換されてくる前記パターンを取り込んで
チエックするが、その際、各出側インタフェース回路で
は、ｎフレーム毎に１回休むほかは、残りの（ｎ−１）
フレームにおいてチエックし、出側予備インタフェース
回路では、各出側インタフェース回路で休みとなるその
フレーム毎にチエックするように、前記各パターンチエ
ック回路の入力をスイッチ回路により切り替える。
即ち本発明では、予備のインタフェース回路を備える
ことにより冗長構成としたインタフェース部において、
チエック用のパスパターン発生回路を予備をも含めて入
側の各インタフェース回路に設け、パターンチエック回
路を予備をも含めて出側の各インタフェース回路に設け
たことにより、多重化部MUX、分離部DMUX、スイッチ部S
Wの他インタフェース部をも含めた全範囲にわたって障
害発生の有無監視を行うことを主要な特徴としている。
従来技術としては監視範囲に予備インタフェース回路を
含めた全インタフェース部を含む点で異なる。
ことにより冗長構成としたインタフェース部において、
チエック用のパスパターン発生回路を予備をも含めて入
側の各インタフェース回路に設け、パターンチエック回
路を予備をも含めて出側の各インタフェース回路に設け
たことにより、多重化部MUX、分離部DMUX、スイッチ部S
Wの他インタフェース部をも含めた全範囲にわたって障
害発生の有無監視を行うことを主要な特徴としている。
従来技術としては監視範囲に予備インタフェース回路を
含めた全インタフェース部を含む点で異なる。
第１図は本発明の一実施例を示す説明図である。同図
において、1aは入側運用インタフェース盤（IF）,1bは
出側運用インタフェース盤（IF）,2aは入側予備インタ
フェース盤（IF（Ｓ））,2bは出側予備インタフェース
盤（IF（Ｓ））,3は選択回路（SEL）,4は分配回路（DI
S）,5はスイッチ回路（TSW）,6は伝送路選択回路、７は
制御回路,8はパスパタン発生回路（PTN・GEN）,9はパス
パタン検出回路（PTN・CHK）,10は運用／予備インタフ
ェース選択制御信号線（CONT（Ａ））,11は運用／予備
インタフェース分配制御信号線（CONT（Ｂ））,12はパ
スパタン挿入制御信号線（CNT（Ｃ））,13はパスパタン
検出用制御信号線（CNT（Ｄ））である。
において、1aは入側運用インタフェース盤（IF）,1bは
出側運用インタフェース盤（IF）,2aは入側予備インタ
フェース盤（IF（Ｓ））,2bは出側予備インタフェース
盤（IF（Ｓ））,3は選択回路（SEL）,4は分配回路（DI
S）,5はスイッチ回路（TSW）,6は伝送路選択回路、７は
制御回路,8はパスパタン発生回路（PTN・GEN）,9はパス
パタン検出回路（PTN・CHK）,10は運用／予備インタフ
ェース選択制御信号線（CONT（Ａ））,11は運用／予備
インタフェース分配制御信号線（CONT（Ｂ））,12はパ
スパタン挿入制御信号線（CNT（Ｃ））,13はパスパタン
検出用制御信号線（CNT（Ｄ））である。
第1A図は制御回路７の詳細を示すブロック図であり、
DLYは遅延回路、DISは分配回路、ANDはアンドゲート、N
OTはノットゲートを示す。
DLYは遅延回路、DISは分配回路、ANDはアンドゲート、N
OTはノットゲートを示す。
第1B図は出側の運用インタフェース盤1bの詳細を示す
ブロック図である。同図において14はチエック制御信号
（CHK CONT（ｉ））である。
ブロック図である。同図において14はチエック制御信号
（CHK CONT（ｉ））である。
第２図は、装置内伝送路におけるフレームの空きタイ
ムスロット（FTS1,2）と運用／予備インタフェース選択
制御信号（CONT（Ａ）），運用／予備インタフェース分
配制御信号（CONT（Ｂ）），パスパタン挿入制御信号
（CONT（Ｃ）），パスパタン検出制御信号（CONT
（Ｄ）），チエック制御信号（CHK CONT（ｉ））のタ
イミング関係を示すタイミングチャートである。
ムスロット（FTS1,2）と運用／予備インタフェース選択
制御信号（CONT（Ａ）），運用／予備インタフェース分
配制御信号（CONT（Ｂ）），パスパタン挿入制御信号
（CONT（Ｃ）），パスパタン検出制御信号（CONT
（Ｄ）），チエック制御信号（CHK CONT（ｉ））のタ
イミング関係を示すタイミングチャートである。
第１図，第1A図，第1B図，第２図を参照して本発明に
関係した回路動作を説明する。まず、各入側インタフェ
ース盤1aでは、パスパタン発生回路８で生成したパスパ
タンを、パスパタン挿入制御信号12で示したタイミング
でセレクタSELを介して装置内伝送路におけるフレーム
の空きタイムスロット１（FTS1）の位置にフレーム周期
毎に挿入する。
関係した回路動作を説明する。まず、各入側インタフェ
ース盤1aでは、パスパタン発生回路８で生成したパスパ
タンを、パスパタン挿入制御信号12で示したタイミング
でセレクタSELを介して装置内伝送路におけるフレーム
の空きタイムスロット１（FTS1）の位置にフレーム周期
毎に挿入する。
選択回路３では、運用／予備インタフェース選択制御
信号10（CONT（Ａ））のタイミングで運用インタフェー
ス1aと予備インタフェース2aの信号の選択を行なう。例
えば運用インタフェース盤1aがｎ個の場合には、装置内
伝送路におけるフレーム周期のｎ倍の周期で、予備イン
タフェース盤2aの空きタイムスロットを選択し、その他
の時は運用インタフェース盤1aの信号を選択し、スイッ
チ回路５へ送出する。
信号10（CONT（Ａ））のタイミングで運用インタフェー
ス1aと予備インタフェース2aの信号の選択を行なう。例
えば運用インタフェース盤1aがｎ個の場合には、装置内
伝送路におけるフレーム周期のｎ倍の周期で、予備イン
タフェース盤2aの空きタイムスロットを選択し、その他
の時は運用インタフェース盤1aの信号を選択し、スイッ
チ回路５へ送出する。
スイッチ回路５では、空きタイムスロット１（FTS1）
の内容を空きタイムスロット２（FTS2）へ移し、分配回
路４に送出する。分配回路４では運用／予備インタフェ
ース分配制御信号11（CONT（Ｂ））のタイミングで運用
インタフェース盤1b又は予備インタフェース盤2bへ信号
を分配する。例えば運用インタフェース盤1bがｎ個の場
合には、装置内伝送路におけるフレーム周期のｎ倍の周
期で、予備インタフェース盤2bに空きタイムスロットFT
S2の内容が送出される。その他の時は運用インタフェー
ス盤１に、送出される。
の内容を空きタイムスロット２（FTS2）へ移し、分配回
路４に送出する。分配回路４では運用／予備インタフェ
ース分配制御信号11（CONT（Ｂ））のタイミングで運用
インタフェース盤1b又は予備インタフェース盤2bへ信号
を分配する。例えば運用インタフェース盤1bがｎ個の場
合には、装置内伝送路におけるフレーム周期のｎ倍の周
期で、予備インタフェース盤2bに空きタイムスロットFT
S2の内容が送出される。その他の時は運用インタフェー
ス盤１に、送出される。
運用インタフェース盤1bでは空きタイムスロットFTS2
に同期した装置内伝送路におけるフレーム周期で受信し
たパスパタンの一致・不一致を検出する。一方装置内伝
送路におけるフレーム周期のｎ個の周期で、パスパタン
検出を禁止する。これは選択／分配回路が予備インタフ
ェース盤2bを選択するタイミングに同期している。
に同期した装置内伝送路におけるフレーム周期で受信し
たパスパタンの一致・不一致を検出する。一方装置内伝
送路におけるフレーム周期のｎ個の周期で、パスパタン
検出を禁止する。これは選択／分配回路が予備インタフ
ェース盤2bを選択するタイミングに同期している。
予備インタフェース盤2bでは空きタイムスロットFTS2
に同期した装置内伝送路におけるフレーム周期で受信し
たパスパタンの一致／不一致を検出する。予備インタフ
ェース盤2bで受信するパスパタンのパスは、運用インタ
フェース盤1b（IF（１）〜（ｎ））の空きタイムスロッ
トFTSのパスと同一であり、装置内伝送路のフレームの
１周期毎にIF（ｉ）→IF（ｉ＋１）→IF（ｉ＋２）→…
…の如く順次パスを変化させる。そして、IF（１）→IF
（ｎ）まで装置内伝送路のフレーム周期のｎ倍で一巡
し、以後これを繰り返す。
に同期した装置内伝送路におけるフレーム周期で受信し
たパスパタンの一致／不一致を検出する。予備インタフ
ェース盤2bで受信するパスパタンのパスは、運用インタ
フェース盤1b（IF（１）〜（ｎ））の空きタイムスロッ
トFTSのパスと同一であり、装置内伝送路のフレームの
１周期毎にIF（ｉ）→IF（ｉ＋１）→IF（ｉ＋２）→…
…の如く順次パスを変化させる。そして、IF（１）→IF
（ｎ）まで装置内伝送路のフレーム周期のｎ倍で一巡
し、以後これを繰り返す。
このような構成のため、インタフェース盤を含めた全
範囲で、常時、パス監視が可能であり、また、予備イン
タフェース盤についても、装置内伝送路のフレーム周期
のｎ倍の周期で常時、各運用インタフェース盤と同一の
パス監視が可能であるため、運用／予備インタフェース
の切替時にも回線断を伴なうことなく切替が可能とな
り、信頼性の向上が図れる。
範囲で、常時、パス監視が可能であり、また、予備イン
タフェース盤についても、装置内伝送路のフレーム周期
のｎ倍の周期で常時、各運用インタフェース盤と同一の
パス監視が可能であるため、運用／予備インタフェース
の切替時にも回線断を伴なうことなく切替が可能とな
り、信頼性の向上が図れる。
以上説明したように本発明によれば、各インタフェー
ス盤にパスパタン（障害検出用のチエックパターン）の
発生・検出回路を備え、スイッチ部を介して、常時パタ
ン監視をしていることから、監視範囲が拡がり信頼性が
向上する利点がある。また、予備インタフェース盤の監
視については運用している全インタフェース盤に対し
て、周期的に選択回路を予備インタフェースに切替える
ことにより、常時、運用系での正常性を確認できるた
め、運用インタフェースの障害に対して予備インタフェ
ースを確実に予備系から運用系へ切替えることができ
る、という利点がある。また、パリティ監視との併用に
より信頼性の向上が図れる。
ス盤にパスパタン（障害検出用のチエックパターン）の
発生・検出回路を備え、スイッチ部を介して、常時パタ
ン監視をしていることから、監視範囲が拡がり信頼性が
向上する利点がある。また、予備インタフェース盤の監
視については運用している全インタフェース盤に対し
て、周期的に選択回路を予備インタフェースに切替える
ことにより、常時、運用系での正常性を確認できるた
め、運用インタフェースの障害に対して予備インタフェ
ースを確実に予備系から運用系へ切替えることができ
る、という利点がある。また、パリティ監視との併用に
より信頼性の向上が図れる。
第１図は本発明の一実施例を示す説明図、第1A図は第１
図における制御回路の詳細を示すブロック図、第1B図は
第１図における出側インタフェース盤の詳細を示すブロ
ック図、第２図は第１図における各部信号のタイミング
チャート、第３図は従来の多重・分離装置の構成例を示
すブロック図、である。 符号の説明 1a,1b……運用インタフェース盤、2a,2b……予備インタ
フェース盤、３……選択回路、４……分配回路、５……
スイッチ回路、６……伝送路選択回路、７……制御回
路、８……パスパタン挿入制御信号線、９……パスパタ
ン検出制御信号線、10……運用／予備インタフェース選
択制御信号線、11……運用／予備インタフェース分配制
御信号線
図における制御回路の詳細を示すブロック図、第1B図は
第１図における出側インタフェース盤の詳細を示すブロ
ック図、第２図は第１図における各部信号のタイミング
チャート、第３図は従来の多重・分離装置の構成例を示
すブロック図、である。 符号の説明 1a,1b……運用インタフェース盤、2a,2b……予備インタ
フェース盤、３……選択回路、４……分配回路、５……
スイッチ回路、６……伝送路選択回路、７……制御回
路、８……パスパタン挿入制御信号線、９……パスパタ
ン検出制御信号線、10……運用／予備インタフェース選
択制御信号線、11……運用／予備インタフェース分配制
御信号線
Claims (1)
- 【請求項１】ｎ個の伝送路（但しｎは複数）をそれぞれ
対応した入側インタフェース回路を介した後、多重化し
て時間スイッチに取り込み、そこでタイムスロットの入
れ替えを行い、その後分離してそれぞれ対応した出側イ
ンタフェース回路を介し出力する多重・分離装置におい
て、 入側インタフェース回路の全体に対して共通の予備イン
タフェース回路を、任意の入側インタフェース回路と置
き換え可能に設けると共に、出側インタフェース回路の
全体に対して共通の予備インタフェース回路を、任意の
出側インタフェース回路と置き換え可能に設け、 前記入側インタフェース回路と入側予備インタフェース
回路の各々に設けた障害検出用のチエックパターン発生
回路から各フレーム毎に発生せしめるパターンを、該フ
レーム中の特定の空きタイムスロットに挿入する際、各
入側インタフェース回路では、ｎフレーム毎に１回休む
ほかは、残りの（ｎ−１）フレームにおいて挿入し、入
側予備インタフェース回路では、各入側インタフェース
回路で休むとなるそのフレーム毎に挿入するように、前
記各パターン発生回路の出力を切り替える入側スイッチ
回路と、 前記出側インタフェース回路と出側予備インタフェース
回路の各々に設けたパターンチエック回路では各フレー
ムの特定タイムスロット毎に挿入されタイムスロット交
換されてくる前記パターンを取り込んでチエックする
際、各出側インタフェース回路では、ｎフレーム毎に１
回休むほかは、残りの（ｎ−１）フレームにおいてチエ
ックし、出側予備インタフェース回路では、各出側イン
タフェース回路で休みとなるそのフレーム毎にチエック
するように、前記各パターンチエック回路の入力を切り
替える出側スイッチ回路と、を具備したことを特徴とす
る多重・分離装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20939488A JP2656563B2 (ja) | 1988-08-25 | 1988-08-25 | 多重・分離装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20939488A JP2656563B2 (ja) | 1988-08-25 | 1988-08-25 | 多重・分離装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258939A JPH0258939A (ja) | 1990-02-28 |
| JP2656563B2 true JP2656563B2 (ja) | 1997-09-24 |
Family
ID=16572173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20939488A Expired - Lifetime JP2656563B2 (ja) | 1988-08-25 | 1988-08-25 | 多重・分離装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2656563B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100342490B1 (ko) * | 1999-12-29 | 2002-06-28 | 윤종용 | 통신시스템의 링크 다중화 장치 및 방법 |
-
1988
- 1988-08-25 JP JP20939488A patent/JP2656563B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258939A (ja) | 1990-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20090530 |
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