JP2656495B2 - Method for manufacturing thin film transistor - Google Patents
Method for manufacturing thin film transistorInfo
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、液晶素子等に設けられる薄膜トランジス
タ（以下、TFTと略称する）の製造方法に関する。The present invention relates to a method for manufacturing a thin film transistor (hereinafter abbreviated as TFT) provided in a liquid crystal element or the like.
「従来の技術」 第６図は、TFTの一例を示す断面図である。このもの
は、ガラス、セラミックスなどからなる基板１上に設け
られており、ゲート電極２と、画素電極３と、窒化珪素
などからなるゲート絶縁層４と、水素化アモルファスシ
リコン（以下、ａ−Si:Hと略称する）からなる半導体装
置５と、この半導体層５にソース領域5aおよびドレイン
領域5bを介して接続されたソース電極６およびドレイン
電極７と、パッシベーション層８とから構成されてい
る。FIG. 6 is a cross-sectional view showing an example of a TFT. This is provided on a substrate 1 made of glass, ceramics or the like, and has a gate electrode 2, a pixel electrode 3, a gate insulating layer 4 made of silicon nitride or the like, and hydrogenated amorphous silicon (hereinafter a-Si). : H), a source electrode 6 and a drain electrode 7 connected to the semiconductor layer 5 via a source region 5a and a drain region 5b, and a passivation layer 8.
従来、この種のTFTのパッシベーション層８を形成す
る方法としては、第７図に示すように、画素電極３上の
ゲート絶縁層４と半導体層５を除去する画素フォトリソ
エッチングを終えた状態のものに、例えば窒化珪素など
のパッシベーション材料を化学気相成長法などを用いて
成膜し、第８図に示す状態のものを作成する。次に、TF
Tのゲートおよびソースの各端子部のパッシベーション
層８をエッチング除去することによって、第６図に示す
TFTを作成する。なお、画素電極３上のパッシベーショ
ン層８はエッチングによって除去しない場合もある。Conventionally, as a method of forming a passivation layer 8 of this type of TFT, as shown in FIG. 7, a method in which pixel photolitho-etching for removing the gate insulating layer 4 and the semiconductor layer 5 on the pixel electrode 3 is completed. Next, a film of a passivation material such as silicon nitride is formed by using a chemical vapor deposition method or the like to form a film shown in FIG. Then, TF
By removing the passivation layer 8 at each terminal of the gate and source of T by etching, the structure shown in FIG. 6 is obtained.
Create a TFT. Note that the passivation layer 8 on the pixel electrode 3 may not be removed by etching.
「発明が解決しようとする問題点」 しかし、このような従来のTFTの製造操作において
は、画素フォトリソエッチングとパッシベーション層エ
ッチングとを別々に行なうために、TFTの製造工程数が
多くなり、製造に手間がかかる問題があった。“Problems to be Solved by the Invention” However, in such a conventional TFT manufacturing operation, the number of TFT manufacturing steps increases because the pixel photolithography etching and the passivation layer etching are performed separately. There was a problem that took time.
また、画素電極３として、インジウム・スズ酸化物
（以下、ITOと略称する）を使用した場合には、この画
素電極３がパッシベーション層８を成膜する際の還元雰
囲気にさらされて、ITOが還元されて白濁してしまう問
題があった。When indium tin oxide (hereinafter, abbreviated as ITO) is used as the pixel electrode 3, the pixel electrode 3 is exposed to a reducing atmosphere when the passivation layer 8 is formed, and ITO is removed. There was a problem that it was reduced and became cloudy.
本発明は前記事情に鑑みてなされたもので、従来必要
とされていた画素フォトリソエッチング工程を省略でき
て薄膜トランジスタの製造工程を短縮化でき、画素フォ
トリソエッチング工程を省略できることによってレジス
トはがれ等の欠陥を減少させて歩留まり向上をなし得る
とともに、画素電極としてITOを使用してもITOの白濁を
防止できる薄膜トランジスタの製造方法の提供を目的と
する。The present invention has been made in view of the above circumstances, and can omit the pixel photolitho-etching step conventionally required, can shorten the manufacturing process of the thin film transistor, and can omit defects such as resist peeling by eliminating the pixel photolitho-etching step. It is an object of the present invention to provide a method of manufacturing a thin film transistor capable of improving the yield by reducing it and preventing the clouding of the ITO even when ITO is used as the pixel electrode.
「問題点を解決するための手段」 本発明による薄膜トランジスタの製造方法は、基板上
にゲート電極及び画素電極を隔離して形成し、該ゲート
電極及び画素電極並びに前記基板を覆ってゲート絶縁
膜、半導体層及びn+層を順に積層し、前記ゲート電極上
方のn+層の上にソース及びドレイン電極を形成した後、
該両電極をマスクにしてn+層をエッチングした後、つい
で露出した前記半導体層並びに前記ソース電極及びドレ
イン電極の上にパッシベーション層を形成し、この後、
前記画素電極上のゲート絶縁層、半導体層及びパッシベ
ーション層とをエッチングして画素電極の表示部を露出
させることにより、上記問題点の解決を図った。"Means for Solving the Problems" The method for manufacturing a thin film transistor according to the present invention comprises forming a gate electrode and a pixel electrode on a substrate in isolation, and covering the gate electrode and the pixel electrode and the substrate with a gate insulating film; After laminating a semiconductor layer and an n + layer in order, forming source and drain electrodes on the n + layer above the gate electrode,
After etching the n + layer using the two electrodes as a mask, a passivation layer is formed on the exposed semiconductor layer and the source electrode and the drain electrode.
The above problem was solved by exposing the display portion of the pixel electrode by etching the gate insulating layer, the semiconductor layer, and the passivation layer on the pixel electrode.
パッシベーション層エッチングと画素エッチングを同
時に行なうことによって、従来の製法において行なわれ
ていた画素フォトリソエッチング工程を省略することが
でき、TFTの製造工程を短縮化することができる。By simultaneously performing the passivation layer etching and the pixel etching, the pixel photolithography etching step performed in the conventional manufacturing method can be omitted, and the TFT manufacturing step can be shortened.
また、画素フォトリソエッチング工程を省略すること
ができるので、この画素フォトリソエッチングに起因す
る、レジストはがれ等の欠陥が減少させることができ、
TFTの歩留まりを向上させることができる。Further, since the pixel photolithographic etching step can be omitted, defects such as resist peeling due to the pixel photolithographic etching can be reduced,
TFT yield can be improved.
また、画素フォトリソエッチングをせずにパッシベー
ション層を形成するので、パッシベーション層を形成す
るときに画素電極とパッシベーション層が接触すること
がなく、画素電極としてITOを使用しても、ITOの白濁を
防止でき、TFTの歩留まりを向上させることができる。In addition, since the passivation layer is formed without performing pixel photolitho etching, the pixel electrode and the passivation layer do not come into contact when forming the passivation layer, and even if ITO is used as the pixel electrode, the cloudiness of ITO is prevented. As a result, the yield of TFT can be improved.
第１図ないし第５図は本発明方法の一例を説明するた
めの図である。この製造方法によりTFTを製造するに
は、まず、基板１上に、モリブデンやITOを材料とする
ゲート電極２と、ITOなどを材料とする画素電極３と、
窒化珪素などを材料とするゲート電極層４と、ａ−Si:H
を材料とする半導体層５と、ａ−Si:Hにリンなどを添加
したn+a−Si:Hを材料とするn+層９を形成する（第１
図）。1 to 5 are diagrams for explaining an example of the method of the present invention. To manufacture a TFT by this manufacturing method, first, a gate electrode 2 made of molybdenum or ITO and a pixel electrode 3 made of ITO or the like are formed on a substrate 1.
A gate electrode layer 4 made of silicon nitride or the like, and a-Si: H
And a n + layer 9 made of n + a-Si: H obtained by adding phosphorus or the like to a-Si: H (first example).
Figure).
基板１上にゲート電極２および画素電極３を形成する
には、真空蒸着法、スパッタ法、電子ビーム蒸着法など
の薄膜形成手段が好適に用いられる。また、ゲート絶縁
層４、半導体層５およびn+層９を形成するには、CVD法
などの薄膜形成手段が好適に用いられる。なお、半導体
装置５の上に、n+層９を形成する手段としては、半導体
装置５にリンなどの添加元素を拡散させる方法や、添加
元素イオンを半導体層５に打ち込むイオン打ち込み法な
どを用いても良い。In order to form the gate electrode 2 and the pixel electrode 3 on the substrate 1, a thin film forming means such as a vacuum evaporation method, a sputtering method, and an electron beam evaporation method is suitably used. In order to form the gate insulating layer 4, the semiconductor layer 5, and the n + layer 9, a thin film forming means such as a CVD method is suitably used. As a means for forming the n + layer 9 on the semiconductor device 5, a method of diffusing an additional element such as phosphorus into the semiconductor device 5, an ion implantation method of implanting additional element ions into the semiconductor layer 5, or the like is used. May be.
次に、画素電極３上に積層されたゲート絶縁層４、半
導体層５およびn+層９の一部を除去して、画素電極３の
一部を露出させるコンタクトホール10を形成するコンタ
クトホールエッチングを施す（第２図）。Next, a contact hole etching for removing a part of the gate insulating layer 4, the semiconductor layer 5 and the n + layer 9 laminated on the pixel electrode 3 to form a contact hole 10 exposing a part of the pixel electrode 3 is performed. (FIG. 2).
次に、n+層９上に、A1などを材料とするソース電極６
およびドレイン電極７を形成する（第３図）。これらの
電極を形成するには、真空蒸着法、スパッタ法、電子ビ
ーム蒸着法などの薄膜形成手段が好適に用いられる。Next, the source electrode 6 made of A1 or the like is formed on the n + layer 9.
Then, a drain electrode 7 is formed (FIG. 3). In order to form these electrodes, a thin film forming means such as a vacuum evaporation method, a sputtering method, and an electron beam evaporation method is suitably used.
次に、先のように形成されたソース電極６およびドレ
イン電極７をマスクにして、露出したn+層９の一部を除
去する。n+層エッチングを施す（第４図）。このn+層エ
ッチングによって、ゲート電極２の上方に位置するn+層
９が除去されてn+層が２分割され、各々ソース領域5aと
ドレイン領域5bとなる。Next, using the source electrode 6 and the drain electrode 7 formed as described above as a mask, a part of the exposed n + layer 9 is removed. An n + layer is etched (FIG. 4). By this n + layer etching, the n + layer 9 located above the gate electrode 2 is removed, and the n + layer is divided into two portions, each of which becomes a source region 5a and a drain region 5b.
次に、窒化珪素などを材料とするパッシベーション層
８を形成する（第５図）。このパッシベーション層８を
形成する方法としては、CVDなどの薄膜形成手段が好適
に用いられる。Next, a passivation layer 8 made of silicon nitride or the like is formed (FIG. 5). As a method for forming the passivation layer 8, a thin film forming means such as CVD is suitably used.
次に、画素電極３上に積層されたゲート絶縁層４、半
導体層５、n+層９およびパッシベーション層８の各層を
除去して画素電極３を露出させる画素エッチングと、TF
Tのゲートおよびソースの各端子部のパッシベーション
層８を除去するパッシベーション層エッチングを同時に
行なう。Next, pixel etching for exposing the pixel electrode 3 by removing each layer of the gate insulating layer 4, the semiconductor layer 5, the n + layer 9 and the passivation layer 8 laminated on the pixel electrode 3;
The passivation layer etching for removing the passivation layer 8 at each terminal of the gate and source of T is performed simultaneously.
以上の操作によって第６図に示す構成のTFTが作成さ
れる。Through the above operation, a TFT having the configuration shown in FIG. 6 is created.
このTFTの製造方法では、パッシベーション層エッチ
ングと画素エッチングを同時に行なうことによって、従
来の製法において行なわれていた画素フォトリソエッチ
ング工程を省略することができ、TFTの製造工程を短縮
化することができる。In this TFT manufacturing method, by performing the passivation layer etching and the pixel etching simultaneously, the pixel photolithography etching step performed in the conventional manufacturing method can be omitted, and the TFT manufacturing process can be shortened.
また、画素フォトリソエッチング工程を省略すること
ができるので、この画素フォトリソエッチングに起因す
る、レジストはがれ等の欠陥を減少させることができ、
TFTの歩留まりを向上させることができる。Further, since the pixel photolithographic etching step can be omitted, defects such as resist peeling due to the pixel photolithographic etching can be reduced,
TFT yield can be improved.
また、画素フォトリソエッチングをせずにパッシベー
ション層を形成するので、パッシベーション層８を形成
するときに画素電極３とパッシベーション層８が接触す
ることがなく、画素電極３としてITOを使用しても、ITO
の白濁を防止することができ、TFTの歩留まりを向上さ
せることができる。Further, since the passivation layer is formed without performing pixel photolithography, the pixel electrode 3 does not come into contact with the passivation layer 8 when the passivation layer 8 is formed.
Can be prevented, and the yield of TFT can be improved.
「発明の効果」 以上説明したように、本発明の製造方法では、パッシ
ベーション層エッチングと画素エッチングを同時に行な
うことによって、従来の製法において行なわれていた画
素フォトリソエッチング工程を省略することができ、TF
Tの製造工程を短縮化することができる。[Effects of the Invention] As described above, in the manufacturing method of the present invention, the pixel photolithography etching step performed in the conventional manufacturing method can be omitted by simultaneously performing the passivation layer etching and the pixel etching.
The manufacturing process of T can be shortened.
また、画素フォトリソエッチング工程を省略すること
ができるので、この画素フォトリソエッチング工程に起
因する、レジストはがれ等の欠陥を減少させることがで
き、TFTの歩留まりを向上させることができる。Further, since the pixel photolithography etching step can be omitted, defects such as resist peeling due to the pixel photolithography etching step can be reduced, and the yield of TFT can be improved.
また、画素フォトリソエッチングをせずにパッシベー
ション層を形成するので、パッシベーション層を形成す
るときに画素電極とパッシベーション層が接触すること
がなく、画素電極としてITOを使用しても、ITOの白濁を
防止でき、TFTの歩留まりを向上させることができる。In addition, since the passivation layer is formed without performing pixel photolitho etching, the pixel electrode and the passivation layer do not come into contact when forming the passivation layer, and even if ITO is used as the pixel electrode, the cloudiness of ITO is prevented. As a result, the yield of TFT can be improved.
第１図ないし第５図はこの発明による製造方法の一例を
説明するための図であって、製造工程を工程順に示すTF
Tの要部の側断面図、第６図はこの発明の製造方法によ
って製造されるTFTの一例を示す図であって、TFTの要部
の側断面図、第７図および第８図は従来のTFTの製造方
法におけるパッシベーション層の形成工程を説明するた
めの図であって、TFTの要部の側断面図である。 ５……半導体層、６……ソース電極、７……ドレイン電
極、８……パッシベーション層、９……n+層。1 to 5 are views for explaining an example of a manufacturing method according to the present invention, and TFs showing manufacturing steps in the order of steps.
FIG. 6 is a side cross-sectional view of a main part of T, and FIG. 6 is a view showing an example of a TFT manufactured by the manufacturing method of the present invention. FIG. 7 and FIG. FIG. 6 is a view for explaining a step of forming a passivation layer in the method for manufacturing a TFT according to the first embodiment, and is a side sectional view of a main part of the TFT. 5 ... semiconductor layer, 6 ... source electrode, 7 ... drain electrode, 8 ... passivation layer, 9 ... n + layer.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安永 正記 東京都大田区雪谷大塚町１番７号 アル プス電気株式会社内 (56)参考文献 特開 昭62−131578（ＪＰ，Ａ) 特開 昭62−235983（ＪＰ，Ａ) 特開 昭61−193485（ＪＰ，Ａ) 特開 昭61−51972（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Masayuki Yasunaga 1-7 Yukitani Otsukacho, Ota-ku, Tokyo Alps Electric Co., Ltd. (56) References JP-A-62-131578 (JP, A) JP-A Sho 62-235983 (JP, A) JP-A-61-193485 (JP, A) JP-A-61-51972 (JP, A)
Claims (1)
て形成し、該ゲート電極及び画素電極並びに前記基板を
覆ってゲート絶縁膜、半導体層及びn+層を順に積層し、
前記ゲート電極上方のn+層の上にソース及びドレイン電
極を形成した後、該両電極をマスクにしてn+層をエッチ
ングした後、露出した前記半導体層並びに前記ソース電
極及びドレイン電極の上にパッシベーション層を形成
し、この後、前記画素電極上のゲート絶縁層、半導体層
及びパッシベーション層とをエッチングして画素電極の
表示部を露出させることを特徴とする薄膜トランジスタ
の製造方法。1. A gate electrode and a pixel electrode are formed on a substrate so as to be separated from each other, and a gate insulating film, a semiconductor layer, and an n + layer are sequentially laminated over the gate electrode and the pixel electrode and the substrate,
After forming a source and a drain electrode on the n + layer above the gate electrode, etching the n + layer using both the electrodes as a mask, and then on the exposed semiconductor layer and the source and drain electrodes A method of manufacturing a thin film transistor, comprising: forming a passivation layer; and thereafter, exposing a display portion of the pixel electrode by etching a gate insulating layer, a semiconductor layer, and a passivation layer on the pixel electrode.
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