JP2655424B2 - High-speed semiconductor devices - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高速半導体装置に関し、特に共鳴トンネル効
果を利用した高速半導体装置に関する。Description: TECHNICAL FIELD The present invention relates to a high-speed semiconductor device, and more particularly, to a high-speed semiconductor device using a resonance tunnel effect.

（従来の技術） 共鳴トンネリング現象は電子の通過に要する遅延時間
が著しく小さく、かつ顕著な微分負性抵抗を示すことか
ら、超高速、新機能三端子素子への応用が極めて有望で
あり、各所で研空開発が行なわれるようになってきた。
例えば従来の共鳴トンネル現象を利用した三端子素子の
一例としては、二木らによりインターナショナル．エレ
クトロン．デバイス．ミーティング（International El
ectron Devices Meeting 1986,Tech.Dig.p286）におい
て報告された共鳴トンネリングバイポーラトランジスタ
（RBT;Resonant Tunneling Bipolar Iranisistor）があ
る。第８図はRBTを説明する為の図であり（ａ）は要部
構造断面図、（ｂ）は図（ａ）の構造におけるAl組成を
示した図をそれぞれ表わしている。図において１はコレ
クタ電極、２はn⁺−GaAsコレクタコンタクト層、３はｎ
−GaAsコレクタ層、４はp⁺−GaAsベース層、５はベース
電極、6aおよび6bは障壁層、７はGaAs量子井戸層、８は
ｎ−AlGaAsエミッタ層、９はn⁺−GaAsエミッタコンタク
ト層、10はエミッタ電極である。尚、８のｎ−AlGaAsエ
ミッタ層のAl組成は、第８図（ｂ）に示す様に設定され
ている。(Related Art) Since the resonant tunneling phenomenon has a remarkably small delay time required for passing electrons and exhibits remarkable negative differential resistance, it is extremely promising to be applied to an ultra-high-speed, new-function three-terminal device. Has started to be developed.
For example, an example of a conventional three-terminal device utilizing the resonant tunneling phenomenon is described in International. electron. device. Meeting (International El
There is a resonant tunneling bipolar transistor (RBT) reported at ectron Devices Meeting 1986, Tech. Dig. p286). FIGS. 8A and 8B are views for explaining the RBT, in which FIG. 8A is a sectional view of a main part structure, and FIG. 8B is a view showing an Al composition in the structure of FIG. In the figure, 1 is a collector electrode, 2 is an n ⁺ -GaAs collector contact layer, 3 is n
-GaAs collector layer, 4 is a p ⁺ -GaAs base layer, 5 is a base electrode, 6a and 6b are barrier layers, 7 is a GaAs quantum well layer, 8 is an n-AlGaAs emitter layer, and 9 is an n ⁺ -GaAs emitter contact layer. , 10 are emitter electrodes. The Al composition of the n-AlGaAs emitter layer No. 8 is set as shown in FIG. 8 (b).

第９図はRBTの動作原理を説明するためのエネルギー
バンド図であり、適当なベース、エミッタ間電圧V_BE、
ベース、コレクタ間電圧V_BCが印加されている。図中第
８図と同記号は同部分あるいは同じ意味を持つものであ
る。またE_fはフェルミ準位、E_cは伝導帯下端、E_vは価電
子上端を示し、E_xi（ｉ＝1,2,…）はGaAs量子井戸７中
に生成される量子準位を示す。この構造においては、ベ
ース；エミッタ間電圧V_BEを印加するとエミッタ層８の
フェルミ準位E_fと、基底電子準位E_x1が一致する所で共
鳴条件が満たされ、電子がホットエレクトロンとなりベ
ースに注入された後コレクタ電極に達する。さらにV_BE
を増加させると共鳴条件からはずれ、電子は注入されな
くなる。従って第10図に同素子のコレクタ電流のベース
・エミッタ間電圧V_BEの依存性を示す如く、同素子は負
性伝達コンダクタンスを有する。FIG. 9 is an energy band diagram for explaining the operating principle of the RBT, and shows an appropriate base-emitter voltage V _BE ,
The base-collector voltage _VBC is applied. In the drawing, the same symbols as those in FIG. 8 have the same portions or the same meanings. E _f indicates the Fermi level, E _c indicates the bottom of the conduction band, E _v indicates the top of the valence electron, and E _xi (i = 1, 2,...) Indicates the quantum level generated in the GaAs quantum well 7. . In this structure, when a base-emitter voltage V _BE is applied, the resonance condition is satisfied where the Fermi level E _f of the emitter layer 8 and the ground electron level E _x1 coincide, and the electrons become hot electrons and become After being implanted, it reaches the collector electrode. Further V _BE
Is increased, the resonance condition is deviated, and electrons are not injected. Therefore, as shown in FIG. 10 showing the dependence of the collector current of the element on the base-emitter voltage V _BE , the element has a negative transfer conductance.

（発明が解決しようとする問題点） 前記説明から判る様に、従来例では、そのコレクタ電
流特性には負性伝達コンダクタンスが得られ、同素子を
例えば周波数逓倍機、多値論理素子等の新機能素子に応
用することが可能となった。ここでさらに父性伝達コン
ダクタンスを有する素子の応用を考えた場合、素子に２
個以上の複数の負性伝達コンダククタンスを特性良く得
ることが望まれる。しかしながら従来素子では得られる
負性伝達コンダクタンスは高々一個である。なぜなら、
従来素子においても励起準位（E_xi,i≧２）を更に用
い、複数の負性伝達コンダクタンスを得ることが原理的
には考えられるが、励起準位においては、電子の閉じ込
めが充分でなく、現実的にはもはや大きな負性伝達コン
ダクタンスを得ることは不可能だからである。(Problems to be Solved by the Invention) As can be understood from the above description, in the conventional example, a negative transfer conductance is obtained in the collector current characteristic, and the element is replaced with a new one such as a frequency multiplier or a multi-valued logic element. It can be applied to functional devices. Here, when the application of the element having paternal transmission conductance is further considered, 2
It is desirable to obtain more than one negative transmission conductance with good characteristics. However, the conventional device has at most one negative transmission conductance. Because
Although it is conceivable in principle to obtain a plurality of negative transfer conductances by further using the excitation level (E _xi , i ≧ 2) in the conventional device, the electron confinement is not sufficient in the excitation level. This is because it is practically impossible to obtain a large negative transfer conductance anymore.

本発明の目的は、このような従来の欠点を除去し、そ
の伝達コンダクタンスに所望の複数の数の負性伝達コン
ダクタンスを特性良く得られる高速半導体装置を提供す
ることにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a high-speed semiconductor device which eliminates such a conventional drawback and can obtain a desired number of negative transmission conductances with good characteristics.

（問題点を解決するための手段） 本発明の高速半導体装置は、量子準位が生成される量
子井戸が少なくとも２つ以上形成され、かつ該量子井戸
間には導電層が形成された一導電型エミッタ層と、該導
電型エミッタ層からキャリアが導入される反対導電型ベ
ース層と、該導電型エミッタ層と同一の導電型層を含む
コレクタ層とを備えることを特徴とする。(Means for Solving the Problems) In the high-speed semiconductor device of the present invention, at least two or more quantum wells in which quantum levels are generated are formed, and a conductive layer is formed between the quantum wells. And a collector layer including the same conductivity type layer as the conductivity type emitter layer, a base layer having the opposite conductivity type into which carriers are introduced from the conductivity type emitter layer.

（作用） 前記手段を採ると、ベースに電子を注入するエミッタ
部分において、所望の数の特性の良い負性抵抗特性を生
ぜしめることが可能であり、従って明瞭な複数の負性伝
達コンダクタンスを有する素子が得られる。(Operation) By adopting the above-mentioned means, it is possible to produce a desired number of good negative resistance characteristics in the emitter portion for injecting electrons into the base, and thus have a clear plurality of negative transfer conductances. An element is obtained.

（実施例） 第１図（ａ）は本発明の一実施例の半導体装置におけ
る要部の構造断面図であり、第１図（ｂ）は第１図
（ａ）におけるエミッタ量子井戸部27を詳しく説明しく
説明するための27を拡大した構造断面図である。第１図
（ａ）において、21は半絶縁性GaAs基板、22はn⁺−GaAs
コレクタコンタクト層、23はコレクタ電極、24はｎ−Ga
Asコレクタ層、25はP⁺−GaAsベース層、26はベース電
極、27はエミッタ量子井戸炉、28はn⁺−GaAsエミッタコ
ンタクト層、29はエミッタ電極をそれぞれ示している。
さらにエミッタ量子井戸部27は、第１図（ｂ）に示す如
く、32のノンドープGaAs井戸層が、31のノンドープAlAs
障壁層ではさまれた量子井戸を基本単位とし、この量子
井戸がＮ個,33のｎ−GaAs層で接続された構造からな
り、さらに最上部に34のｎ−GaAsエミッタ層が積層され
た構造からなってる。従って本構造では、従来例におけ
るRBTのエミッタ部分が、負性抵抗を生ぜしめる量子井
戸31,32がｎ−GaAs33でＮ個直列に接続された構造に置
き換わっている。(Embodiment) FIG. 1 (a) is a structural sectional view of a main part of a semiconductor device according to an embodiment of the present invention, and FIG. 1 (b) shows an emitter quantum well 27 in FIG. 1 (a). FIG. 27 is an enlarged structural cross-sectional view of 27 for describing in detail. In FIG. 1 (a), 21 is a semi-insulating GaAs substrate, 22 is n ⁺ -GaAs
Collector contact layer, 23 is a collector electrode, 24 is n-Ga
As collector layer, 25 is a P ⁺ -GaAs base layer, 26 is a base electrode, 27 is an emitter quantum well furnace, 28 is an n ⁺ -GaAs emitter contact layer, and 29 is an emitter electrode.
Further, as shown in FIG. 1 (b), the emitter quantum well portion 27 has 32 non-doped GaAs well layers and 31 non-doped AlAs
A quantum well sandwiched between barrier layers is used as a basic unit. The quantum well has a structure in which N quantum wells are connected by 33 n-GaAs layers, and a structure in which 34 n-GaAs emitter layers are further stacked on the top. It consists of Therefore, in this structure, the emitter portion of the conventional RBT is replaced with a structure in which N quantum wells 31 and 32 for generating a negative resistance are connected in series with n-GaAs 33.

以下本実施例の動作原理を最も簡単なＮ＝２の場合、
つまりエミッタ量子井戸部分は２個の負性抵抗素子の直
列構造からなる場合を例に説明する。この場合エミッタ
量子井戸部は、例えば第２図に示す様な電流−電圧特性
を持つ微分負性抵抗素子D1,D2が第３図に示す如く接続
されているとして等価的に書ける。Hereinafter, the operation principle of the present embodiment will be described in the simplest case where N = 2.
That is, an example in which the emitter quantum well portion has a series structure of two negative resistance elements will be described. In this case, the emitter quantum well portion can be written equivalently, for example, assuming that the differential negative resistance elements D1 and D2 having current-voltage characteristics as shown in FIG. 2 are connected as shown in FIG.

ここで第３図の回路の端子41,42は、それぞれ＋Ｖ、
−Ｖの電位であるとし、第３図中のＡ点より見た動作点
の特性図、第４図（ａ），（ｂ），（ｃ）に示す。端子
印加電圧（2V）が2Vtより小さい場合は、第４図（ａ）
のようにＡ点はａの動作点をとり、印加電圧の増大に伴
い電流は増大する。印加電圧2Vtを越えた瞬間に微分負
性抵抗素子D1,D2のうち一方が高電圧状態で、他方が低
電圧状態となる双安定状態に遷移し電流は減少する。更
に印加電圧を増加すると第４図（ｂ）の様にＡ点はｂま
たはｂ′の双安定点を動作点としてとりながら電流は増
大する。さらに印加電圧を増加すると電流値が負性抵抗
のピーク電流に一致した瞬間にD1、D2は双安定状態を保
持し、電流はほとんど流れなくなる。更に印加電圧を増
すと、第４図（ｃ）の様にＡ点はｄの動作点にとりなが
ら電流は増大する。したがってエミッタ量子井戸部の電
流−電圧特性は第５図に示す様に、２個の明瞭な負性抵
抗特性を示す。ここで第５図a,b,dで示した点は第４図
（ａ），（ｂ），（ｃ）で示した動作点に対応する。さ
らにより一般の場合、つまり、エミッタ量子井戸部分27
がＮ個の負性抵抗の直列構造からなる場合の動作原理
も、全く同様に説明され、そのエミッタ部分の電流−電
圧特性はＮ個の明瞭な負性抵抗特性が得られる。Here, the terminals 41 and 42 of the circuit of FIG.
Assuming that the potential is -V, the characteristic diagram of the operating point viewed from the point A in FIG. 3 is shown in FIGS. 4 (a), (b) and (c). Fig. 4 (a) when the terminal applied voltage (2V) is smaller than 2Vt
As shown in the above, the point A takes the operating point a, and the current increases as the applied voltage increases. At the moment when the applied voltage exceeds 2 Vt, one of the differential negative resistance elements D1 and D2 transitions to a bistable state in which the state is in a high voltage state and the other is in a low voltage state, and the current decreases. When the applied voltage is further increased, the current increases at point A while taking the bistable point of b or b 'as the operating point as shown in FIG. 4 (b). When the applied voltage is further increased, D1 and D2 maintain a bistable state at the moment when the current value matches the peak current of the negative resistance, and almost no current flows. When the applied voltage is further increased, the current increases while the point A is set to the operating point d as shown in FIG. 4 (c). Therefore, the current-voltage characteristic of the emitter quantum well portion shows two distinct negative resistance characteristics as shown in FIG. The points shown in FIGS. 5A, 5B, and 5D correspond to the operating points shown in FIGS. 4A, 4B, and 4C. In the even more general case, ie the emitter quantum well part 27
Is formed in the same manner as described above, and the current-voltage characteristics of the emitter portion can obtain N distinct negative resistance characteristics.

第６図は本実施例のトランジスターとしての動作原理
を説明するためのエネルギーバンド図であり、適当なベ
ース、エミッタ間電圧V_BE、ベース、コレクタ間電圧V_BC
が印加されている。図中第１図（ａ），（ｂ）と同記号
は同部分あるいは同じ意味を持つものである。またE_fは
フェルミ準位、E_cは伝導帯下端、E_vは価電子帯上端を示
している。本実施例では、エミッタ量子井戸部分からベ
ースに注入される電子は第５図に示す様な２個の負性抵
抗を持つ電流−電圧特性を有するため、従って第７図に
示す如く、コレクタ電流のベース、エミッタ間電圧依存
性は明瞭な２個の負性伝達コンダクタンスを示す。また
一般の、エミッタ量子井戸部分27がＮ個の負性抵抗素子
の直列構造からなる場合も全く同様にして、Ｎ個の明瞭
な負性伝達コンダクタンスが得られる。FIG. 6 is an energy band diagram for explaining the operation principle of the transistor of the present embodiment, and shows an appropriate base-emitter voltage V _BE , base-collector voltage V _BC
Is applied. In the figure, the same symbols as those in FIGS. 1 (a) and 1 (b) have the same portions or the same meanings. E _f indicates the Fermi level, E _c indicates the bottom of the conduction band, and E _v indicates the top of the valence band. In the present embodiment, electrons injected from the emitter quantum well into the base have a current-voltage characteristic having two negative resistances as shown in FIG. 5, and therefore, as shown in FIG. The voltage dependence between the base and the emitter shows two clear negative conductances. Similarly, when the emitter quantum well portion 27 is formed of a series structure of N negative resistance elements, N clear negative transfer conductances can be obtained.

第１図に示した半導体素子より具体的には以下の様に
作製される。まず例えば分子線エピタキシャル成長法に
より半絶縁性GaAs基板21上に下表に示した材料から成る
層構造を順次成長する。More specifically, the semiconductor device is manufactured as follows from the semiconductor device shown in FIG. First, a layer structure made of a material shown in the following table is sequentially grown on a semi-insulating GaAs substrate 21 by, for example, a molecular beam epitaxial growth method.

成長後、通常のリソグラフィー技術を用い、ベース層
26、およびコレクタコンタクト層22をウェットエッチン
グにより露出させ、オーミック性電極23,26,29を形成す
ることにより作製される。 After the growth, the base layer is
26 and the collector contact layer 22 are exposed by wet etching to form ohmic electrodes 23, 26 and 29.

以上の実施例においては、AlGaAs/GaAs系について素
子を作製したが、本発明はこれに限らず量子井戸を形成
できる材料系例えばInp/GaInAs/AlInAsやInP/GaInAsな
どでも適用可能である。また半導体層の成長方法は分子
線成長方法に限らず、原子層エピタキシャル成長方法、
化学気相成長方法など各種成長方法で良い。In the above embodiments, the device is manufactured with respect to the AlGaAs / GaAs system. However, the present invention is not limited to this, and is applicable to a material system capable of forming a quantum well, such as Inp / GaInAs / AlInAs or InP / GaInAs. The method of growing the semiconductor layer is not limited to the molecular beam growth method, but may be an atomic layer epitaxial growth method,
Various growth methods such as a chemical vapor deposition method may be used.

（発明の効果） 本発明の高速半導体装置においては、所望のＮ個の負
性伝達コンダクタンスを特性良く有する素子を簡単に得
ることができ、負性抵抗特性を有する新機能素子の応用
範囲を大きく広げることが可能である。(Effects of the Invention) In the high-speed semiconductor device of the present invention, elements having desired N negative transmission conductances with good characteristics can be easily obtained, and the application range of a new functional element having negative resistance characteristics is expanded. It is possible to spread.

【図面の簡単な説明】[Brief description of the drawings]

第１図（ａ）および（ｂ）は本発明一実施例における要
部の構造断面図であり、第２図、第３図、第４図（ａ）
〜（ｃ）、第５図は実施例におけるエミッタ部の電流−
電圧特性を説明するための図、第６図は実施例の動作原
理を説明するためのエネルギーバンド図、第７図は実施
例の電流−電圧特性を示す図、第８図（ａ），（ｂ）は
従来例における要部の構造断面図、第９図は従来例の動
作原理を説明するためのエネルギーバンド図、第10図は
従来例の電流−電圧特性を示す図それぞれ表している。 図において、１及び23はコレクタ電極、２及び22はn⁺−
GaAsコレクタコンタクト層、３及び24はｎ−GaAsコレク
タ層、４及び25はp⁺−GaAsベース層、５及び26はベース
電極、6a,6b及び31はAlAs障壁層、７及び32はGaAs井戸
層、８はｎ−AlGaAsエミッタ層、33はｎ−GaAs層、34は
ｎ−GaAsエミッタ層、９及び28はn⁺−GaAsエミッタコン
タクト層、10及び29はエミッタ電極、27はエミッタ量子
井戸部、21は半絶縁性GaAs基板、41及び42は等価回路に
おける端子をそれぞれ示している。FIGS. 1 (a) and 1 (b) are structural cross-sectional views of essential parts in one embodiment of the present invention, and FIGS. 2, 3 and 4 (a).
5 (c) and FIG. 5 show the current of the emitter section in the embodiment.
FIG. 6 is a diagram for explaining voltage characteristics, FIG. 6 is an energy band diagram for explaining the operation principle of the embodiment, FIG. 7 is a diagram showing current-voltage characteristics of the embodiment, and FIGS. b) is a structural cross-sectional view of a main part in the conventional example, FIG. 9 is an energy band diagram for explaining the operation principle of the conventional example, and FIG. 10 is a diagram showing current-voltage characteristics of the conventional example. In the figure, 1 and 23 are collector electrodes, and 2 and 22 are n ⁺ −
GaAs collector contact layer, 3 and 24 are n-GaAs collector layers, 4 and 25 are p ⁺ -GaAs base layers, 5 and 26 are base electrodes, 6a, 6b and 31 are AlAs barrier layers, 7 and 32 are GaAs well layers , 8 is an n-AlGaAs emitter layer, 33 is an n-GaAs layer, 34 is an n-GaAs emitter layer, 9 and 28 are n ⁺ -GaAs emitter contact layers, 10 and 29 are emitter electrodes, 27 is an emitter quantum well portion, 21 indicates a semi-insulating GaAs substrate, and 41 and 42 indicate terminals in the equivalent circuit, respectively.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】量子準位が生成される量子井戸構造を有す
る半導体装置において少なくとも２つ以上の量子井戸が
形成され、かつ該量子井戸間には導電層が形成された導
電型エミッタ層と、該導電型エミッタ層からキャリアが
導入される反対導電型ベース層と、該導電型エミッタ層
と同一の導電型層を含むコレクタ層とを備えることを特
徴とする高速半導体装置。A semiconductor device having a quantum well structure in which a quantum level is generated, wherein at least two or more quantum wells are formed, and a conductive type emitter layer having a conductive layer formed between the quantum wells; A high-speed semiconductor device comprising: a base layer of the opposite conductivity type into which carriers are introduced from the emitter layer of the conductivity type; and a collector layer including the same conductivity type layer as the emitter layer of the conductivity type.