JP2653648B2 - LSI test pattern generator - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＬＳＩ（大規模集
積回路）試験装置に設けられるＬＳＩ試験パタ−ン発生
器に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LSI test pattern generator provided in an LSI (Large Scale Integrated Circuit) test apparatus.

【０００２】[0002]

【従来の技術】一般に、ＬＳＩ試験パタ−ン発生器は、
ＬＳＩデバイスの良、不良のチェックをするＬＳＩ試験
装置に備えられ、ＬＳＩデバイスのための各種テストパ
タ−ンを発生する。このようなＬＳＩ試験パタ−ン発生
器の従来例を図１に示す。2. Description of the Related Art Generally, an LSI test pattern generator is
The LSI tester is provided for checking whether the LSI device is good or bad, and generates various test patterns for the LSI device. FIG. 1 shows a conventional example of such an LSI test pattern generator.

【０００３】この試験パタ−ン発生器１は、高速で動作
するインストラクションメモリ２およびテストパタ−ン
メモリ３、これらメモリ２，３のアドレスを管理するプ
ログラムカウンタ制御部４、上記インストラクションメ
モリ２に格納されている命令を解釈実行するインストラ
クション実行回路５、上記テストパタ−ンメモリ３から
のテストパタ−ン情報あるいは試験装置の制御部からの
制御情報を切換えて導出するマルチプレクサ６、このマ
ルチプレクサ６を介したテストパタ−ン情報を格納する
テストパタ−ンレジスタ７、入力ピンのフォ−マットや
Ｉ／Ｏピンの切換え等の制御情報を格納する入出力修飾
レジスタ８とを有している。The test pattern generator 1 is stored in the instruction memory 2 and the test pattern memory 3 which operate at high speed, the program counter control unit 4 which manages the addresses of these memories 2 and 3, and the instruction memory 2 described above. An instruction execution circuit 5 for interpreting and executing an instruction, a multiplexer 6 for switching and deriving test pattern information from the test pattern memory 3 or control information from a control unit of the test apparatus, and test pattern information via the multiplexer 6. And a test pattern register 7 for storing control information, and an input / output modification register 8 for storing control information such as input pin format and I / O pin switching.

【０００４】このテストパタ−ンレジスタ７および入出
力修飾レジスタ８の情報は、テストパタ−ンのフォ−マ
ットを形成するフォ−マット形成回路９に送出される。
テスト開始に先立って、インストラクションメモリ２お
よびテストパタ−ンメモリ３には、それぞれインストラ
クションおよびテストパタ−ン情報が転送格納されてお
り、また、プログラムカウンタ制御部４には、試験装置
制御部よりインストラクションメモリ２およびテストパ
タ−ンメモリ３のスタ−トアドレス、エンドアドレスが
セットされている。The information of the test pattern register 7 and the input / output modification register 8 is sent to a format forming circuit 9 which forms the format of the test pattern.
Prior to the start of the test, the instruction memory 2 and the test pattern memory 3 have transferred and stored the instruction and test pattern information, respectively, and the program counter controller 4 has the instruction memory 2 and the instruction memory 2 stored by the test apparatus controller. The start address and end address of the test pattern memory 3 are set.

【０００５】テストの開始で、プログラムカウンタ制御
部４よりメモリ２，３をアクセスするためのアドレスが
メモリ２，３に与えられる。これによって、インストラ
クションメモリ２からの内容がインストラクション実行
回路５に読み出される。At the start of the test, addresses for accessing the memories 2 and 3 are given to the memories 2 and 3 by the program counter control unit 4. As a result, the contents from the instruction memory 2 are read by the instruction execution circuit 5.

【０００６】ここで、読み出した命令の解釈を行った結
果、テストパタ−ンメモリ３の内容がマルチプレクサ６
を介してテストパタ−ンレジスタ７あるいは入出力修飾
レジスタ８に転送される。この転送されたメモリ３のデ
−タは、インストラクション実行回路５からのセットパ
ルスにて各レジスタ７，８にセットされる。As a result of the interpretation of the read instruction, the contents of the test pattern memory 3 are transferred to the multiplexer 6
Is transferred to the test pattern register 7 or the input / output modification register 8 via The transferred data of the memory 3 is set in the registers 7 and 8 by a set pulse from the instruction execution circuit 5.

【０００７】また、インストラクションメモリ２にジャ
ンプ命令やサブル−チン命令がある場合には、インスト
ラクション実行回路５は、プログラムカウンタ制御部４
に次の実行アドレスをセットする。インストラクション
メモリ２にジャンプ命令やサブル−チン命令がない場合
には、プログラムカウンタ制御部４は、現在のアドレス
を「＋１」して前述同様の動作を実行し、予めセットさ
れていたエンドアドレスまで繰り返す。When the instruction memory 2 has a jump instruction or a subroutine instruction, the instruction execution circuit 5
Set the next execution address to. When there is no jump instruction or subroutine instruction in the instruction memory 2, the program counter control unit 4 increments the current address by "+1" and executes the same operation as described above, and repeats up to the preset end address. .

【０００８】テストパタ−ンレジスタ７あるいは入出力
修飾レジスタ８の内容は、試験装置側のフォ−マット形
成回路９に転送され、ここで形成されたフォ−マットに
従うテストパタ−ンがドライバを介して被測定デバイス
に与えられるとともに、コンパレ−タを経由して被測定
デバイスの出力がフォ−マット形成回路に取り込まれ
る。The contents of the test pattern register 7 or the input / output modification register 8 are transferred to the format forming circuit 9 on the tester side, and the test pattern according to the format formed here is measured through the driver. The output of the device under test is taken into the format forming circuit via the comparator while being supplied to the device.

【０００９】試験装置側では、コンパレ−タにて上記被
測定デバイス出力とテストパタ−ンデ−タとを比較し、
パス、フェイル等の判断を行って被測定デバイスの良、
不良のチェックを行うようにしたり、フェイル情報を蓄
積してデバイスの試験結果の解析を行うようにしたりし
ている。On the test equipment side, the output of the device under test and the test pattern data are compared by a comparator,
Whether the device under test is good or bad by judging pass, fail, etc.
A defect is checked, and fail information is accumulated to analyze a device test result.

【００１０】上述したような従来の試験パタ−ン発生器
において、ランダムな試験パタ−ンを必要とする被測定
デバイスのテストに関しては、予めインストラクション
メモリ２およびテストパタ−ンメモリ３に、被測定デバ
イスに払い出すデ−タや、被測定デバイスの期待値パタ
−ン、さらにテストの繰り返しやジャンプ命令等のイン
ストラクションを格納しておき、そのパタ−ンに従っ
て、テストを実行している。In the conventional test pattern generator as described above, in order to test a device under test which requires a random test pattern, the instruction memory 2 and the test pattern memory 3 are preliminarily stored in the device under test. The data to be paid out, the expected value pattern of the device under test, and instructions such as test repetition and jump instructions are stored, and the test is executed in accordance with the pattern.

【００１１】しかしながら、最近の被測定デバイスに関
しては、ＣＰＵ、ＲＡＭ、ＲＯＭ等が一体化されたＬＳ
Ｉデバイスも多くなり、その試験に困難をきわめてい
る。このような被測定デバイスをテストするためには、
被測定デバイス内のメモリのアドレスやデ−タ等、ある
種のアルゴリズムにのっとったデ−タであるにもかかわ
らず、他のランダムデ−タと同様にアドレス等の変化の
順序に従ってすべてのデ−タをプログラムする必要があ
った。However, regarding the recent device under test, the LS in which the CPU, RAM, ROM, etc. are integrated.
The number of I-devices is increasing, and the test is extremely difficult. To test such a device under test,
Even though the data is based on a certain algorithm such as the address and data of the memory in the device under test, all the data follow the order of change of the address and the like like other random data. -It was necessary to program the data.

【００１２】そのため、発生するテストパタ−ンの量お
よびテストパタ−ン作成のための仕事量は膨大なものと
なるばかりでなく、パタ−ンデ−タの転送時間、ひいて
はテスト時間が長くかかるという不都合があった。Therefore, not only is the amount of test pattern generated and the amount of work for creating the test pattern enormous, but the transfer time of the pattern data, and thus the test time, is long. was there.

【００１３】[0013]

【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたもので、通常のランダムパタ−ン発生
手段の他にアルゴリズミックな動作をするテストパタ−
ンのデ−タを作成する演算手段を設け、これら両手段を
適宜切り換える構成とすることによって、アルゴリズミ
ックなテストパタ−ン作成の労力（プログラミング）を
少なくし、極めて少数のパタ−ンで従来の大容量テスト
パタ−ンを必要としていたテストを可能とし、テスト実
行中のパタ−ン転送時間を著しく減少し、テスト時間を
大幅に短縮してＬＳＩ試験装置の試験効率を高め得るＬ
ＳＩ試験パタ−ン発生器を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above circumstances, and in addition to a normal random pattern generating means, a test pattern having an algorithmic operation.
By providing an arithmetic means for creating data of a test pattern and switching between these means as appropriate, the effort (programming) for creating an algorithmic test pattern is reduced, and an extremely small number of patterns are used. A test which requires a large-capacity test pattern can be performed, the pattern transfer time during test execution can be significantly reduced, the test time can be significantly reduced, and the test efficiency of the LSI test apparatus can be improved.
It is an object to provide an SI test pattern generator.

【００１４】[0014]

【課題を解決するための手段】上記目的を達成するた
め、本発明のＬＳＩ試験パタ−ン発生器は、ＬＳＩデバ
イスの良，不良のチェックをするＬＳＩ試験装置に備え
られ、ＬＳＩデバイスに印加するテストパタ−ンを発生
するものであり、(a) 命令およびテストパタ−ンを記憶
するメモリ手段と、このメモリ手段をアクセスするため
のアドレスを生成するプログラムカウンタ制御部と、上
記メモリ手段から読み出された命令を解釈実行する実行
手段と、この実行手段により解釈実行された結果、上記
メモリ手段から読み出されたテストパタ−ンを格納する
第１レジスタ手段と、ＬＳＩデバイスの入出力修飾情報
を格納する第２レジスタ手段とを有し、ランダムなテス
トパタ−ンを発生するランダムパタ−ン発生手段と、
(b) 演算回路と、この演算回路の機能を指定する演算機
能指定手段と、上記演算回路に与える初期値デ−タを格
納する第３レジスタ手段と、上記演算回路に与える変換
値デ−タを格納する第４レジスタ手段と、上記メモリ手
段からのテストパタ−ン払い出し命令により上記実行手
段から発生された第１セットパルスに基づいて上記演算
回路の演算結果を出力する出力手段とを有し、アルゴリ
ズミックなテストパタ−ンを作成するアルゴリズミック
パタ−ン発生手段と、(c) 上記メモリ手段から読み出さ
れたテストパタ−ンに切り換えて上記アルゴリズミック
パタ−ン発生手段からのテストパタ−ンを上記第１レジ
スタ手段に転送する切換手段とを備え、さらに(d) 上記
第２レジスタ手段は、上記メモリ手段からのテストパタ
−ン切換命令により上記実行手段から発生された第２セ
ットパルスによりセットされると共に上記テストパタ−
ン切換命令により上記メモリ手段から読み出された切換
デ−タに基づいて上記切換手段を制御し、上記第１レジ
スタ手段は、上記第２レジスタ手段がセットされた後に
上記第２セットパルスによりセットされると共に上記テ
ストパタ−ン払い出し命令により上記メモリ手段または
上記アルゴリズミックパタ−ン発生手段から転送された
テストパタ−ンを出力するように構成されている。In order to achieve the above object, the LSI test pattern generator of the present invention is provided in an LSI test apparatus for checking whether an LSI device is good or bad, and is applied to the LSI device. (A) memory means for storing instructions and test patterns, a program counter control section for generating an address for accessing the memory means, and a memory read from the memory means. Executing means for interpreting and executing the instruction, first register means for storing the test pattern read from the memory means as a result of being executed by the executing means, and input / output modification information of the LSI device. Random pattern generating means having a second register means for generating a random test pattern;
(b) Arithmetic circuit, arithmetic function designating means for designating the function of the arithmetic circuit, third register means for storing initial value data given to the arithmetic circuit, and converted value data given to the arithmetic circuit. And fourth output means for outputting the operation result of the operation circuit based on the first set pulse generated from the execution means in response to the test pattern payout command from the memory means, An algorithmic pattern generating means for creating an algorithmic test pattern, and (c) switching the test pattern read from the memory means to the test pattern from the algorithmic pattern generating means. Switching means for transferring to the first register means, and (d) the second register means is turned on by a test pattern switching instruction from the memory means. The Tesutopata while being set by the second set of pulses generated from the execution unit -
The switching means is controlled based on the switching data read from the memory means in accordance with the switching instruction, and the first register means is set by the second set pulse after the second register means is set. At the same time, the test pattern payout command outputs the test pattern transferred from the memory means or the algorithmic pattern generating means.

【００１５】[0015]

【発明の実施の形態】以下、図面を参照しながら、本発
明のＬＳＩ試験パタ−ン発生器について詳細に説明す
る。図２は、本発明のテストパタ−ン発生器を示してお
り、通常のランダムパタ−ンを発生する回路手段は前述
と略同様に構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The LSI test pattern generator of the present invention will be described in detail below with reference to the drawings. FIG. 2 shows the test pattern generator of the present invention, and the circuit means for generating a normal random pattern is constructed in substantially the same manner as described above.

【００１６】すなわち、ランダムパタ−ン発生器１１
は、高速で動作し、命令を格納するインストラクション
メモリ１２およびテストパタ−ンを格納するテストパタ
−ンメモリ１３と、これらメモリ１２，１３のアドレス
を管理するプログラムカウンタ制御部１４、上記インス
トラクションメモリ１２から読み出した命令を解釈実行
するインストラクション実行回路１５、上記テストパタ
−ンメモリ１３からのパタ−ンデ−タを格納するテスト
パタ−ンレジスタ１６、入力ピンのフォ−マットＩ／Ｏ
ピンの切換え、さらに出力ピンのｃａｒｅ／ｄｏｎ´ｔ
ｃａｒｅの切換え等の入出力修飾情報を格納する入出
力修飾レジスタ１７、上記インストラクション実行回路
１５からのセットパルスを遅延して上記レジスタ１６，
１７のデ−タセットに対するタイミングをとるディレイ
回路１８、ＬＳＩ試験装置制御部からの情報、テストパ
タ−ンメモリ１３からの情報、および後述するアルゴリ
ズミックなパタ−ンデ−タを作成する演算手段（パタ−
ン発生手段）からの情報を切換えて上記レジスタ１６，
１７へ導くマルチプレクサ１９を有している。That is, the random pattern generator 11
Read from the instruction memory 12 which operates at a high speed and stores an instruction and a test pattern memory 13 which stores a test pattern, a program counter control unit 14 which manages addresses of these memories 12 and 13, and the instruction memory 12. An instruction execution circuit 15 for interpreting and executing instructions, a test pattern register 16 for storing the pattern data from the test pattern memory 13, an input pin format I / O.
Pin switching, and output pin care / don't
An input / output modification register 17 for storing input / output modification information such as switching of the care, and delaying the set pulse from the instruction execution circuit 15 to the register 16,
A delay circuit 18 for timing the data set 17; information from the LSI test apparatus controller; information from the test pattern memory 13; and arithmetic means (pattern) for creating algorithmic pattern data described later.
From the register 16, the information from the register 16,
It has a multiplexer 19 leading to 17.

【００１７】一方、アルゴリズミックなパタ−ンデ−タ
を作成する演算手段（パタ−ン発生手段）２０は、「＋
１」，「−１」，「＋Ｎ」，「−Ｎ」等の複数ビットの
アルゴリズミックな演算が実行できる演算回路（ＡＬ
Ｕ）２１、ＬＳＩ試験装置制御部から送られてきたファ
ンクションモ−ドを格納し、このファンクションモ−ド
に従って上記演算回路２１の機能演算を実行させるＡＬ
Ｕファンクションレジスタ２２、ＬＳＩ試験装置制御部
から与えられ、上記演算回路２１に与えるデ−タの変化
分を格納するＡＬＵ変化値レジスタ２３、ＬＳＩ試験装
置制御部から与えられ、演算回路２１の演算のための初
期値を格納する初期値レジスタ２４、演算回路２１の演
算結果を格納し、前記マルチプレクサ１９へ導くレジス
タ２５、このレジスタ２５からの出力デ−タと上記初期
値レジスタ２４からの出力デ−タとを切換えて演算回路
２１へ導くマルチプレクサ２６、上記レジスタ２５にセ
ットパルスを与えるカウンタ２７とを有している。On the other hand, the calculation means (pattern generation means) 20 for creating the algorithmic pattern data is "+".
An arithmetic circuit (AL) capable of executing a multi-bit algorithmic operation such as "1", "-1,""+N","-N"
U) 21, an AL for storing the function mode sent from the LSI test apparatus control unit and executing the functional operation of the arithmetic circuit 21 in accordance with this function mode.
A U function register 22, an ALU change value register 23 which is supplied from the LSI test apparatus control unit and stores a change amount of data given to the arithmetic circuit 21, and an ALU change value register 23 which is supplied from the LSI test apparatus control unit An initial value register 24 for storing an initial value for storing the operation result, a register 25 for storing the operation result of the operation circuit 21 and guiding it to the multiplexer 19, output data from the register 25 and output data from the initial value register 24. It has a multiplexer 26 for switching the data input and output to the arithmetic circuit 21 and a counter 27 for giving a set pulse to the register 25.

【００１８】而して、図２のＬＳＩ試験パタ−ン発生器
においては、被測定デバイスのテスト開始に先立って、
インストラクションメモリ１２、テストパタ−ンメモリ
１３には、それぞれ命令あるいはテストパタ−ンが転送
格納されており、また、プログラムカウンタ制御部１４
には、試験装置制御部より各メモリ１２，１３に対する
スタ−トアドレス、エンドアドレスがセットされてい
る。Thus, in the LSI test pattern generator of FIG. 2, prior to starting the test of the device under test,
Instructions and test patterns are transferred and stored in the instruction memory 12 and the test pattern memory 13, respectively.
A start address and an end address for each of the memories 12 and 13 are set by the test device controller.

【００１９】また、ＡＬＵファンクションレジスタ２
２、ＡＬＵ変化値レジスタ２３、初期値レジスタ２４に
は、試験装置制御部より予めそれぞれＡＬＵファンクシ
ョンモ−ド、ＡＬＵ変化分、初期値が設定されている。
また、カウンタ２７にも、試験装置制御部から予め所定
値がセットされており、これは、インストラクションメ
モリ１２から読み出された命令がパタ−ン払い出し命令
のときに、その命令がいくつ来た時に演算回路２１の演
算結果を出力するかのカウント数を設定している。Further, the ALU function register 2
2. In the ALU change value register 23 and the initial value register 24, the ALU function mode, the ALU change amount, and the initial value are set in advance by the test apparatus control unit.
Further, the counter 27 is also set with a predetermined value from the test apparatus control unit in advance. This means that when the instruction read from the instruction memory 12 is a pattern payout instruction, how many times the instruction comes out. The count number of whether to output the calculation result of the calculation circuit 21 is set.

【００２０】試験開始で、プログラムカウンタ制御部１
４は、インストラクションメモリ１２およびテストパタ
−ンメモリ１３のアドレス指定、この場合はスタ−トア
ドレスの指定を行う。アドレス指定されたインストラク
ションメモリ１２から読み出された命令をインストラク
ション実行回路１５で解釈実行する。At the start of the test, the program counter controller 1
Reference numeral 4 designates an address of the instruction memory 12 and the test pattern memory 13, in this case, a start address. The instruction execution circuit 15 interprets and executes the instruction read from the addressed instruction memory 12.

【００２１】その結果、テストパタ−ンメモリ１３から
読み出したパタ−ンデ−タをマルチプレクサ１９を介し
てテストパタ−ンレジスタ１６に導いてディレイ回路１
８を通じたセットパルスによりセットするとともに、マ
ルチプレクサ１９を介して入出力修飾情報を入出力修飾
レジスタ１７に導いてセットパルスによりセットする。As a result, the pattern data read from the test pattern memory 13 is led to the test pattern register 16 via the multiplexer 19, and the delay circuit 1
The input / output modification information is guided to the input / output modification register 17 via the multiplexer 19 and set by the set pulse.

【００２２】また、インストラクション実行回路１５
は、読み出された命令がジャンプ命令やサブル−チン命
令の場合には、プログラムカウンタ制御部１４に次の実
行アドレスをセットし、そうでない場合には、プログラ
ムカウンタ制御部１４のアドレスを歩進させ、予めセッ
トされているエンドアドレスまで繰り返す。Further, the instruction execution circuit 15
Sets the next execution address in the program counter control unit 14 if the read instruction is a jump instruction or subroutine instruction, and advances the address of the program counter control unit 14 otherwise. And repeat until the preset end address.

【００２３】このようにして、一連のランダムなテスト
パタ−ンを発生する。上記両レジスタ１６，１７にセッ
トされたテストパタ−ンデ−タ、入出力修飾情報は、試
験装置側のフォ−マット形成回路２８に転送され、ここ
で形成されたフォ−マットに従うテストパタ−ンデ−タ
がドライバを介して被測定デバイスに与えられるととも
に、コンパレ−タを経由して被測定デバイスの出力がフ
ォ−マット形成回路に取り込まれる。In this way, a series of random test patterns is generated. The test pattern data and the input / output modification information set in the registers 16 and 17 are transferred to the format forming circuit 28 on the test apparatus side, and the test pattern according to the format formed here is used. The data is supplied to the device under test via the driver, and the output of the device under test is captured by the format forming circuit via the comparator.

【００２４】試験装置側では、コンパレ−タにて上記デ
バイス出力とテストパタ−ンデ−タとを比較し、パス，
フェイル等の判断を行って被測定デバイスの良、不良の
チェックを行うようにしたり、フェイル情報を蓄積して
デバイス試験結果の解析を行ったりしている。On the side of the test equipment, the device output is compared with the test pattern data by a comparator, and the pass,
It judges whether the device under test is good or bad by making a judgment such as a failure, or accumulates the fail information and analyzes the device test result.

【００２５】一方、演算手段（パタ−ン発生手段）２０
による演算結果をアルゴリズミックなテストパタ−ンと
して払い出すためには、前述したように、テスト開始以
前にレジスタ２２，２３，２４およびカウンタ２７に試
験装置制御部より予め所定の情報をそれぞれセットして
おく。On the other hand, calculation means (pattern generation means) 20
As described above, in order to pay out the result of the calculation as an algorithmic test pattern, predetermined information is set in advance in the registers 22, 23, 24 and the counter 27 from the test apparatus control unit before the test starts. deep.

【００２６】また、マルチプレクサ１９の出力として演
算回路２１の出力を払い出すためには、入出力修飾レジ
スタ１７からの切換え信号によってマルチプレクサ１９
が演算手段２０の出力を選択するように切換える。この
切換えは、テスト開始以前に、試験装置制御部からマル
チプレクサ１９を介してレジスタ１７に所定の入出力修
飾デ−タを格納させることにより行う。Further, in order to output the output of the arithmetic circuit 21 as the output of the multiplexer 19, the multiplexer 19 is switched by the switching signal from the input / output modification register 17.
Switches to select the output of the computing means 20. This switching is performed by storing predetermined input / output modification data in the register 17 via the multiplexer 19 from the test apparatus control unit before the test is started.

【００２７】また、予め、演算手段２０の使用、非使用
のレジスタセット命令（テストパタ−ン切換命令）をイ
ンストラクションメモリ１２にプログラムし、かつ、演
算手段２０の使用、非使用に関するデ−タ（切換デ−
タ）をテストパタ−ンメモリ１３内にプログラムしてお
いて、テスト実行中に、この命令およびデ−タに基づい
て、演算手段使用モ−ドおよび演算手段非使用モ−ドの
切り換えを行うこともできる。A register setting instruction (test pattern switching instruction) for using or not using the arithmetic means 20 is programmed in the instruction memory 12 in advance, and data (switching) for using or not using the arithmetic means 20 is stored. Date
It is also possible to program the data in the test pattern memory 13 and switch the mode using the arithmetic means and the mode not using the arithmetic means during the test execution based on the instruction and the data. it can.

【００２８】前記初期値レジスタ２４にセットされた初
期値は、マルチプレクサ２６を介して演算回路２１の演
算のオペランドとなる。この初期値出力後、マルチプレ
クサ２６は、演算回路２１の演算結果を格納するレジス
タ２５出力をオペランドとして演算回路２１に導く。The initial value set in the initial value register 24 becomes an operand of the operation of the operation circuit 21 via the multiplexer 26. After outputting this initial value, the multiplexer 26 guides the output of the register 25, which stores the calculation result of the calculation circuit 21, to the calculation circuit 21 as an operand.

【００２９】従って、演算回路２１は、ＡＬＵファンク
ションレジスタ２２にセットされた演算機能モ−ドに従
い、マルチプレクサ２６の出力デ−タ及びＡＬＵ変化値
レジスタ２３の出力デ−タの演算処理を行う。Therefore, the arithmetic circuit 21 performs arithmetic processing of the output data of the multiplexer 26 and the output data of the ALU change value register 23 according to the arithmetic function mode set in the ALU function register 22.

【００３０】この演算回路２１の演算結果は、パタ−ン
払い出し命令によりインストラクション実行回路１５か
ら発生するセットパルスに基づいて、カウンタ２７が設
定されたカウント値をカウントした時、レジスタ２５に
セットされる。このレジスタ２５にセットされたパタ−
ンデ−タは、マルチプレクサ１９を介して両レジスタ１
６，１７に転送され、アルゴリズミックなパタ−ンデ−
タとして払い出され、前述同様に、被測定デバイスの試
験に用いられる。The calculation result of the calculation circuit 21 is set in the register 25 when the counter 27 counts the set count value based on the set pulse generated from the instruction execution circuit 15 by the pattern payout command. . The pattern set in this register 25
The data is sent to both registers 1 through a multiplexer 19.
6, 17 and the algorithmic pattern
As described above, it is used for testing a device under test.

【００３１】つまり、インストラクションメモリ１２か
ら読み出した命令がパタ−ン払い出し命令の時に、通常
は、テストパタ−ンメモリ１３からのランダムパタ−ン
を払い出しているが、テスト実行中に演算手段２０の使
用命令がきた場合には、カウンタ２７が所定回数計数す
る毎に自動的に演算手段２０からのアルゴリズミックな
テストパタ−ンを払い出すようにして、被測定デバイス
に対する試験を行わせるものである。That is, when the instruction read from the instruction memory 12 is a pattern issuing instruction, normally, the random pattern is issued from the test pattern memory 13, but the instruction used by the arithmetic means 20 during the test execution. In this case, an algorithmic test pattern from the arithmetic means 20 is automatically paid out each time the counter 27 counts a predetermined number of times, and a test is performed on the device under test.

【００３２】次に、上記試験パタ−ン発生器によるテス
トパタ−ンと従来の図１の試験パタ−ン発生器によるテ
ストパタ−ンの違いを図３（ａ），（ｂ）に示すインス
トラクションおよびテストパタ−ンデ−タを参考にして
説明する。Next, the difference between the test pattern generated by the test pattern generator and the conventional test pattern generated by the test pattern generator shown in FIG. 1 is shown in FIGS. 3 (a) and 3 (b). This will be described with reference to data.

【００３３】今、例えばＬＳＩに内蔵されたメモリ部分
のテストを行うために、最初、チップイネ−ブル（Ｃ
Ｅ）信号とアドレスとを与え、次に、ライトイネ−ブル
（ＷＲ）信号およびライトデ−タを与えるような被測定
デバイスを選び、上記信号（ＣＥ）がＬＳＩの第１ピ
ン、信号（ＷＲ）がＬＳＩの第２ピン、アドレスがＬＳ
Ｉの第３〜第１０ピン、デ−タがＬＳＩの第１１〜第１
８ピンに与えられるとする。Now, for example, in order to test a memory portion built in an LSI, first, the chip enable (C
E) A signal and an address are given, and then a device under test which gives a write enable (WR) signal and a write data is selected, and the signal (CE) is the first pin of the LSI and the signal (WR) is 2nd pin of LSI, address is LS
3rd to 10th pins of I, data is 11th to 1st of LSI
Suppose it is given to pin 8.

【００３４】また、命令は、実際はコ−ド化された
“１”および“０”であるが、ここでは説明をわかりや
すくするためにテストパタ−ン払い出し命令を“ＳＥＴ
Ｆ”と書き、演算手段使用モ−ドと演算手段非使用モ
−ドの切り換えを行うために、入出力修飾レジスタ１７
にデ−タ（切換デ−タ）を払い出した場合には、“Ｌ
ＳＥＴ ＋ レジスタ名”を書くものとする。The instructions are actually coded "1" and "0", but here, the test pattern issuing instruction is "SET" in order to make the explanation easy to understand.
In order to switch between the mode in which the arithmetic means is used and the mode in which the arithmetic means is not used, the input / output modification register 17 is written.
If the data (switching data) is delivered to the
"SET + register name" shall be written.

【００３５】このように仮定すれば、図１のパタ−ン発
生器では、図３（ａ）に示すようなプログラムテストパ
タ−ンを必要とする。この場合、テストパタ−ンの偶数
アドレスで、パタ−ン発生器は、被測定デバイスにメモ
リアドレスを与え、奇数アドレスで、ライトデ−タを与
えている。Assuming the above, the pattern generator of FIG. 1 requires a program test pattern as shown in FIG. In this case, the pattern generator gives a memory address to the device under test at even addresses of the test pattern, and provides write data at odd addresses.

【００３６】従って、図３（ａ）に示すように、被測定
デバイスのメモリが２５５番地まであるとすると、テス
トパタ−ンは、２５６×２＝５１２ステップ必要とな
る。この場合、被測定デバイスのアドレスは、“０”番
地から始まり、順次、「＋１」ずつ歩進して“２５５”
番地まで進むという簡単なシ−ケンスなので、テストパ
タ−ンは、５１２ステップでよいが、このシ−ケンスが
複雑になればなる程、テストパタ−ンは長くなる。Therefore, as shown in FIG. 3A, assuming that the memory of the device under test has an address of 255, the test pattern requires 256 × 2 = 512 steps. In this case, the address of the device under test starts from the address "0", and sequentially increments by "+1" to "255".
Since it is a simple sequence of proceeding to an address, the test pattern may be 512 steps, but the more complicated the sequence is, the longer the test pattern becomes.

【００３７】ところが、本パタ−ン発生器では、図３
（ａ）のテストパタ−ンと同等の動作をするためのテス
トパタ−ンは、図３（ｂ）で表すことができる。ここ
で、“Ｌ ＳＥＴ ＡＬＵ”という命令は、例えば上記
ＬＳＩの第１〜第１８ピンのうち、演算手段２０の出力
をテストパタ−ンとして使用するピンを指定するための
命令（テストパタ−ン切換命令）で、“１”とプログラ
ムした部分が演算手段２０の出力を使用する。この場
合、アドレスに相当するＬＳＩの第３〜第１０ピンが演
算手段２０の出力を使用することになる。However, in this pattern generator, as shown in FIG.
A test pattern for performing the same operation as the test pattern of (a) can be represented by FIG. 3 (b). Here, the command "L SET ALU" is, for example, a command (test pattern switching command) for designating a pin to use the output of the calculation means 20 as a test pattern among the first to 18th pins of the LSI. ), The part programmed as “1” uses the output of the calculation means 20. In this case, the 3rd to 10th pins of the LSI corresponding to the address use the output of the calculating means 20.

【００３８】ここで、“Ｌ ＳＥＴ ＡＬＵ”という命
令は、“ＳＥＴＦ”という命令とは異なる。すなわち、
“Ｌ ＳＥＴ ＡＬＵ”命令は、入出力修飾レジスタ１
７へのデ−タのセット命令であり、テストパタ−ンレジ
スタ１６には何ら影響を与えない。また、“Ｌ ＳＥＴ
ＡＬＵ”命令のオペランド、すなわち“ＣＥ”、“Ｗ
Ｒ”、“ＡＤＤＲＥＳＳ ０〜７”および“ＤＡＴＡ
０〜７”は、それぞれテストパタ−ンレジスタ１６には
セットされない。Here, the instruction "L SET ALU" is different from the instruction "SETF". That is,
The “L SET ALU” instruction is input / output modification register 1
This is a data set instruction to 7, and does not affect the test pattern register 16. Also, "L SET
ALU instruction operands, ie, "CE", "W"
R "," ADDRESS 0-7 "and" DATA
0 to 7 "are not set in the test pattern register 16, respectively.

【００３９】また、“Ｌ ＣＡＬＬ−ＷＲＩＴＥ”いう
命令は、従来の図１のパタ−ン発生器にも備わった機能
であるが、“Ｌ ＳＵＢＲ−ＷＲＩＴ”で示される番地
へプログラムカウンタを移し、“Ｌ ＥＮＤ”に達する
まで、そのル−プを指定された回数、この場合、１２８
回実行せよという命令である。The instruction "L CALL-WRITE" is a function provided in the conventional pattern generator shown in FIG. 1, but the program counter is moved to the address indicated by "L SUBR-WRITE". Until the "L END" is reached, the loop is designated a specified number of times, in this case, 128
It is an instruction to execute it twice.

【００４０】つまり、ここでのテストパタ−ンは、サブ
ル−チンでメモリアドレスおよびデ−タの入力を行って
いる。すなわち、“Ｌ ＳＥＴ ＡＬＵ”という命令
で、“１１１１１１１１”のアドレスで示された部分に
おいて、メモリアドレス部のデ−タを選択するととも
に、次の“ＳＥＴ Ｆ”命令で演算手段２０のデ−タを
出力する。また、“Ｌ ＳＥＴ ＡＬＵ”という命令
で、“００００００００”のアドレスで示された部分に
おいて、演算手段２０のデ−タの出力を解除し、次の
“ＳＥＴ Ｆ”命令で入力デ−タを出力する。That is, in the test pattern here, the memory address and data are input by the subroutine. That is, with the instruction "L SET ALU", the data of the memory address portion is selected in the portion indicated by the address "11111111", and the data of the computing means 20 is issued with the next "SET F" instruction. Is output. Also, the instruction "L SET ALU" cancels the output of the data of the arithmetic means 20 at the portion indicated by the address "00000000", and outputs the input data by the next "SET F" instruction. I do.

【００４１】なお、図中、“××××××××”のアド
レスで示される部分のパタ−ンデ−タは、演算手段２０
から出力されるデ−タを用いるので“０”でも“１”で
もどちらでも良い。In the figure, the pattern data of the portion indicated by the address "XXXXX" is the arithmetic means 20.
Since the data output from is used, either "0" or "1" may be used.

【００４２】この１回のサブル−チン動作で、図３
（ａ）の最初の４つの“ＳＥＴ Ｆ”命令と同等の動作
を行う。従って、上記サブル−チンを１２８回実行する
ことによって図３（ａ）のテストパタ−ンと同等の動作
を行うことが可能である。With this single subroutine operation, as shown in FIG.
An operation equivalent to the first four “SET F” instructions in (a) is performed. Therefore, it is possible to perform the same operation as the test pattern of FIG. 3A by executing the subroutine 128 times.

【００４３】ただし、図３（ｂ）のテストパタ−ンを実
行させる場合、試験開始以前に、初期値レジスタ２４に
は“０”を、ＡＬＵ変化値レジスタ２３には“１”を、
ＡＬＵファンクションレジスタ２２には“＋”を、カウ
ンタ２７には“２”の値をそれぞれセットしておく必要
がある。However, when the test pattern of FIG. 3B is executed, "0" is set in the initial value register 24 and "1" is set in the ALU change value register 23 before the test is started.
It is necessary to set "+" in the ALU function register 22 and "2" in the counter 27.

【００４４】次に、図３（ａ），（ｂ）のテストパタ−
ンプログラムを用いた場合の図２のテストパタ−ン発生
器の動作について説明する。まず、インストラクション
メモリ１２から“ＬＣＡＬＬ−ＷＲＩＴＥ”という命令
が読み出される。インストラクション実行回路１５は、
この命令を解釈し、プログラムカウンタ制御部１４は、
“ＬＳＵＢＲ−ＷＲＩＴＥ”で示される番地へプログラ
ムカウンタを移し、“ＬＥＮＤ”に達するまでのル−プ
を１２８回繰り返し実行する。Next, the test patterns of FIGS. 3 (a) and 3 (b) are used.
The operation of the test pattern generator shown in FIG. 2 when the program is used will be described. First, an instruction “LCALL-WRITE” is read from the instruction memory 12. The instruction execution circuit 15
By interpreting this instruction, the program counter control unit 14
The program counter is moved to the address indicated by "LSUBBR-WRITE", and the loop until reaching "LEND" is repeated 128 times.

【００４５】インストラクションメモリ１２から“ＬＳ
ＥＴ ＡＬＵ”という命令が読み出され、インストラク
ション実行回路１５により解釈される。その結果、イン
ストラクション実行回路１５は、セットパルスを発生す
ると共に、テストパタ−ンメモリ１３から切換デ−タを
読み出すようにプログラムカウンタ制御部１４に信号を
送る。From the instruction memory 12 to "LS
The instruction "ET ALU" is read out and interpreted by the instruction execution circuit 15. As a result, the instruction execution circuit 15 generates a set pulse and reads out the switching data from the test pattern memory 13 by the program counter. A signal is sent to the control unit 14.

【００４６】“ＬＳＥＴ ＡＬＵ”という命令によりイ
ンストラクション実行回路１５から発生されたセットパ
ルスは、入出力修飾レジスタ１７に入力され、入出力修
飾レジスタ１７がセットされる。また、テストパタ−ン
メモリ１３から読み出された切換デ−タは、マルチプレ
クサ１９を介して入出力修飾レジスタ１７に入力され
る。The set pulse generated from the instruction execution circuit 15 by the instruction “LSET ALU” is input to the input / output modification register 17 and the input / output modification register 17 is set. The switching data read from the test pattern memory 13 is input to the input / output modification register 17 via the multiplexer 19.

【００４７】例えば、被測定デバイスであるＬＳＩの第
３〜第１０ピンに対応する各々の入出力修飾レジスタ
（レジスタ１６，１７などは各ピンに対応して存在す
る）１７には、切換デ−タとして“１”が入力されるた
め、入出力修飾レジスタ１７は、演算手段使用モ−ドへ
の切換信号をマルチプレスサ１９に与える。また、ＬＳ
Ｉの第１，第２、第１１〜第１８ピンに対応する各々の
入出力修飾レジスタ１７には、切換デ−タとして“０”
が入力されるため、入出力修飾レジスタ１７は、演算手
段使用モ−ドへの切換信号をマルチプレスサ１９に与え
ない。For example, each input / output modification register (registers 16 and 17 and the like exist corresponding to each pin) 17 corresponding to the third to tenth pins of the LSI, which is the device to be measured, has a switching data. Since "1" is input as the data, the input / output modification register 17 gives a switching signal to the multipressor 19 to the mode for using the arithmetic means. Also, LS
Each of the input / output modification registers 17 corresponding to the first, second, 11th to 18th pins of I has "0" as switching data.
Is input, the input / output modification register 17 does not supply the multipresser 19 with a switching signal to the operation means use mode.

【００４８】なお、このセットパルスは、一定の遅延
後、テストパタ−ンレジスタ１７に入力され、テストパ
タ−ンレジスタ１７がセットされる。従って、テストパ
タ−ンメモリからの切換デ−タは、入出力修飾レジスタ
１７のみに入力されることになる。The set pulse is input to the test pattern register 17 after a certain delay, and the test pattern register 17 is set. Therefore, the switching data from the test pattern memory is input only to the input / output modification register 17.

【００４９】この後、インストラクションメモリ１２か
ら“ＳＥＴ Ｆ”という命令が読み出され、インストラ
クション実行回路１５により解釈される。その結果、イ
ンストラクション実行回路１５は、セットパルスを発生
すると共に、テストパタ−ンメモリ１３からテストパタ
−ンを読み出すようにプログラムカウンタ制御部１４に
信号を送る。Thereafter, the instruction "SET F" is read from the instruction memory 12, and is interpreted by the instruction execution circuit 15. As a result, the instruction execution circuit 15 generates a set pulse and sends a signal to the program counter control unit 14 to read out the test pattern from the test pattern memory 13.

【００５０】“ＳＥＴ Ｆ”という命令によりインスト
ラクション実行回路１５が発生したセットパルスは、カ
ウンタ２７に入力され、カウンタ２７は、レジスタ２５
にパルスを出力する。なお、カウンタ２７は、最初はセ
ットパルスを１つ受け取ることによってレジスタ２５に
パルスを与えるが、その後はセットパルスを２つ受け取
ることによってレジスタ２５にパルスを与える。The set pulse generated by the instruction execution circuit 15 in response to the instruction “SET F” is input to the counter 27, and the counter 27
Output pulse. The counter 27 first supplies a pulse to the register 25 by receiving one set pulse, and thereafter supplies a pulse to the register 25 by receiving two set pulses.

【００５１】レジスタ２５は、カウンタ２７からのパル
スを受けて演算回路２１の演算結果をマルチプレクサ１
９に転送する。この時、第３〜第１０ピンに対応する各
々のマルチプレクサ１９は、切換信号により演算手段使
用モ−ドになっているため、演算回路２１の演算結果は
テストパタ−ンレジスタ１６に入力される。The register 25 receives the pulse from the counter 27 and outputs the operation result of the operation circuit 21 to the multiplexer 1
Transfer to 9. At this time, since the multiplexers 19 corresponding to the third to tenth pins are in the operation means use mode by the switching signal, the operation result of the operation circuit 21 is input to the test pattern register 16.

【００５２】また、テストパタ−ンレジスタ１６は、
“ＬＳＥＴ ＡＬＵ”という命令によりインストラクシ
ョン実行回路１５が発生したセットパルスにより予めセ
ットされているため、演算回路２１の演算結果がアルゴ
リズミックなテストパタ−ンとして出力される。Further, the test pattern register 16 is
The operation result of the operation circuit 21 is output as an algorithmic test pattern because it is set in advance by the set pulse generated by the instruction execution circuit 15 in accordance with the instruction “LSET ALU”.

【００５３】一方、第１，第２、第１１〜第１８ピンに
対応するマルチプレクサ１９は、演算手段非使用モ−ド
になっているため、テストパタ−ンメモリから読み出さ
れたテストパタ−ンがテストパタ−ンレジスタ１６に入
力される。また、テストパタ−ンレジスタ１６は、“Ｌ
ＳＥＴ ＡＬＵ”という命令によりインストラクション
実行回路１５が発生したセットパルスにより予めセット
されているため、このテストパタ−ンがランダムなテス
トパタ−ンとして出力される。On the other hand, since the multiplexer 19 corresponding to the first, second, and eleventh to eighteenth pins is in the operation means non-use mode, the test pattern read from the test pattern memory is used as the test pattern. Is input to the input register 16. Further, the test pattern register 16 is set to "L
This test pattern is output as a random test pattern because it has been set in advance by a set pulse generated by the instruction execution circuit 15 in accordance with the instruction "SET ALU".

【００５４】このように、本発明のテストパタ−ン発生
器では、被測定デバイスをテストするにあたって、例え
ばメモリ（被測定デバイス）のアドレスのようにアルゴ
リズムにのっとった部分については、演算手段２０の出
力（テストパタ−ン）を使用するようにしている。As described above, in the test pattern generator according to the present invention, when testing a device under test, for example, an address of a memory (device under test) according to an algorithm, such as an address, is output from the arithmetic means 20. I am trying to use the (test pattern).

【００５５】従って、図３（ａ），（ｂ）を比較すれば
理解できるように、本試験パタ−ン発生器に使用するテ
ストパタ−ンプログラムは、従来のテストパタ−ンプロ
グラムに比べて非常にステップ数が少なく、簡単なプロ
グラムとなる。Therefore, as can be understood by comparing FIGS. 3 (a) and 3 (b), the test pattern program used in the main test pattern generator is much more complicated than the conventional test pattern program. The number of steps is small and the program is simple.

【００５６】また、プログラム作成が容易であるばかり
でなく、ディレイ回路１８によりテストパタ−ンレジス
タ１６のセットのタイミングを調節しているため、テス
トパタ−ンデ−タの転送時間を短くでき、デバイス試験
のテスト時間を短くし得、試験装置の試験効率を高める
ことができる。このような効果は、被測定デバイスに内
蔵されるメモリが増大すればする程、大きなものとな
る。In addition to the ease of program creation, the delay circuit 18 adjusts the set timing of the test pattern register 16, so that the transfer time of the test pattern data can be shortened and the device test can be performed. The test time can be shortened and the test efficiency of the test apparatus can be increased. Such an effect becomes more significant as the memory built in the device under test increases.

【００５７】[0057]

【発明の効果】以上、説明したように、本発明によれ
ば、通常のランダムパタ−ン発生手段の他に、アルゴリ
ズミックな動作をするテストパタ−ンのデ−タを作成す
る演算手段（パタ−ン発生手段）を設け、これら両手段
を適宜切換える構成とすることによって、アルゴリズミ
ックなテストパタ−ン作成の労力（プログラミング）を
少なくし、極めて少数のパタ−ンで従来の大容量テスト
パタ−ンを必要としていたテストを可能とし、テスト実
行中のパタ−ン転送時間を著しく減少し、テスト時間を
大幅に短縮してＬＳＩ試験装置の試験効率を高め得るＬ
ＳＩ試験パタ−ン発生器を提供できる。As described above, according to the present invention, in addition to the normal random pattern generating means, the calculating means (pattern) for generating the data of the test pattern which performs the algorithmic operation. ), And by switching these two means appropriately, the effort (programming) of creating an algorithmic test pattern is reduced, and the conventional large-capacity test pattern can be realized with a very small number of patterns. , Which can significantly reduce the pattern transfer time during test execution, greatly shorten the test time, and improve the test efficiency of the LSI test apparatus.
An SI test pattern generator can be provided.

【図面の簡単な説明】[Brief description of the drawings]

【図１】従来の試験パタ−ン発生器の回路構成図。FIG. 1 is a circuit configuration diagram of a conventional test pattern generator.

【図２】本発明の実施の形態である試験パタ−ン発生器
の回路構成図。FIG. 2 is a circuit configuration diagram of a test pattern generator that is an embodiment of the present invention.

【図３】テストパタ−ンプログラムを示す図。FIG. 3 is a diagram showing a test pattern program.

【符号の説明】[Explanation of symbols]

１１ …ランダムパタ−ン発生器、 １２ …インストラクションメモリ、 １３ …テストパタ−ンメモリ、 １４ …プログラムカウンタ制御部、 １５ …インストラクション実行回
路、 １６ …テストパタ−ンレジスタ、 １７ …入出力修飾レジスタ、 １８ …ディレイ回路、 １９，２６ …マルチプレクサ、 ２０ …演算手段（パタ−ン発生手
段）、 ２１ …演算回路（ＡＬＵ）、 ２２ …ＡＬＵファンクションレジス
タ、 ２３ …ＡＬＵ変化値レジスタ、 ２４ …初期値レジスタ、 ２５ …レジスタ、 ２７ …カウンタ、 ２８ …フォ−マット形成回路。DESCRIPTION OF SYMBOLS 11 ... Random pattern generator, 12 ... Instruction memory, 13 ... Test pattern memory, 14 ... Program counter control part, 15 ... Instruction execution circuit, 16 ... Test pattern register, 17 ... Input / output modification register, 18 ... Delay circuit , 19, 26 ... Multiplexer, 20 ... Operation means (pattern generation means), 21 ... Operation circuit (ALU), 22 ... ALU function register, 23 ... ALU change value register, 24 ... Initial value register, 25 ... Register, 27 ... Counter, 28 ... Format forming circuit.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ＬＳＩデバイスの良，不良のチェックを
するＬＳＩ試験装置に備えられ、ＬＳＩデバイスに印加
するテストパタ−ンを発生するＬＳＩ試験パタ−ン発生
器において、 (a) 命令およびテストパタ−ンを記憶するメモリ手段
と、このメモリ手段をアクセスするためのアドレスを生
成するプログラムカウンタ制御部と、上記メモリ手段か
ら読み出された命令を解釈実行する実行手段と、この実
行手段により解釈実行された結果、上記メモリ手段から
読み出されたテストパタ−ンを格納する第１レジスタ手
段と、ＬＳＩデバイスの入出力修飾情報を格納する第２
レジスタ手段とを有し、ランダムなテストパタ−ンを発
生するランダムパタ−ン発生手段と、 (b) 演算回路と、この演算回路の機能を指定する演算機
能指定手段と、上記演算回路に与える初期値デ−タを格
納する第３レジスタ手段と、上記演算回路に与える変換
値デ−タを格納する第４レジスタ手段と、上記メモリ手
段からのテストパタ−ン払い出し命令により上記実行手
段から発生された第１セットパルスに基づいて上記演算
回路の演算結果を出力する出力手段とを有し、アルゴリ
ズミックなテストパタ−ンを作成するアルゴリズミック
パタ−ン発生手段と、 (c) 上記メモリ手段から読み出されたテストパタ−ンに
切り換えて上記アルゴリズミックパタ−ン発生手段から
のテストパタ−ンを上記第１レジスタ手段に転送する切
換手段とを具備し、さらに (d) 上記第２レジスタ手段は、上記メモリ手段からのテ
ストパタ−ン切換命令により上記実行手段から発生され
た第２セットパルスによりセットされると共に上記テス
トパタ−ン切換命令により上記メモリ手段から読み出さ
れた切換デ−タに基づいて上記切換手段を制御し、上記
第１レジスタ手段は、上記第２レジスタ手段がセットさ
れた後に上記第２セットパルスによりセットされると共
に上記テストパタ−ン払い出し命令により上記メモリ手
段または上記アルゴリズミックパタ−ン発生手段から転
送されたテストパタ−ンを出力するように構成したこと
を特徴とするＬＳＩ試験パタ−ン発生器。1. An LSI test pattern generator provided in an LSI test apparatus for checking the quality of a LSI device and checking whether the LSI device is defective or not, the test pattern being applied to the LSI device being generated by: (a) an instruction and a test pattern; Memory means for storing, a program counter control unit for generating an address for accessing the memory means, an executing means for interpreting and executing an instruction read from the memory means, and an interpreting and executing operation by the executing means. As a result, first register means for storing the test pattern read from the memory means, and second register means for storing input / output modification information of the LSI device.
Random pattern generating means for generating a random test pattern having register means, (b) an arithmetic circuit, arithmetic function specifying means for specifying the function of this arithmetic circuit, and an initial value given to the arithmetic circuit. The third register means for storing the value data, the fourth register means for storing the converted value data given to the arithmetic circuit, and the test pattern issuing instruction from the memory means are generated by the executing means. Output means for outputting the operation result of the operation circuit based on the first set pulse; algorithmic pattern generation means for creating an algorithmic test pattern; and (c) reading from the memory means. The test pattern from the algorithmic pattern generating means and transfers the test pattern from the algorithmic pattern generating means to the first register means. And (d) the second register means is set by the second set pulse generated from the executing means by the test pattern switching instruction from the memory means, and the memory means by the test pattern switching instruction. The switching means is controlled based on the switching data read from the first register means, the first register means is set by the second set pulse after the second register means is set, and the test pattern is set. An LSI test pattern generator configured to output a test pattern transferred from said memory means or said algorithmic pattern generation means in response to a payout command.